KR101065096B1 - 집적 질화물계 음파 소자 및 집적 질화물계 음파 소자의제조 방법 - Google Patents

집적 질화물계 음파 소자 및 집적 질화물계 음파 소자의제조 방법 Download PDF

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Abstract

단일체 전자 소자는 기판, 기판 상의 반-절연성 압전 III족-질화물 에피택셜층, 상기 에피택셜층의 표면 탄성파 소자를 형성하는 한 쌍의 입력 및 출력 맞물린 변환기들 및 기판 상에 형성된 적어도 하나의 전자 소자(예컨대, HEMT, MESFET, JFET, MOSFET, 포토다이오드, LED 등)를 포함한다. SAW 소자로부터 전자 소자를 전기적으로 그리고 음향학적으로 절연시키거나 또는 그 반대로 절연시키기 위한 수단들이 개시된다. 어떤 실시예들에서, 트렌치는 SAW 소자 및 전자 소자 사이에 형성된다. 그 위에 SAW 소자 제조되는 반-절연성 III족-질화물 에피택셜층을 형성하기 위한 이온 주입이 개시된다. 맞물린 변환기들에 인접한 흡수 및/또는 반사 소자들은 SAW 소자의 동작을 간섭할 수 있는 원하지 않는 반사를 줄여준다.

Description

집적 질화물계 음파 소자 및 집적 질화물계 음파 소자의 제조 방법{Integrated nitride-based acoustic wave devices and methods of fabricating integrated nitride-based acoustic wave devices}
본 발명은 질화물계 음파 소자들에 관한 것이다. 음파 소자들은 압전 결정(piezoelectric crystal)에서 이동하는 음향(즉, 소리 또는 압축) 파로서 존재하는 신호들을 처리하는 일 부류의 전자 소자들을 형성한다.
압전 결정들은 그 물질이 기계적으로 응력을 받을 때(즉, 압축되거나 또는 장력 하에 놓일 때) 연관된 전기장이 유도되는 사실에 의해 특정될 수 있다. 마찬가지로, 전기장이 압전 결정에 인가되면 그 물질은 소정의 방식으로 기계적으로 응력을 받게 된다. 이러한 특징들을 이용하여 압전 결정으로 많은 다른 기능들을 수행하는 것이 가능하다.
예를 들어, 압전 마이크로폰은 공기 중을 이동하는 음파들을 전자 신호들로 변경한다. 압전 스피커들 및 부저들은 반대의 기능을 수행한다. 압전 센서들은 압력, 온도, 토크, 습도 및/또는 다양한 범위의 다른 현상의 변화를 탐지한다.
통상의 압전 물질은 석영(SiO2), 아연 산화물(ZnO), 바륨 티타나이트 (BaTiO3), 리튬 탄탈라이트(LiTaO3) 및 리튬 니오베이트(LiNbO3)를 포함한다. 그러나, 다른 물질들, 특히 실리콘 카바이드(SiC) 및 III족-질화물 물질, 예컨대 알루미늄 질화물(AlN) 및 갈륨 질화물(GaN)은 압전 물질이고 음파 소자들을 형성하는 데에 이용될 수 있다.
시변(time-varying) 전기장이 압전 결정의 일 부분에 인가될 때, 인가된 전기장은 그 결정을 통과하여 전파하는 음파를 유도한다. 음파는 수많은 모드로 압전 물질을 통과하여 이동할 수 있다. 예를 들어, 음파들은 물질의 몸체를 통과하여-소위 "벌크" 파- 또는 물질의 표면 위에서 이동할 수 있다. 압전 물질의 표면을 따라서 이동하는 파는 일반적으로 표면 탄성파(surface acoustic wave) 또는 SAW라고 불리며, 표면 탄성파들을 처리하는 소자들은 표면 탄성파 소자들 또는 SAW 소자들로 불린다.
단순 표면 탄성파 소자는 압전 결정 또는 기판 상의 박막 압전 물질을 포함한다. 그 결정의 표면상에 맞물린 금속 스트라이프들은 송신 및 수신 전극들을 형성한다. 금속 전극들은 전기적인 에너지를 그 결정 내의 기계적인 응력으로 변환하고 그 반대도 가능하다. 따라서, 압전 물질 위에 형성된 맞물린 전극들은 맞물린 변환기(interdigital transducer) 또는 IDT로 불린다.
단순 표면 탄성파 소자가 도 10의 사시도에 도시되었다. SAW 소자는 기판(1) 상에 형성된 압전막(piezoelectric film, 2)을 포함한다. 금속(통상 알루미늄)이 그 막 상에 증착되고 표준 포토리소그래피 또는 리프트오프(liftoff) 기술을 이용 하여 패터닝 되어 입력 IDT(3) 및 출력 IDT(4)를 형성한다. 압전막의 두께는 일반적으로 하나의 SAW 파장의 차수이다.
동작 중, 전기 신호가 입력 IDT(3)에 인가될 수 있다. 입력 신호는 표면 탄성파가 압전막(2) 내에 유기되고 막(2)의 표면을 따라서 출력 IDT(4)를 향하여 진행하도록 한다. 생성된 파의 모양은 입력 IDT에 인가된 전기 신호, IDT 핑거(finger)들의 디자인, 방향, 및 사용된 압전 물질에 의존한다. 파가 출력 IDT(4)에 도착할 때, 전압이 IDT(4)의 핑거들을 가로질러 유기되고, 이어서 소자로부터 출력된다. 출력파의 모양은 출력 IDT(4)의 디자인에 영향을 받는다.
도 11은 IDT들에 대한 디자인 파라미터들을 도시하고 있다. 핑거 주기(D)는 IDT에 의해 생성된 SAW의 파장(λ)을 결정한다. 핑거들의 선폭(L) 및 간격(S)은 일반적으로 λ/4와 같다. 핑거들의 수는 IDT의 커플링 효율을 결정하고, 그리고 핑거들의 중첩폭(W)은 핑거 쌍의 주파수 응답에 영향을 미친다. IDT 내의 핑거 쌍들의 중첩을 변경함으로써, 다양한 필터 기능들이 실현될 수 있다.
표면 탄성파 소자들은 디지털 및 아날로그 전자에 있어서 많은 다른 응용분야를 갖는다. 예를 들어, 표면 탄성파 소자들은 밴드패스(bandpass) 또는 밴드스톱(bandstop) 필터들, 듀플렉서(duplexer), 딜레이 라인, 공명기 및/또는 다른 것들 가운데의 임피던스 소자로서 이용될 수 있다. 그것들은 소자의 디자인에 의존하는 특히 맞물린 변환기의 배치에 의존하는 디지털 기능, 예컨대 컨볼루션(convolution), 상관성(correlation), 펄스 압축 및/또는 (예를 들어 공간-스펙트럼 통신 시스템에서) 디지털 필터링을 수행하기 위해 또한 이용될 수 있다. 표면 탄성파 소자들의 디자인 및 제조가 K. Ng의 "Complete Guide to Semiconductor Devices", McGraw Hill(1995)의 66장에 도시되어 있다.
소자에서 표면 탄성파의 속도는 그 소자를 형성하는 물질 및 SAW의 전파 모드에 의존한다. 예를 들어, GaN에서 1차 Rayleigh-모드 음파의 전파 속도(또한 SAW 속도라고 불림)는 3600 m/s 부근이고, AlN에서 대응하는 SAW 속도는 약 5800 m/s이고 SiC에서는 6800 m/s 이상이다. RF 소자에서, SAW 속도는 그 소자에 의해서 처리될 수 있는 신호의 밴드폭을 결정한다. SAW 소자의 기본적인 동작 주파수는 다음의 식에 의해 주어진다:
Figure 112005049000462-pct00001
여기에서
Figure 112005049000462-pct00002
는 SAW 속도를 나타내고, λ는 파장을 나타낸다. 전술한 바와 같이, 소자의 파장은 IDT의 핑거 주기에 의해 결정된다. IDT 핑거들의 폭 및 간격(핑거 주기)은 포토리소그래피 기술의 분해능에 의해 제약된다. 달리 말하면, 주어진 소자의 기하에서 보다 높은 SAW 속도가 소자로 하여금 보다 높은 주파수 신호를 처리하도록 허용한다. 이에 따라, III족-질화물 및 SiC는 SAW 소자의 제조에 있어서 바람직한 압전 물질이 될 수 있다.
III족-질화물 및 실리콘 카바이드는 또한 고파워, 고온 및/또는 고주파수 소자의 제조에 있어서 바람직한 물질이 될 수 있다. 이러한 넓은 밴드갭 물질들은 다른 반도체 물질, 예컨대 갈륨 아세나이드 및 실리콘에 비해서 고전계 항복강도 및 고전자 포화속도를 갖는다.
고파워 처리 능력(> 20 와트)을 요하면서 반면에 고주파수, 예컨대 S-밴드(2-4 GHz) 및 X-밴드(8-12 GHz)를 포함하는 라디오 주파수에서 동작하는 전기 회로가 최근에 보다 유행하게 되었다. 고파워, 고주파수 회로들의 증가 때문에, 라디오 주파수에서 안정적으로 동작할 수 있고 반면 여전히 고파워 부하들을 처리할 수 있는 트랜지스터들에 대한 요구가 상응하여 증가되고 있다. 전에는 바이폴라 트랜지스터들 및 파워 금속-산화물 반도체 전계효과 트랜지스터들(MOSFET)이 고파워 응용 분야에서 사용되고 있었지만, 그러한 소자들의 고파워 처리 능력은 보다 높은 주파수에서 제한된다. 접합 전계효과 트랜지스터들(JFET)이 고주파수 응용분야에서 통상적으로 이용되고 있지만, 전에 알려진 JFET의 고파워 처리 능력 또한 제한된다.
최근, 금속-반도체 전계효과 트랜지스터(MESFET)가 고주파 응용장치로 개발되어 왔다. MESFET 구조는 단지 다수 캐리어들이 전류를 이송하는 것 때문에 고주파 응용 장치로서 바람직할 수 있다. MESFET 디자인은 감소된 게이트 커패시턴스에 의해 게이트 입력의 보다 빠른 스위칭 시간이 가능하기 때문에 과전류 MOSFET 디자인보다 바람직할 수 있다. 따라서, 모든 전계효과 트랜지스터들이 전류를 이송하기 위해 단지 다수 캐리어들을 이용함에도 불구하고, MESFET의 쇼트키 게이트 구조는 MESFET을 고주파 응용분야에 보다 적합하게 할 수 있다.
구조 형태에 부가하여, 그리고 보다 본질적으로는, 트랜지스터가 형성되는 반도체 물질의 특징이 또한 동작 파라미터에 영향을 끼친다. 트랜지스터의 동작 파라미터에 영향을 미치는 특징들 중에서, 전자 이동도, 포화전류 드리프트 속도, 전기 항복 필드 및 열 전도도가 트랜지스터의 고주파 및 고파워 특징에 가장 큰 영향 을 미친다.
전자 이동도는 전계 하에서 전자가 얼마나 빠르게 포화 속도로 가속되는 가에 대한 척도이다. 과거에, 필드가 인가될 때, 보다 빠른 응답 시간을 가지면서 보다 낮은 필드로 보다 많은 전류가 얻어질 수 있기 때문에, 높은 전자 이동도를 갖는 반도체 물질이 선호되었다. 포화전자 드리프트 속도는 반도체 물질 내에서 전자가 얻을 수 있는 최대 속도이다. 보다 높은 속도는 소오스에서 드레인으로의 보다 빠른 속도로 해석될 수 있기 때문에, 보다 높은 포화전자 드리프트 속도를 갖는 물질이 고주파 응용분야에서 선호된다.
전기 항복 필드는 쇼트키 접합의 항복 시 그리고 소자의 게이트를 통한 전류가 증가하기 시작할 때의 필드 강도이다. 일반적으로 보다 높은 전계가 주어진 물질의 치수에 의해 지지될 수 있기 때문에, 높은 전기 항복 필드 물질은 고파워, 고주파 트랜지스터들 용으로 선호될 수 있다. 전자들이 작은 전계보다는 큰 전계에 의해 보다 빠르게 가속될 수 있기 때문에, 보다 높은 전계가 보다 빠른 과도현상을 허용할 수 있다.
열 전도도는 반도체 물질이 열을 발산하는 능력이다. 전형적인 동작에서, 모든 트랜지스터들은 열을 생성한다. 고파워 및 고주파 트랜지스터들은 일반적으로 소 신호 트랜지스터들보다 많은 양의 열을 생성한다. 반도체 물질의 온도가 증가함에 따라, 접합 누설 전류가 일반적으로 증가하고 전계효과 트랜지스터를 통한 전류가 온도 증가에 따른 캐리어 이동도의 감소로 인해 일반적으로 감소한다. 따라서, 만일 반도체로부터 열이 발산된다면, 그 물질은 여전히 낮은 온도 상태에 있을 수 있고 보다 낮은 누설 전류를 가지면서 보다 높은 전류를 운반할 수 있다.
과거에, 고주파 MESFET은 높은 전자 이동도 때문에 n-형 III-V 화합물, 예컨대 갈륨 아세나이드(GaAs)로 제조되어 왔다. 제공된 이러한 소자들은 동작 주파수를 높이고 적절하게 파워 처리 능력을 증가시켰음에도 불구하고, 이러한 물질들의 비교적 낮은 항복 전압 및 낮은 열 전도도가 고파워 응용분야에서 이들의 이용을 제한하였다.
실리콘 카바이드(SiC)는 실리콘(Si) 또는 GaAs로부터 생산된 소자에 비해 보다 고온, 고파워 및 고주파에서 동작할 수 있는 전자 소자들의 생산을 이론적으로 허용하는 뛰어난 물리, 전자 특징들을 갖는 것으로 수년 동안 알려져 왔다. 약 4 x 106 V/cm의 보다 높은 전기 항복 필드, 약 4.9 W/cm-K의 높은 열 전도도는 SiC가 고주파, 고파워 응용장치로서 적합하다는 것을 지시한다.
SiC-계 MESFET 구조 및 그 제조가 Palmour 등에 의한 미국특허번호 5,270,554호 및 Sriram 등의 미국특허번호 5,925,895호에 개시되어 있고, 그 둘은 온전하게 제시된 것처럼 여기에 참조에 의해 첨부되었다. SiC MESFET 구조 및 제조는 Allen 등에 의해 2000. 5. 10일에 출원되고 온전하게 제시된 것처럼 여기에 참조에 의해 첨부된 미국출원번호 09/567,717호에 또한 개시되어 있다.
질화물 영역에서, 고파워 및/또는 고주파 응용 장치로서 특별한 관심을 갖는 소자는 이질접합 전계효과 트랜지스터(HFET)로도 또한 알려진 고전자 이동도 트랜지스터(HEMT)이다. 이러한 소자들은 많은 환경 하에서 동작 장점들을 제공할 수 있 다. 왜냐하면, 2-차원 전자 기체(2DEG)가 서로 다른 밴드갭 에너지를 갖거나 또는 작은 밴드갭 물질이 보다 높은 전자 친화도를 갖는 두 반도체 물질의 이질접합에서 형성될 수 있기 때문이다. 2DEG는 도핑되지 않은, 작은 밴드갭 물질 내의 축적층이고 여분의 고 면 전자 농도(high sheet electron concentration), 예컨대 1013 캐리어/cm2를 얻을 수 있다. 부가적으로, 보다 넓은 밴드갭 반도체에서 발생하는 전자들은 감소된 이온 불순물 스캐터링으로 인한 고 전자 이동도를 허용하면서 2DEG로 이송된다.
고 캐리어 농도 및 고 캐리어 이동도의 이러한 조합은 HEMT에 매우 큰 트랜스컨덕턴스를 제공할 수 있고 고주파 응용분야에서 금속-반도체 전계효과 트랜지스터(MESFET)에 비해 강한 성능상의 장점을 제공할 수 있다.
전술한 고 항복 필드, 넓은 밴드갭, 큰 컨덕션 밴드 오프셋, 및/또는 고 포화전자 드리프트 속도를 포함하는 물질 특징의 조합 때문에, 갈륨 질화막/알루미늄 질화막(GaN/AlGaN) 물질 시스템에서 제조된 고 전자 이동도 트랜지스터는 많은 양의 RF 파워를 생성할 수 있는 에너지를 갖는다.
전자 통신 시스템에서, 신호들은 전송 전 또는 수신 후 일반적으로 증폭되는 것이 바람직하다. 또한, 증폭 전 또는 후에 그러한 신호들을 필터링 하는 것이 바람직하다. 고주파수 통신 시스템에서, 그러한 증폭은 SiC MESFET 또는 III족-질화물계 트랜지스터를 포함하는 증폭 회로를 이용하여 효율적으로 수행될 수 있다. 필터링은 SAW 필터를 이용하여 효율적으로 수행될 수 있다.
통신 시스템에 요구되는 회로 소자들의 수를 최소화하고 그 디자인을 간단하게 하기 위해, 단일 칩 상에 가능한 많은 수의 구성 성분을 집적하는 것이 바람직하다. SAW 소자를 다른 소자들과 집적하는 시도가 있었다. 그러나, 그러한 소자들은 전형적으로 압전 결정이 그 위에 활성 전자 요소가 형성될 반도체 기판(예컨대 실리콘) 상으로 접합되기를 요구하였다.
본 발명의 실시예들은 기판, 상기 기판 상의 압전 III족-질화물 에피택셜층, 상기 III-족 질화물 에피택셜층의 반-절연 영역 상에 형성되고 표면 탄성파 소자의 입력 및 출력 맞물린 변환기(interdigital transducer)들을 한정하기 위한 복수의 금속 핑거들 및 상기 기판 상의 적어도 하나의 전자 소자를 포함하는 단일체(monolithic) 전자 소자를 제공한다. 상기 전자 소자는 상기 입력 및/또는 출력 변환기의 적어도 하나에 전기적으로 연결된 금속 콘택을 포함한다.
상기 전자 소자는 HEMT, MESFET, JFET, MOSFET, 포토다이오드, LED 또는 다른 전자 소자를 포함한다. 어떤 실시예에서, 상기 압전 III족-질화물층은 AlxGa1-xN(0≤x≤1) 또는 InyAlxGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1)을 포함하고, 어떤 실시예에서 AlN을 포함할 수 있다.
어떤 실시예에서, 상기 전자 소자는 상기 SAW 소자로부터 그것을 절연시키기 위한 메사(mesa)로서 형성된다. 어떤 실시예에서, 상기 SAW 소자 및 상기 전자 소자 사이에 트렌치(trench)가 형성된다.
흡수 및/또는 반사 소자들이 상기 맞물린 변환기들 주위에 형성되어 상기 SAW 소자의 동작을 간섭할 수 있는 불필요한 반사를 감소시킬 수 있다.
본 발명의 어떤 실시예에서, 전자 소자는 기판 상에 III족-질화물, 예컨대 AlxGa1-xN(0≤x≤1) 또는 InyAlxGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1 )을 포함하는 버퍼층을 형성하고; 상기 버퍼층 상에 복수의 에피택셜층(epitaxial layer)을 형성하고; 상기 버퍼층의 표면의 일부분을 노출하고; 상기 복수의 에피택셜층 상에 게이트, 소오스 및 드레인 콘택을 형성하여 트랜지스터 소자를 한정하고; 그리고 상기 버퍼층의 노출된 부분 상에 맞물린 변환기를 형성하여 SAW 소자를 한정함으로써 제공된다.
상기 버퍼층의 일부분은 상기 에피택셜층을 식각함으로써 노출될 수 있다. 선택적으로, 상기 버퍼층은 마스크 되고 상기 마스크 내에 개구(opening)가 형성될 수 있다. 상기 복수의 에피택셜층은 상기 개구를 통해서 성장되고 상기 마스크는 제거된다.
본 발명의 어떤 실시예에서, 상기 트랜지스터 소자 및 상기 SAW 소자의 사이에 상기 SAW 소자를 절연시키기 위한 트렌치가 예를 들어 식각에 의해 형성된다. 상기 트렌치는 하나의 SAW 파장보다 크거나 동일한 깊이를 가질 수 있고, 상기 기판 내로 신장할 수 있다.
본 발명의 다른 실시예들은 이온 주입 마스크로 상기 복수의 에피택셜층을 마스킹하고; 상기 복수의 에피택셜층 내로 이온들을 주입하여 반-절연의 상기 에피택셜층의 이온주입 영역을 형성하고; 그리고 상기 이온주입 영역 상에 맞물린 변환기들을 형성하는 단계들을 포함한다.
본 발명의 특정 실시예들은 상기 기판 상에 III족-질화물, 예컨대 AlxGa1-xN(0≤x≤1) 또는 InyAlxGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1 )을 포함하는 버퍼층을 형성하고; 상기 버퍼층 상에 채널층(channel layer)을 형성하고; 상기 채널층 상에 장벽층(barrier layer)을 형성하고; 상기 장벽층 상에 식각 마스크를 형성하고; 상기 장벽층의 일부분을 식각하여 상기 채널층의 일부분을 노출하고; 상기 식각 마스크를 제거하고; 상기 장벽층들 상에 게이트, 소오스 및 드레인 콘택을 형성하여 트랜지스터 소자를 한정하고; 그리고 상기 채널층의 노출된 부분 상에 맞물린 변환기를 형성하여 SAW 소자를 한정하는 단계들을 포함한다.
본 발명의 다른 실시예들은 기판 상에 실리콘 카바이드의 에피택셜층을 형성하고; 식각 마스크로 상기 실리콘 카바이드 에피택셜층을 마스킹하고; 상기 실리콘 카바이드 에피택셜층의 일부분을 식각하여 상기 기판의 일부분을 노출하고; 성장 마스크로 상기 실리콘 카바이드 에피택셜층을 마스킹하고; 상기 노출된 기판 상에 III족 질화물층, 예컨대 AlxGa1-xN(0≤x≤1) 또는 InyAlxGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1)을 형성하고; 상기 실리콘 카바이드 에피택셜층 상에 게이트, 소오스 및 드레인 콘택들을 형성하여 트랜지스터 소자를 한정하고; 그리고, 상기 III족 질화물층 상에 맞물린 변환기들을 형성하여 SAW 소자를 한정하는 단계들을 포함한다.
어떤 실시예에서, 상기 성장 마스크는 상기 노출된 기판을 가로질러 소정의 거리만큼 신장하고, 그 결과 상기 III족 질화물층은 상기 실리콘 카바이드 에피택셜층으로부터 이격된다.
도 1a-1c는 도시된 소자 제조의 중간 단계일 수 있는 소자 프리커서(precursor)와 더불어 본 발명의 실시예를 도시하는 개략적인 도면들이다.
도 2a-2c는 도시된 소자의 제조의 중간 단계일 수 있는 소자 프리커서와 더불어 본 발명의 실시예들을 도시하는 개략적인 도면들이다.
도 3a-3b는 도시된 소자의 제조의 중간 단계일 수 있는 소자 프리커서와 더불어 본 발명의 실시예들을 도시하는 개략적인 도면들이다.
도 4는 본 발명의 실시예들을 도시하는 개략적인 도면이다.
도 5는 본 발명의 실시예들을 도시하는 개략적인 도면이다.
도 6a-6c는 도시된 소자의 제조의 중간 단계일 수 있는 소자 프리커서와 더불어 본 발명의 실시예들을 도시하는 개략적인 도면들이다.
도 7은 본 발명의 실시예들을 도시하는 개략적인 도면이다.
도 8은 본 발명의 실시예들을 도시하는 개략적인 도면이다.
도 9는 본 발명의 실시예들을 도시하는 개략적인 도면이다.
도 10은 통상적인 표면 탄성파 소자를 도시하는 사시도이다.
도 11은 통상적인 표면 탄성파 소자의 맞물린 변환기의 배치를 보여주는 개략적인 도면이다.
본 발명은 이제 이하에서 상기 발명의 다양한 실시예가 나타나는 첨부한 도면을 참조하여 보다 완벽하게 설명될 것이다. 본 발명은, 그러나, 많은 다른 형태들로 실시될 수 있고, 여기에 제시된 실시예에 한정되지 않아야 한다; 차라리 이러한 실시예들은 이 개시가 철저하고 완벽하도록, 그리고 해당 기술 분야에서 통상의 지식을 가진 자에게 발명의 범위를 완전하게 전달할 수 있도록 하기 위해 제공된다. 동일한 숫자는 전체에 걸쳐서 동일한 구성 요소를 참조한다. 게다가, 도면에 도시된 다양한 층들 및 영역들은 개략적으로 도시되어 있다. 이에 따라, 본 발명은 첨부된 도면에 도시된 상대적인 크기 및 간격에 한정되지 않는다. 또한 해당 기술 분야에서 통상의 지식을 가진 자에게 이해되듯이, 여기의 기판 또는 다른 층 "위"에 형성된 층에 대한 참조들은 상기 기판 또는 다른 층 바로 위 또는 중간층 또는 상기 기판 또는 다른 층상에 형성된 층들 상에 형성된 층들을 참조한다. 게다가, 제 1 소자 또는 층이 제 2 소자 또는 층과 "전기적인 콘택"에 있다고 설명될 때, 제 1 및 제 2 소자들 또는 층들은 서로 직접적인 물리적인 접촉을 필요로 하지 않고 제 1 및 제 2 소자들 또는 층들 사이에 전류 흐름을 허용하는 중간 도전 소자들 또는 층들에 의해 연결될 수 있다.
본 발명의 실시예들은 집적 SAW 소자/트랜지스터(10)로서 도 1a의 단면도에 개략적으로 도시되었다. 도 1a에 도시된 실시예에서, 소자(10)의 트랜지스터 구조(10a)는 고 전자 이동도 트랜지스터(HEMT)를 포함하고; 그러나 해당 기술분야에서 통상의 지식을 가진 자는 (아래에 기술된 발명의 다른 실시예들과 결합되어 도시된 트랜지스터 구조에 부가하여) 트랜지스터 구조(10A)HEMT에 부가하여 하나 또는 그 이상의 다른 형태의 소자들을 포함할 수 있음을 이해할 수 있다. 예를 들어, 트랜지스터 구조(10a)는 MESFET, MOSFET, JFET 또는 다른 소자를 포함할 수 있다.
집적 소자(10)는 예를 들어 실리콘 카바이드(SiC), 예컨대 4H 폴리 타입 반-절연 실리콘 카바이드일 수 있는 기판(12)을 포함한다. 다른 실리콘 카바이드 후보 폴리 타입은 3C, 6H, 및 15R 폴리 타입을 포함한다. "반-절연"이라는 용어는 절대적인 의미보다는 기술적으로 이용된다. 본 발명의 특정 실시예에서, 실리콘 카바이드 벌크 결정은 상온에서 약 1x105 Ω-cm와 동일한 또는 그 이상의 비저항을 갖는다.
기판(12) 상의 알루미늄 질화물 버퍼층(14)은 실리콘 카바이드 기판 및 소자의 나머지 사이에 적절한 결정 구조 천이를 제공한다. 도 1a에 도시된 실시예들에서, 알루미늄 질화물 버퍼층(14)은 또한 압전막을 형성하고, 압전막 위에는 SAW 소자(10B)가 아래에 보다 상세하게 설명되는 바에 따라 제조된다. 버퍼층(14) 및 이어지는 GaN계층들은 MOCVD, MBE 또는 고품질 에피택셜층들을 형성하기 위한 여하의 다른 적당한 성장 기술에 의해 형성될 수 있다.
실리콘 카바이드는 III족 질화물 소자에 흔한 기판 물질인 사파이어(Al2O3)보다 III족 질화물에 훨씬 밀접한 결정 격자 매치를 이룬다. 보다 밀접한 격자 매치는 사파이어 상에서 일반적으로 얻을 수 있는 것보다 더 고품질의 III족 질화막을 가능하게 할 수 있다. 실리콘 카바이드는 또한 매우 높은 열 전도도를 가지고 있고, 그 결과 실리콘 카바이드 상의 III족 질화물 소자의 총 출력 파워는 사파이 어 상에 형성된 동일한 소자의 경우에서와 같이 전형적으로 기판의 열 방출에 의해 제한되지 않는다. 또한, 반-절연 실리콘 카바이드 기판들의 유용성은 소자절연을 제공할 수 있고 기생 커패시턴스를 낮출 수 있다.
실리콘 카바이드가 바람직한 기판 물질임에도 불구하고, 본 발명의 실시예는 여하의 적당한 기판, 예컨대 사파이어, 알루미늄 질화물, 알루미늄 갈륨 질화물, 갈륨 질화물, 실리콘, GaAs, LGO, ZnO, LAO, InP 등을 이용할 수 있다. 어떤 실시예에서, 적당한 버퍼층이 또한 형성될 수 있다.
여기에 사용된 바와 같이, "III족 질화물"이란 용어는 질소 및 주기율표의 III족 성분들, 통상 알루미늄(Al), 갈륨(Ga) 및/또는 인듐(In) 사이에 형성된 반도체 화합물을 지칭한다. 그 용어는 또한 3상 및 4상 화합물, 예컨대 AlGaN 및 AlInGaN을 지칭한다. 해당 기술분야에서 통상의 지식을 가진 자가 잘 이해할 수 있듯이, III족 성분들은 질소와 결합하여 2상(예컨대, GaN), 3상(예컨대, AlGaN, AlInN) 및 4상(예컨대 AlInGaN) 화합물을 형성한다. 이러한 화합물들은 모두 실험식을 가지고, 거기에서 1몰의 질소는 1몰의 III족 성분들 전체와 결합한다. 이에 따라, 공식, 예컨대 AlxGa1-xN(0≤x≤1) 또는 InyAlxGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1)이 종종 그들을 설명하기 위해 사용될 수 있다.
적절한 반-절연 SiC 기판들은 예를 들어, 본 발명의 양수인인 Durham, N.C.의 크리 법인에 의해 제조될 수 있고, 그 제조 방법은 예를 들어, 여기에 그 전체로서 참조에 의해 첨부된 미국특허번호들 Re. 34,861호; 4,946,547호; 5,200,022 호; 6,218,680호; 6,403,982호; 및 6,396,080호에 설명된다. 유사하게, III족 질화물의 에피택셜 성장 기술은 예를 들어 참조에 의해 여기에 또한 그 내용이 첨부된 미국특허번호들 5,210,051호; 5,393,993호; 5,523,589호; 및 5,292,501호에 설명된다.
GaN계 HEMT의 적당한 구조가 예를 들어, 공유로 양수된 미국특허번호 6,316,793호 및 2001. 7. 12일 출원된 미국출원번호 09/904,333호 "ALUMINUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME", 2001. 5. 11일 출원된 미국분할출원번호 60/290,195호 "GROUP III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER" 및 Smorchkova 등에 의한 미국특허출원번호 10/102,272 "GROUP-III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER"에 설명되고, 그 내용은 참조에 의해 여기에 첨부되었다.
도 1a의 설명을 계속하면, 어떤 실시예에서 GaN인 채널층(16)이 버퍼층(14) 상에 형성된다. 채널층(16)은 바람직하게는 도핑되지 않으나, 그러나 면 전하 영역 내의 전자 농도 또는 면 전하 영역 아래 영역 내 컨덕션 밴드(Ec) 및 발렌스 밴드(Ev)의 거동을 변경하기 위해 다양한 물질로 도핑될 수 있다. 어떤 실시예에서, 채널층(16)은 약 1 내지 5 ㎛ 두께이다. 어떤 실시예에서, 채널층(16)은 그 위에 얇은(약 100 Å) 고품질 채널 영역이 형성된 두꺼운(1 내지 5 ㎛) GaN계 버퍼층을 포함한다.
장벽층(18)은 채널층(16) 상에 형성된다. 어떤 실시예에서, 장벽층(18)은 AlGaN을 포함하고, 그에 의해 채널층(16) 및 장벽층(18) 사이에 이질접합이 형성된다. 장벽층(18)은 바람직하게는 20% 및 40% 사이의 알루미늄 농도를 갖고, 약 2x1018cm-3 도핑 농도의 실리콘으로 도핑될 수 있다. 장벽층(18)은 약 15 nm 및 40 nm 사이의 두께일 수 있고 바람직하게는 약 25 nm 두께이다.
전술한 바와 같이, 채널층(16) 및 장벽층(18) 사이의 계면에서의 AlGaN/GaN 이질접합 때문에, 2차원 전자 기체가 계면에 유기된다. 오믹(ohmic) 소오스 전극(22) 및 오믹 드레인 전극(23)이 장벽층(18)의 표면상에 형성된다. 소오스(22) 및 드레인(23) 오믹 전극들은 Ti/Si/Ni, Ti/Al/Ni, Ti/Al/Ni/Au 또는 n-형 AlGaN에 오믹 콘택을 형성하는 여하의 다른 적당한 물질일 수 있다. AlGaN/GaN HEMT 소자들에 대한 적당한 오믹 콘택이 2000년 6월, 덴버(Denver, Co)에서의 제58회 소자연구학회(Device Research Conference)에서 S.T. Sheppard, W.L. Pribble, D.T. Emerson, Z. Ring, R.P. Smith, S.T. Allen 및 J.W. Palmour의 "High Power Demonstration at 10 GHz with GaN/AlGaN HEMT Hybrid Amplifiers", 및 Mat. Sci. 포럼, 338-342권(2000), 1643-1646쪽에서 S.T. Sheppard, K. Doverspike, M. Leonard, W.L. Pribble, S.T. Allen 및 J.W. Palmour의 "Improved 10-GHz Operation of GaN/AlGaN HEMTs on Silicon Carbide"에 설명된다.
소오스 전극(22) 및 드레인 전극(23) 사이의 거리는 전형적으로 대략 2-4 ㎛이다.
어떤 실시예에서, 얇은(20-40 Å), 도핑되지 않은 GaN 캡층(cap layer, 미도시)이 소오스(22) 및 드레인(23) 오믹 전극들 사이의 장벽층(18)의 표면상에 형성될 수 있다. 그러한 캡층들의 디자인 및 효과는 그 내용이 여기에 참조에 의해 첨부된 Smith의 미국특허출원번호 09/904,333호 "ALUMINUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME"에 상세하게 설명된다.
게이트 전극(24)은 소오스(22) 및 드레인(23) 전극들 사이에 형성된다. 어떤 실시예에서, 게이트 전극(24)은 백금, 니켈 또는 N-형 AlxGa1-xN에 오믹 콘택을 형성하지 않는 여하의 다른 적당한 금속으로 형성된다.
게이트 전극(24)은 T-게이트 배치의 부가적인 금속층으로 덮이거나 또는 T-게이트가 하나의 공정 단계로 형성될 수 있다. 해당 기술분야에서 알려진 바와 같이, T-게이트 배치는 특히 RF 및 극소파 소자들에 적당하다.
장벽층(18)은 전술한 Smorchkova 등의 미국특허출원번호 10/102,272호에 설명된 바와 같이 복수의 층들을 제공받을 수 있다. 따라서, 본 발명의 실시예들은 장벽층을 단일층으로 제한하지 않고 예를 들어 장벽층은 GaN, AlGaN, 및/또는 AlN 층들의 조합으로 구성될 수 있다. 예를 들어, GaN, AlN 구조가 합금 스캐터링을 줄이거나 방지하기 위해 이용될 수 있다.
도 1a에 도시된 바와 같이, 버퍼층(14), 예컨대 AlN 버퍼층의 표면(25)의 일 부분이 노출된다. 제 1 복수의 금속 핑거들(26)은 노출된 표면(25) 상의 입력 IDT를 형성하고, 반면에 제 2 복수의 금속 핑거들(28)은 출력 IDT를 형성한다. 입력 IDT(26), 출력 IDT(28) 및 AlN 버퍼층(14)은 트랜지스터(10A)와 동일 기판 상에 집적된 표면 탄성파 소자(10B)를 형성한다. IDT들(26, 28)은 알루미늄 또는 여하의 적당한 금속으로 형성될 수 있다. IDT들(26, 28)은 버퍼층(14)과 오믹 콘택 또는 다른 전기적인 콘택을 형성할 필요가 없기 때문에, (예를 들어 게이트(24), 소오스(22) 및 드레인(23) 오믹 콘택들에 사용된 것과 동일한 금속들 및/또는 필요한 금속배선 단계들의 수를 감소시키기 위한 금속 배선을 포함하여) 많은 다른 금속들이적용될 수 있다.
버퍼층(14)의 두께는 SAW 구조(10B)의 SAW 전파 특성에 영향을 미친다. 일반적으로, 소자 내에서 표면 탄성파 전파는 구조 내로 약 1 파장의 거리만큼 신장한다. 어떤 실시예에서, 버퍼층은 약 250 nm 또는 그 이하이다. 그 경우, 전파의 SAW 속도는 AlN 보다 높은 SAW 속도를 갖는 SiC 기판에 의해 좌우된다. 또한, SAW IDT 핑거들(26, 28)의 방향이 소자의 성능을 최적화하기 위해 선택될 수 있다. SAW 전파는 AlN 및 SiC의 c-면내에서 등방성이라고 보고되고 있음에도 불구하고, 오프-축 절단 SiC 기판을 이용하여 소자를 제조하는 것이 가능하고, 그것이 표면 탄성파의 전파를 방향에 의존하게 할 것이다. 예를 들어, SiC MESFET은 전형적으로 8o 오프-축 웨이퍼를 이용하여 제조된다.
입력 IDT(26) 또는 출력 IDT(28)은 상층 금속(미도시)을 통해서 또는 와이어 접합 또는 전기적인 신호가 트랜지스터(10A)에서 SAW 소자(10B)로 또는 그 역으로 통신될 수 있도록 하는 다른 적당한 기술을 이용하여 트랜지스터(10A)의 소오스(22), 드레인(23) 및/또는 게이트(24)에 연결될 수 있다.
트랜지스터(10A)로부터의 원하지 않은 반사 및 간섭을 줄이거나 그리고/또는 최소화시키기 위해, 도 9에 도시된 바와 같이 다이는 IDT 핑거들(26, 28)의 방향과 다른 각도로 절단될 수 있다. 게다가, SAW 반사기 및/또는 흡수기(19)는 원하지 않은 간섭을 최소화하기 위해 입력 IDT(26) 및/또는 출력 IDT(28)에 인접한 소자 상에 형성될 수 있다. SAW 반사기 및 흡수기의 디자인은 SAW 소자의 디자인 분야에 통상의 지식을 가진 자에게 잘 알려져 있다.
소자(10)를 제조하기 위한 다른 방법들을 도시하는 프리커서 구조들이 도 1b 및 도 1c에 도시된다. 도 1b에 도시된 바와 같이, 프리커서 소자(11)는 기판(12) 상에 에피택셜층들을 증착하여 버퍼층(14), 채널층(16) 및 장벽층(18)을 형성함으로써 형성될 수 있다. 금속 배선 전에, 식각 마스크(32)가 장벽층(18)의 표면상에 형성된다. 식각 마스크(32)는 포토레지스트, 실리콘 이산화막, 실리콘 질화막, 또는 하부의 질화막 에피택셜층들을 선택적으로 식각할 수 있는 다른 여하의 적당한 물질을 포함한다. 식각 마스크(32)는 표준 포토리소그래피 기술을 이용하여 패턴되고, 부분적으로 제거된다. 전형적인 포토리소그래피 공정은 반도체 구조에 포토레지스트층(전형적으로 빛에 민감한 폴리머 수지)을 부가하고, 그 포토레지스트 위에 마스크를 위치시키고, 포토레지스트를 그것이 반응할 수 있는(화학적인 변화; 일반적으로 특정 용매에서의 그것의 용해도에 의해서) 주파수의 빛에 노출시키고, 그 포토레지스트를 식각하여 노출된 또는 노출되지 않은 패턴을 제거하고(선택된 레지스트에 따라서), 그리고 이어서 잔류 패턴 상에 그 다음의 단계를 진행하는 단계들을 포함할 수 있다.
장벽 및 채널층들(16, 18)은 그 다음 식각되어, 그 위에 IDT들(26, 28)들이 형성될 수 있는 AlN 버퍼층(14)의 일 부분이 노출된다. 식각 마스크(32)는 그 다음 제거되고, 콘택들(22, 23, 24) 및 IDT들(26, 28)을 형성하기 위한 금속 배선 단계들이 수행된다.
장벽층(16) 및 채널층(18)은 건식 식각 공정, 예컨대 반응성 이온 식각(RIE)을 이용하여 식각될 수 있다. 메사를 건식 식각하기 위한 적절한 조건은 BCl3 에천트를 이용한 Ar 분위기에서의 건식 식각을 포함할 수 있다. 예를 들어, 전형적인 공정은 5-50 mTorr의 압력 및 50-300W의 RF 파워의 RIE 반응기 내에 20-100 sccm의 Ar 및 10-20 sccm의 BCl3을 흘려보내는 것을 포함할 수 있다. 실제 파라미터들은 사용된 시스템에 의존하고, 해당 기술분야에서 통상의 지식을 가진 자에 의해 결정될 수 있다.
소자(10)의 다른 제조 방법은 도 1c에 도시된 프리커서 구조(13)를 참조하여 이해될 수 있다. 성장 반응기 내로 기판(12)을 배치시키고, 전술한 기판(12) 상에 버퍼층(14)을 증착시킴으로써, 소자(10)가 제조될 수 있다. 버퍼층(14)의 형성 후, 기판(12)은 성장 반응기로부터 제거되고, (실리콘 이산화막, 실리콘 질화막, 또는 다른 적당한 물질을 포함할 수 있는) 성장 마스크(34)가 버퍼층의 표면상에 형성된 다. 마스크층(34)은 전술한 표준 포토리소그래피 기술을 이용하여 패턴되어 버퍼층(14)의 표면의 일부분을 노출한다. 마스크층(34)의 형성 및 패터닝 후, 기판(12)은 채널 및 장벽층(16) 및 채널층(18)(그리고 소자에 존재하는 여하의 다른 층들)의 재성장을 위해 성장 반응기 내로 재 장입된다.
도 2a 및 도 2b에 도시된 바와 같이, 소자(20)는 SAW 구조(20b)를 포함하고, SAW 구조(20b)는 구조들 사이에 있고 버퍼층(14)을 관통하여 신장하는 트렌치(36)를 형성함으로써 트랜지스터 구조(20A)로부터 절연된다. 버퍼층(14)의 두께 및 소자의 파장에 따라서, 트렌치(36)는 기판(12) 내로 신장할 수 있다. 전술한 바와 같이, SAW는 약 1 파장의 거리만큼 전파 매체 내로 신장한다. 따라서, SAW 소자(20B의 물리적인 절연을 제공하기 위해, 트렌치(36)는 적어도 약 1 파장의 거리만큼 신장할 수 있다.
도 2a에 도시된 바와 같이, 트렌치(36)는 트랜지스터의 형성 전에 또는 그 동안에 또는 그 후에 형성될 수 있다. 예를 들어, 식각 마스크(38)는 그 구조상에 형성되고 패턴되어 트랜지스터 메사에 인접한 버퍼층(14)을 노출할 수 있다. 노출된 영역은 그 다음 전술한 방법에 따라서 식각되어 소자 절연을 제공한다. 식각 후, 식각 마스크는 제거되고 금속 배선이 도 2b에 도시된 바와 같이 수행될 수 있다.
도 3a-도 3b는 본 발명의 다른 실시예들을 도시한다. 도 3a에 개략적으로 도시된 바와 같이, 소자(30)는 통상의 기판 상에 형성된 트랜지스터 구조(30A) 및 SAW 소자 구조(30B)를 포함한다. 그러나, 이 실시예에서, SAW 소자(30B)의 IDT들(26, 28)은 트랜지스터 전극들과 동일한 에피택셜층의 표면상에 형성되고, 이에 따 라 재성장 또는 메사 식각의 필요가 없다.
트랜지스터 구조(30A)로부터 SAW 소자(30B)를 전기적으로 절연시키고 SAW 소자 그 자체에서 손실을 줄이기 위해, 이온들(43), 예컨대 질소 또는 인이 소자의 영역(42)에 주입되어 영역(42)을 충분히 높은 저항의 전기적으로 비활성 상태로 만든다.
도 3b에 도시된 바와 같이, 에피택셜 프리커서 구조(31)의 형성을 위해 트랜지스터 구조(30A)의 에피택셜층들의 성장 후에, (포토레지스트를 포함할 수 있는)패턴된 이온주입 마스크(44)가 프리커서 구조(31)의 표면상에 형성되고, 영역(42) 내로 질소 이온들(43)을 주입하기 위해 질소 이온들(43)이 노출된 표면(45) 내로 주입된다. 수소, 헬륨, 알루미늄 및 질소를 포함하는 다른 이온들이 이온 주입을 이용해서 영역의 저항을 높이기 위해 이용될 수 있다.
이온 주입은 통상적인 방법으로 상온에서 수행될 수 있다. (특정 이론에 제한되지 않으면서) 잘 이해될 수 있듯이, 주입 이온들은 GaN 내에 손상을 만들고 밴드갭 내에 깊은 레벨을 생성한다. 이것들은 순차로 GaN 내의 자유 캐리어들을 트랩하고, 그에 따라 그 물질을 GaN층 또는 그러한 이온 주입이 없는 영역보다 저항성으로 만든다. HEMT 구조에서, 주입된 이온들은 장벽 및 채널층들 사이의 계면에서 도전성 2DEG 채널을 효과적으로 중화시킨다.
어떤 실시예에서, 질소 원자들은 10-400 keV의 에너지 및 평방 센티미터당(cm-2) 1013-1014 이온들의 도즈로 노출된 영역 내로 주입된다. 그러한 도즈는 영역 (42)을 중화시키거나 아니면 영역(42)을 충분히 비도전성으로 만들기에 충분할 것이고, 그 결과 트랜지스터 구조(30A)는 SAW 소자(30B)로부터 전기적으로 절연되고 그에 따라 트랜지스터 구조(30A) 또는 SAW 소자(30B)의 전기적인 성능이 다른 소자에 의해 실질적으로 손상되지 않는다.
도 4는 본 발명의 또 다른 실시예에 따른 소자(40)를 나타낸다. 도 3 및 도 3a와 관련하여 설명된 실시예들에서와 같이, SAW 소자(40B)는 트랜지스터 구조(40A)와 동일한 에피택셜 표면상에 형성된다. 그러나, SAW 소자(40B)를 형성하는 층들의 이온 주입 중화에 부가하여, 절연 트렌치(56)가 SAW 구조(40B) 및 트랜지스터 구조(40A) 사이에 도 2a 및 도 2b와 관련하여 전술한 마스킹 및 식각 기술을 이용하여 형성된다. 전술한 바와 같이, 트렌치(56)의 깊이는 적어도 하나의 SAW 파장과 동일할 수 있다.
본 발명의 또 다른 실시예가 도 5에 도시된다. 도 5에 도시된 실시예에서, 트랜지스터 구조(50A)의 장벽 및 채널층들은 장벽 및 채널층들 사이의 2DEG 영역을 제거하기 위해 두꺼운 GaN층(16) 내로 식각된다. SAW IDT들은 반-절연층으로 성장된 GaN층의 노출된 표면상에 형성된다. 선택적인 절연 트렌치(66)는 트랜지스터 구조(50A) 및 SAW 소자 구조(50B)의 사이에 전술한 기술들을 이용하여 식각될 수 있다.
도 6a-도 6c에 도시된 실시예들에서, AlN계 SAW 구조(60B)는 SiC MESFET 구조(60A)와 동일한 기판 상에 집적된다. 실리콘 카바이드의 에피택셜층들을 성장하기 위한 기술들은 그 개시 내용이 참조에 의해 여기에 첨부된 미국특허번호들 U.S. 6,063,186호; 6,297, 522호; 6,217,662호; 5,155,062호; 4,946,547호; 4,912,063호; 4,912,064호; 및 5,011,549호에 개시된다. 실리콘 카바이드의 에피택셜층들을 성장하기 위한 기술들은 그 개시 내용이 참조에 의해 여기에 첨부된 2000. 11. 17일에 출원된 미국출원번호 09/715,576호 "SUSCEPTOR DESIGNS FOR SILICON CARBIDE THIN FILMS"; 2001. 2. 21일에 출원된 미국특허출원번호 09/790,169호 "SUSCEPTOR DESIGNS FOR SILICON CARBIDE THIN FILMS"; 2002. 1. 21일에 공개된 미국특허공개번호 2001/0170491호 "SEED CRYSTAL HOLDERS AND SEED CRYSTALS FOR FABRICATING SILICON CARBIDE CRYSTALS AND METHODS OF FABRICATING SILICON CARBIDE CRYSTALS"; 2002. 7. 11일에 공개된 미국특허공개번호 2002/0090454호 "GAS-DRIVEN ROTATION APPARATUS AND METHOD FOR FORMING SILICON CARBIDE LAYERS"; 2001. 10. 30일에 출원된 미국특허출원번호 10/017,492호 "INDUCTION HEATING DEVICES AND METHODS FOR CONTROLLABLY HEATING AN ARTICLE" 및 2002. 4. 8일에 출원된 미국특허출원번호 10/117,858호 "GAS-DRIVEN PLANETARY ROTATION APPARATUS AND METHODS FOR FORMING SILICON CARBIDE LAYERS"에 또한 개시된다.
도 6b에 도시된 바와 같은 프리커서 구조(61)를 형성하기 위해, SiC 에피택셜층들(72)은 위의 특허들 및 특허출원들에 설명된 기술들을 이용하여 성장될 수 있다. 식각 마스크(73)는 SiC 에피택셜층들(72)의 표면상에 형성되고, SiC 에피택셜층들(72)의 표면(74)의 일부분을 노출하기 위해 패턴된다. 반-절연 SiC 기판의 일부분을 노출하기 위해, 프리커서 구조(61)는 그 다음 식각된다. 잔류한 SiC 에피택셜층들은 그 다음 도 6c에 도시된 성장 마스크(77)를 이용하여 마스크 된다. 성 장 마스크(77)는 SiC 에피택셜층들(72)의 가장자리를 지나서 성장 마스크(77)의 두께에 의존할 수 있는 소정의 거리만큼 신장한다. 식각 마스크(73)는 성장 마스크(77)의 형성 전에 제거되거나 또는 제거되지 않을 수 있다.
결정성 AlN층(14)은 노출된 기판 상에 재 성장되고, 마스크(77)는 제거된다. 재성장된 AlN층(14)이 SiC 에피택셜층(72)으로부터 분리되기 때문에, 성장된 SAW 구조(60B) 및 MESFET 구조(60A)는 분리된다. 금속 콘택들(22,23, 24)은 SiC 에피택셜층들(72) 상에 형성되고, SAW IDT들(26, 28)은 그 다음 소자를 완성하기 위해 AlN층상에 형성된다.
도 7에 도시된 바와 같이, 위의 기술들은 하나 또는 그 이상의 SAW 소자들과 동일한 기판 상에 한 형태 이상의 소자를 집적하기 위해 확장될 수 있다. 예를 들어, 소자(70)는 동일한 기판(12) 상에 집적된 트랜지스터 구조(70A), SAW 소자(70B) 및 포토디텍터(photodetector) 구조(70C)를 포함한다. 그러한 소자는 예를 들어 광정보 신호를 수신하고 증폭하고 필터링할 수 있는 단일 소자로서 이용될 수 있다. 유사하게, 도 8에 도시된 실시예들은 동일한 기판(12) 상에 집적된 트랜지스터 구조(80A), SAW 소자(80B), 포토디텍터 구조(80C) 및 에미터 구조(80D)를 포함한다. 그러한 소자들은, 예를 들어, 광정보 신호를 수신하고 증폭하고 필터링할 수 있고 정보 신호를 송신할 수 있는 단일 소자로 이용될 수 있다. GaN계 에미터들 및 포토디텍터들의 디자인은 해당 기술분야에서 통상의 지식을 가진 자에게 잘 알려져 있다. GaN계 포토디텍터들의 예들은 참조에 의해 여기에 첨부된 미국특허들 6, 495,852호 및 6,265,727호에 도시된다. GaN계 에미터들의 예들은 참조에 의해 여기 에 첨부된 미국특허들 5,523,589호 및 5,739,554호에 도시된다.
다른 회로 소자들은 SAW 소자 및 전자 소자와 동일한 기판 상에 집적될 수 있다. 예를 들어, 커패시터들, 인덕터들, 저항기들, 딜레이 라인들 등이 소자 내로 또한 집적될 수 있다.
본 발명의 실시예들은 식각 및/또는 선택적인 성장 공정들의 이용을 통한 공통 기판 상의 다른 소자들로부터 SAW 소자(들)의 절연을 참조하여 설명되었지만, 트렌치 형성의 다른 기술들, 예컨대 소잉(sawing), 레이저 절제 또는 해당 기술분야에서 통상의 지식을 가진 자에게 알려진 또 다른 기술들이 그러한 절연 트렌치들을 제공하기 위해 이용될 수 있다. 게다가, 본 발명의 실시예들은 통상의 기판 상에 절연된 압전층을 제공하기 위해 여기에 설명된 특정 기술들에 제한되지 않는다. 예를 들어, 리프트-오프 또는 다른 기술들이 공통 기판 상의 다른 소자들과 같이 집적된 SAW 소자에 대한 압전층을 제공하기 위해 이용될 수 있다.
본 발명의 실시예들은 도면 및 명세서에서 제시되었고, 특정 용어들이 사용되었음에도 불고, 그것들은 일반적이고 단지 기술적인 의미로 사용되고 제한의 목적으로 사용되지 않는다. 본 발명의 범위는 청구항에서 한정된다.

Claims (48)

  1. 제1 III족-질화물 층;
    상기 제1 III족-질화물 층 상의 제2 III족-질화물 에피택셜층;
    상기 제1 III족-질화물 층의 반-절연 영역 상의 복수의 금속 핑거들; 및
    상기 제2 III족-질화물 에피텍셜층 상의 금속 콘택을 포함하는 상기 제2 III족-질화물 에피텍셜층 상의 적어도 하나의 전자소자를 포함하고,
    상기 복수의 금속 핑거들 및 상기 제1 III족-질화물 층의 반-절연 영역은 함께 표면 탄성파 소자(surface acoustic wave device)를 형성하고, 상기 복수의 금속 핑거들은 입력 변환기(input transducer) 및 출력 변환기(output transducer)를 형성하고,
    상기 금속 콘택은 상기 입력 변환기 및/또는 상기 출력 변환기 중 적어도 하나에 전기적으로 연결된 단일체(monolithic) 전자 소자.
  2. 제 1 항에 있어서, 상기 적어도 하나의 전자 소자는 트랜지스터를 포함하는 것을 특징으로 하는 단일체 전자 소자.
  3. 제 1 항에 있어서, 상기 적어도 하나의 전자 소자는 포토다이오드(photodiode)를 포함하는 것을 특징으로 하는 단일체 전자 소자.
  4. 제 1 항에 있어서, 상기 적어도 하나의 전자 소자는 발광(light emitting) 다이오드를 포함하는 것을 특징으로 하는 단일체 전자 소자.
  5. 제 1 항에 있어서, 상기 제1 III족-질화물 층은 AlxGa1-xN (0=x=1)을 포함하는 것을 특징으로 하는 단일체 전자 소자.
  6. 제 5 항에 있어서, 상기 제1 III족-질화물 층은 단결정 AlN을 포함하는 것을 특징으로 하는 단일체 전자 소자.
  7. 제 1 항에 있어서, 상기 제1 III족-질화물 층은 InyAlxGa1-x-yN (0=x=1, 0<y<1, x+y <1)을 포함하는 것을 특징으로 하는 단일체 전자 소자.
  8. 제 1 항에 있어서, 상기 적어도 하나의 전자 소자는 상기 표면 탄성파 소자에 인접한 메사(mesa) 상에 형성된 것을 특징으로 하는 단일체 전자 소자.
  9. 제 1 항에 있어서, 상기 복수의 금속 핑거들은 알루미늄을 포함하는 것을 특징으로 하는 단일체 전자 소자.
  10. 제 1 항에 있어서, 상기 표면 탄성파 소자 및 상기 적어도 하나의 전자 소자 사이의 트렌치를 더 포함하는 것을 특징으로 하는 단일체 전자 소자.
  11. 제 10 항에 있어서, 상기 단일체 전자 소자는 기판을 더 포함하고,
    상기 트렌치는 상기 제1 III족-질화물 층을 관통하여 상기 기판 내로 신장하는 것을 특징으로 하는 단일체 전자 소자.
  12. 제 1 항에 있어서, 상기 적어도 하나의 전자 소자는 실리콘 카바이드 MESFET을 포함하는 것을 특징으로 하는 단일체 전자 소자.
  13. 제 1 항에 있어서, 상기 복수의 금속 핑거들은 상기 단일체 전자 소자 다이의 가장자리에 대해 각도를 갖도록 향하는 것을 특징으로 하는 단일체 전자 소자.
  14. 제 1 항에 있어서, 상기 입력 및/또는 출력 변환기들의 적어도 하나에 인접한 SAW 흡수기(absorber)를 더 포함하는 것을 특징으로 하는 단일체 전자 소자.
  15. 제 1 항에 있어서, 상기 입력 및/또는 출력 변환기들의 적어도 하나에 인접한 SAW 반사기(reflector)를 더 포함하는 것을 특징으로 하는 단일체 전자 소자.
  16. 제 1 항에 있어서, 상기 금속 핑거들은 이온 주입된, 전기적 비활성 영역 위에 형성된 것을 특징으로 하는 단일체 전자 소자.
  17. 제 6 항에 있어서, 상기 단일체 전자 소자는 기판을 더 포함하고,
    상기 제1 III족-질화물 층은 상기 기판 상에 바로 형성된 AlN을 포함하는 것을 특징으로 하는 단일체 전자 소자.
  18. 제 17 항에 있어서, AlN을 포함하는 상기 제1 III족-질화물 층의 두께는 하나의 SAW 파장보다 작은 것을 특징으로 하는 단일체 전자 소자.
  19. 제 17 항에 있어서, AlN을 포함하는 상기 제1 III족-질화물 층의 두께는 하나의 SAW 파장과 같거나 그보다 큰 것을 특징으로 하는 단일체 전자 소자.
  20. 삭제
  21. 제 1 항에 있어서, 상기 단일체 전자 소자는 기판을 더 포함하고,
    상기 기판은 사파이어, 알루미늄 질화물, 알루미늄 갈륨 질화물, 갈륨 질화물, 실리콘, GaAs, LGO, ZnO, LAO, and InP로 이루어진 군에서 선택되고,
    상기 제1 III족-질화물 층은 상기 기판과 상기 제2 III족-질화물 에피텍셜층 사이에 위치하는 것을 특징으로 하는 단일체 전자 소자.
  22. 삭제
  23. 삭제
  24. 반도체 기판 상에 단일체 전자 소자를 형성하는 방법으로서,
    상기 기판 상에 III족 질화물을 포함하는 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 복수의 에피택셜층들을 형성하는 단계;
    상기 버퍼층의 표면의 일부분을 노출하는 단계;
    상기 복수의 에피택셜층들 상에 게이트, 소오스 및 드레인 콘택들을 형성하여 트랜지스터 소자를 한정하는 단계; 및
    상기 버퍼층의 노출된 부분 상에 맞물린 변환기들을 형성하여 SAW 소자를 한정하는 단계를 포함하는 반도체 기판 상에 단일체 전자 소자를 형성하는 방법.
  25. 제 24 항에 있어서, 상기 III족 질화물은 AlxGa1-xN(0≤x≤1)을 포함하는 것을 특징으로 하는 반도체 기판 상에 단일체 전자 소자를 형성하는 방법.
  26. 제 24 항에 있어서, 상기 III족 질화물은 InyAlxGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1)을 포함하는 것을 특징으로 하는 반도체 기판 상에 단일체 전자 소자를 형성하는 방법.
  27. 제 24 항에 있어서, 상기 버퍼층의 표면의 일부분을 노출하는 단계는 상기 복수의 에피택셜층들을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 기판 상에 단일체 전자 소자를 형성하는 방법.
  28. 제 24 항에 있어서,
    상기 버퍼층을 마스크로 마스킹 하는 단계;
    상기 마스크 내에 개구를 형성하는 단계;
    상기 개구를 관통하는 상기 복수의 에피택셜층들을 성장하는 단계; 및
    상기 마스크를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상에 단일체 전자 소자를 형성하는 방법.
  29. 제 24 항에 있어서, 상기 트랜지스터 소자 및 상기 SAW 소자의 사이에 상기 SAW 소자를 절연시키기 위한 트렌치를 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상에 단일체 전자 소자를 형성하는 방법.
  30. 제 29 항에 있어서, 상기 트렌치는 하나의 SAW 파장 보다 크거나 같은 깊이까지 식각되는 것을 특징으로 하는 반도체 기판 상에 단일체 전자 소자를 형성하는 방법.
  31. 제 29 항에 있어서, 상기 트렌치는 상기 기판 내로 식각되는 것을 특징으로 하는 반도체 기판 상에 단일체 전자 소자를 형성하는 방법.
  32. 반도체 기판 상에 단일체 전자 소자를 형성하는 방법으로서,
    상기 기판 상에 III족 질화물을 포함하는 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 복수의 에피택셜층들을 형성하는 단계;
    상기 복수의 에피택셜층들 상에 게이트, 소오스 및 드레인 콘택들을 형성하여 트랜지스터 소자를 한정하는 단계;
    상기 복수의 에피택셜층들을 이온 주입 마스크로 마스킹하는 단계;
    상기 복수의 에피택셜층을 내로 이온들을 주입하여 상기 에피택셜층들의 절연성 이온 주입된 영역을 형성하는 단계; 및
    상기 이온 주입된 영역 상에 맞물린 변환기들을 형성하여 SAW 소자를 한정하는 단계를 포함하는 반도체 기판 상에 단일체 전자 소자를 형성하는 방법.
  33. 제 32 항에 있어서, 상기 III족 질화물은 AlxGa1-xN(0≤x≤1)을 포함하는 것을 특징으로 하는 반도체 기판 상에 단일체 전자 소자를 형성하는 방법.
  34. 제 32 항에 있어서, 상기 III족 질화물은 InyAlxGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1)을 포함하는 것을 특징으로 하는 반도체 기판 상에 단일체 전자 소자를 형성하는 방법.
  35. 제 32 항에 있어서,
    상기 복수의 에피택셜층들을 이온 주입 마스크로 마스킹하는 단계;
    상기 복수의 에피택셜층들 내로 이온들을 주입하여 상기 에피택셜층들의 절연성 이온 주입된 영역을 형성하는 단계; 및
    상기 이온 주입된 영역 상에 상기 맞물린 변환기들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상에 단일체 전자 소자를 형성하는 방법.
  36. 제 32 항에 있어서, 상기 트랜지스터 소자 및 상기 SAW 소자 사이에 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상에 단일체 전자 소자를 형성하는 방법.
  37. 제 36 항에 있어서, 상기 트렌치는 하나의 SAW 파장 보다 크거나 동일한 깊이까지 식각되는 것을 특징으로 하는 반도체 기판 상에 단일체 전자 소자를 형성하는 방법.
  38. 반도체 기판 상에 단일체 전자 소자를 형성하는 방법으로서,
    상기 기판 상에 III족 질화물을 포함하는 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 채널층을 형성하는 단계;
    상기 채널층 상에 장벽층을 형성하는 단계;
    상기 장벽층 상에 식각 마스크를 형성하는 단계;
    상기 장벽층의 일부분을 식각하여 상기 채널층의 일부분을 노출하는 단계;
    상기 식각 마스크를 제거하는 단계;
    상기 장벽층들 상에 게이트, 소오스 및 드레인 콘택들을 형성하여 트랜지스터 소자를 한정하는 단계; 및
    상기 채널층의 노출된 부분 상에 맞물린 변환기들을 형성하여 SAW 소자를 한정하는 단계를 포함하는 반도체 기판 상에 단일체 전자 소자를 형성하는 방법.
  39. 제 38 항에 있어서, 상기 III족 질화물은 AlxGa1-xN(0≤x≤1)을 포함하는 것을 특징으로 하는 반도체 기판 상에 단일체 전자 소자를 형성하는 방법.
  40. 제 38 항에 있어서, 상기 III족 질화물은 InyAlxGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1)을 포함하는 것을 특징으로 하는 반도체 기판 상에 단일체 전자 소자를 형성하는 방법.
  41. 반도체 기판 상에 단일체 전자 소자를 형성하는 방법으로서,
    상기 기판 상에 실리콘 카바이드의 에피택셜층을 형성하는 단계;
    상기 실리콘 카바이드 에피택셜층을 식각 마스크로 마스킹하는 단계;
    상기 실리콘 카바이드 에피택셜층의 일부분을 식각하여 상기 기판의 일부분을 노출하는 단계;
    상기 실리콘 카바이드 에피택셜층을 성장 마스크로 마스킹하는 단계;
    상기 노출된 기판 상에 III족 질화물층을 성장하는 단계;
    상기 실리콘 카바이드 에피택셜층 상에 게이트, 소오스 및 드레인 콘택들을 형성하여 트랜지스터 소자를 한정하는 단계; 및
    상기 III족 질화물층 상에 맞물린 변환기들을 형성하여 SAW 소자를 한정하는 단계를 포함하는 반도체 기판 상에 단일체 전자 소자를 형성하는 방법.
  42. 제 41 항에 있어서, 상기 III족 질화물은 AlxGa1-xN(0≤x≤1)을 포함하는 것을 특징으로 하는 반도체 기판 상에 단일체 전자 소자를 형성하는 방법.
  43. 제 41 항에 있어서, 상기 III족 질화물은 InyAlxGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1)을 포함하는 것을 특징으로 하는 반도체 기판 상에 단일체 전자 소자를 형성하는 방법.
  44. 제 41 항에 있어서, 상기 성장 마스크는 상기 노출된 기판을 소정의 거리만큼 가로질러 신장하고, 그 결과 상기 III족 질화물층은 상기 실리콘 카바이드 에피택셜층으로부터 이격된 것을 특징으로 하는 반도체 기판 상에 단일체 전자 소자를 형성하는 방법.
  45. 제 1 항에 있어서, 상기 단일체 전자 소자는 기판을 더 포함하고,
    상기 제1 III족-질화물 층은 상기 기판과 상기 제2 III족-질화물 에피텍셜층 사이에 위치하는 것을 특징으로 하는 단일체 전자 소자.
  46. 제 1 항에 있어서, 상기 단일체 전자 소자는 기판을 더 포함하고,
    상기 제1 III족-질화물 층은 상기 기판 상의 버퍼층을 포함하는 것을 특징으로 하는 단일체 전자 소자.
  47. 제 1 항에 있어서, 상기 단일체 전자 소자는 기판 및 상기 기판 상의 버퍼층을 더 포함하고,
    상기 버퍼층은 상기 기판과 상기 제1 III족-질화물 층 사이에 위치하는 것을 특징으로 하는 단일체 전자 소자.
  48. 제 45 항 내지 제 47 항 중 어느 한 항에 있어서, 상기 기판은 SiC를 포함하는 것을 특징으로 하는 단일체 전자 소자.
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