JP2015088738A - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 160
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 238000000034 method Methods 0.000 claims abstract description 58
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 64
- 229910052782 aluminium Inorganic materials 0.000 claims description 57
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 56
- 239000012212 insulator Substances 0.000 claims description 37
- 230000004888 barrier function Effects 0.000 claims description 27
- 239000010936 titanium Substances 0.000 claims description 14
- 229910052719 titanium Inorganic materials 0.000 claims description 13
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 12
- 238000004544 sputter deposition Methods 0.000 claims description 11
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 8
- 229910002601 GaN Inorganic materials 0.000 claims description 7
- 239000010949 copper Substances 0.000 claims description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 4
- 239000000956 alloy Substances 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 229910052709 silver Inorganic materials 0.000 claims description 4
- 239000004332 silver Substances 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 claims description 2
- 230000008569 process Effects 0.000 abstract description 12
- 230000000994 depressogenic effect Effects 0.000 abstract 1
- 230000004048 modification Effects 0.000 description 22
- 238000012986 modification Methods 0.000 description 22
- 238000010438 heat treatment Methods 0.000 description 17
- 238000002474 experimental method Methods 0.000 description 14
- 239000000758 substrate Substances 0.000 description 13
- 239000000463 material Substances 0.000 description 12
- 239000007772 electrode material Substances 0.000 description 9
- 239000011800 void material Substances 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000001704 evaporation Methods 0.000 description 6
- 238000007747 plating Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000008020 evaporation Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005566 electron beam evaporation Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- NFFIWVVINABMKP-UHFFFAOYSA-N methylidynetantalum Chemical compound [Ta]#C NFFIWVVINABMKP-UHFFFAOYSA-N 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910003468 tantalcarbide Inorganic materials 0.000 description 2
- MTPVUVINMAGMJL-UHFFFAOYSA-N trimethyl(1,1,2,2,2-pentafluoroethyl)silane Chemical compound C[Si](C)(C)C(F)(F)C(F)(F)F MTPVUVINMAGMJL-UHFFFAOYSA-N 0.000 description 2
- 230000005533 two-dimensional electron gas Effects 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910021364 Al-Si alloy Inorganic materials 0.000 description 1
- 229910002704 AlGaN Inorganic materials 0.000 description 1
- 229910018182 Al—Cu Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 239000012300 argon atmosphere Substances 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000007373 indentation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- UONOETXJSWQNOL-UHFFFAOYSA-N tungsten carbide Chemical compound [W+]#[C-] UONOETXJSWQNOL-UHFFFAOYSA-N 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】半導体装置の電気的特性や微細化に影響を与えることなく、配線工程においてトレンチ内に空隙が発生することを抑制可能な技術を提供する。
【解決手段】半導体装置は、溝部が形成された半導体層と、溝部内に形成された電極と、を備える。溝部は、溝部の幅方向に沿った断面が矩形状である。電極は、溝部内に落ち込む窪みを有している。窪みの底面の幅Ｗ１に対する窪みの開口部の幅Ｗ２の比（Ｗ２／Ｗ１）は、１よりも大きい。
【選択図】図１
【解決手段】半導体装置は、溝部が形成された半導体層と、溝部内に形成された電極と、を備える。溝部は、溝部の幅方向に沿った断面が矩形状である。電極は、溝部内に落ち込む窪みを有している。窪みの底面の幅Ｗ１に対する窪みの開口部の幅Ｗ２の比（Ｗ２／Ｗ１）は、１よりも大きい。
【選択図】図１
Description
本発明は、半導体装置およびその製造方法に関する。
半導体装置の構造として、トレンチと呼ばれる溝部にゲート電極を形成したトレンチゲート構造が知られている。トレンチゲート構造を採用する半導体装置において、ゲート電極を形成する際に、トレンチの上部に「オーバハング」と呼ばれる庇状の突出部が生じる場合がある。トレンチの上部にオーバハングが形成された場合には、トレンチの開口面積が小さくなるため、後の配線工程において厚膜電極をゲート電極に埋設する際に、トレンチの開口部が先に埋まってしまい、トレンチの内部に空隙が生じる場合がある。このような空隙には、半導体装置の製造時に用いられた薬品やガスが残留してしまう可能性がある。
このような問題に関し、例えば、特許文献１には、トレンチをテーパ状に形成することによって、トレンチ上部の開口面積を広げる技術が開示されている。また、特許文献２には、トレンチ上部の角部を丸めることで、トレンチ上部の開口面積を広げる技術が開示されている。その他、特許文献３には、トレンチの内壁面に対して絶縁体層をテーパ状に形成することが開示されている。これらの技術によって、トレンチの開口面積をトレンチの内部の面積よりも広くすれば、厚膜電極の形成時においてトレンチ内に空隙が発生することを抑制することが可能である。
しかし、特許文献１や特許文献２のように、トレンチ自体の開口面積を広くすると、チャネル長が大きくなるため、半導体装置の電気的特性が低下してしまう可能性がある。また、トレンチ自体の開口面積を広げてしまうと、半導体装置の微細化が困難になる。また、特許文献３のように、トレンチの側面に対して絶縁体層をテーパ状に形成すると、チャネル内の電界に分布が生じてしまうため、半導体装置の電気的特性が低下する可能性がある。よって、半導体装置の電気的特性や微細化に影響を与えることなく、配線工程においてトレンチ内に空隙が発生することを抑制可能な技術が望まれていた。そのほか、従来の半導体装置においては、製造の容易化や、省資源化などが望まれていた。なお、上述した種々の問題は、ゲート電極に限らず、トレンチ構造を有する他の電極や終端構造に共通した問題である。
本発明は、上述の課題を解決するためになされたものであり、以下の形態として実現することが可能である。
（１）本発明の一形態によれば、半導体装置が提供される。この半導体装置は、溝部が形成された半導体層と、前記溝部内に形成された電極と、を備え、前記溝部は、前記溝部の幅方向に沿った断面が矩形状であり、前記電極は、前記溝部内に落ち込む窪みを有しており、前記窪みの底面の幅Ｗ１に対する前記窪みの開口部の幅Ｗ２の比（Ｗ２／Ｗ１）が、１よりも大きい。このような形態の半導体装置であれば、電極に形成された窪みの開口部の幅Ｗ２が、窪みの底面Ｗ１の幅よりも広いため、配線工程における厚膜電極の形成時に、トレンチ内に空隙が発生することを抑制することができる。また、溝部の断面は矩形状であるため、チャネル長が長くなることや、微細化が困難になることがない。よって、半導体装置の電気的特性や微細化に影響を与えることなく、トレンチ内に空隙が発生することを抑制することが可能になる。
（２）上記形態の半導体装置において、更に、前記溝部の内面に沿って一定の厚みで形成された絶縁体層を有し、前記電極は、前記電極の主成分からなる主成分層を備え、前記電極は、更に、前記主成分が前記絶縁体層に拡散することを抑制するためのバリア層を、前記主成分層と前記絶縁体層との間に備えてもよい。このような形態であれば、電極の主成分が絶縁体層に拡散することによって絶縁性能が低下してしまうことを抑制することができる。
（３）上記形態の半導体装置において、前記バリア層は、窒化チタンを含んでもよい。このような形態であれば、窒化チタンによって、電極の主成分層の材料が絶縁体層に拡散することを効果的に抑制することができる。
（４）上記形態の半導体装置において、前記主成分層と前記バリア層との、前記溝部内の任意の位置における厚みの比が、３：１〜１２：１でもよい。このような形態であれば、電極の表面においてボイドやヒロックが発生することを抑制することができる。
（５）上記形態の半導体装置において、前記電極は、前記バリア層と前記絶縁体層との間、前記主成分層と前記バリア層との間、前記主成分層の前記バリア層とは逆側の面上、の少なくともいずれか一箇所に、層同士を密着させるための密着層を備えてもよい。このような形態であれば、密着層を介して接する層同士を密着させることができる。
（６）上記形態の半導体装置において、前記密着層は、チタンを含んでもよい。このような形態であれば、チタンによって、バリア層と絶縁体層とを効果的に密着させることができる。
（７）上記形態の半導体装置において、前記電極の主成分は、アルミニウムまたはアルミニウム合金であってもよい。このような形態によれば、電極の電気抵抗を低くすることができる。
（８）上記形態の半導体装置において、前記半導体層は、窒化ガリウムを含んでもよい。このような形態によれば、窒化ガリウム系の半導体装置の電気的特性や微細化に影響を与えることなく、トレンチ内に空隙が発生することを抑制することが可能になる。
（９）上記形態の半導体装置において、前記電極は、前記半導体層にショットキー接合する電極であってもよい。このような形態であれば、本発明をショットキーバリアダイオードに適用することができる。
（１０）本発明の他の形態によれば、半導体装置の製造方法が提供される。この製造方法は、（Ａ）溝部が形成された半導体層を用意する工程と、（Ｂ）前記溝部内に落ち込む窪みを有する電極を、前記溝部内に形成する工程と、を含み、前記溝部は、前記溝部の幅方向に沿った断面が矩形状であり、前記工程（Ｂ）では、前記窪みの底面の幅Ｗ１に対する前記窪みの開口部の幅Ｗ２の比（Ｗ２／Ｗ１）が、１より大きくなるように前記電極が形成される。このような形態の半導体装置の製造方法であれば、電極に形成された窪みの開口部の幅Ｗ２が、窪みの底面Ｗ１の幅よりも広くなるため、配線工程における厚膜電極の形成時に、トレンチ内に空隙が発生することを抑制することができる。また、溝部の断面は矩形状であるため、チャネル長が長くなることや、微細化が困難になることがない。よって、半導体装置の電気的特性や微細化に影響を与えることなく、トレンチ内に空隙が発生することを抑制することが可能になる。
（１１）上記形態の半導体装置の製造方法において、前記工程（Ｂ）では、ＲＦバイアススパッタ法において、ターゲットに印加するＲＦ電力の２〜１０％の電力を、バイアス電力として前記半導体層が載置されるステージに印加することによって、前記電極の形成を行ってもよい。このような形態であれば、窪みの開口部の幅が、窪みの底面の幅よりも大きい電極を確実かつ効率的に形成することができる。
本発明は、半導体装置およびその製造方法以外の種々の形態で実現することも可能である。例えば、本願発明は、上記形態の半導体装置が組み込まれた電気機器、上記形態の半導体装置を製造する製造装置などの形態で実現することができる。
本発明の半導体装置によれば、電極に形成された窪みの開口部の幅Ｗ２が、窪みの底面Ｗ１の幅よりも広いため、配線工程における厚膜電極の形成時に、トレンチ内に空隙が発生することを抑制することができる。また、溝部の断面は矩形状であるため、チャネル長が長くなることや、微細化が困難になることがない。よって、半導体装置の電気的特性や微細化に影響を与えることなく、トレンチ内に空隙が発生することを抑制することが可能になる。
Ａ．第１実施形態：
図１は、第１実施形態における半導体装置１０の構成を模式的に示す断面図である。半導体装置１０は、トレンチゲート構造を有する窒化ガリウム（ＧａＮ）系の縦型ＭＩＳＦＥＴ(Metal-Insulator-Semiconductor Field-Effect Transistor)である。半導体装置１０は、例えば、電力制御に用いられ、パワーデバイスとも呼ばれる。
図１は、第１実施形態における半導体装置１０の構成を模式的に示す断面図である。半導体装置１０は、トレンチゲート構造を有する窒化ガリウム（ＧａＮ）系の縦型ＭＩＳＦＥＴ(Metal-Insulator-Semiconductor Field-Effect Transistor)である。半導体装置１０は、例えば、電力制御に用いられ、パワーデバイスとも呼ばれる。
半導体装置１０は、トレンチ２５０と、ゲート電極１００と、ソース電極１４３と、ｐ−ｂｏｄｙ電極１４４と、ドレイン電極（裏面電極）１５０と、絶縁体層１１０と、ｎ＋型半導体層（ｎ＋ＧａＮ）１２１と、ｐ型半導体層（ｐＧａＮ）１２２と、ｎ型半導体層（ｎＧａＮ）１２３と、ＧａＮ系の基板１２４と、を備えている。
ｎ型半導体層１２３は、基板１２４上に形成されている。ｐ型半導体層１２２は、ｎ型半導体層１２３上に形成されている。ｎ＋型半導体層１２１は、ｐ型半導体層１２２上に形成されている。本実施形態において、トレンチ２５０は、特許請求の範囲における「溝部」に相当する。ゲート電極１００は、特許請求の範囲における「電極」に相当する。以下では、ｎ＋型半導体層１２１と、ｐ型半導体層１２２と、ｎ型半導体層１２３とをまとめて「半導体層１２０」ともいう。この半導体層１２０が、特許請求の範囲における「半導体層」に相当する。
トレンチ２５０は、ｎ＋型半導体層１２１の上面（表面）から、ｐ型半導体層１２２を経て、ｎ型半導体層１２３まで達する溝部である。トレンチ２５０は、その幅方向（図１の左右方向）に沿った断面（横断面）が矩形状である。つまり、トレンチ２５０のテーパ角αは、略９０°である。トレンチ２５０のテーパ角αとは、トレンチ２５０の側壁面２５１と、トレンチ２５０の底面２５２を延長した水平面２５３とのなす角である。本実施形態では、トレンチ２５０の幅は、１μｍ以下である。また、トレンチ２５０の深さは、幅の１〜３倍である。つまり、トレンチ２５０の幅に対する深さの比（アスペクト比）は、１以上３以下である。
絶縁体層１１０は、ｎ＋型半導体層１２１の上面およびトレンチ２５０の内面に沿って略一定の厚みに形成された酸化シリコン（ＳｉＯ２）の層である。
ゲート電極１００は、トレンチ２５０内に絶縁体層１１０を介して形成された電極である。本実施形態では、ゲート電極１００は、電気抵抗の低いアルミニウムを主成分として形成されている。ゲート電極１００は、トレンチ２５０内に先細り状に落ち込むテーパ状の窪み１０３を有する。つまり、トレンチ２５０の内面に沿って形成されたゲート電極１００の厚みは、窪み１０３の最上部に位置する開口部１０１から、窪みの底面１０２に向かうほど、漸増している。窪み１０３の底面１０２の幅Ｗ１は、窪み１０３の開口部１０１の幅Ｗ２よりも狭い。つまり、窪み１０３の底面１０２の幅Ｗ１に対する窪み１０３の開口部１０１の幅Ｗ２の比は、以下の式（１）によって表される。
（Ｗ２／Ｗ１）＞１ ・・・（１）
ソース電極１４３は、厚さ方向（図の上下方向）において、ｎ＋半導体層１２１に接して配置されている。ｐ−ｂｏｄｙ電極１４４は、厚さ方向において、ｐ型半導体層１２２に接して配置されている。ドレイン電極１５０は、基板１２４の下面（ｎ型半導体層１２３と接する面と反対の面）に接して配置されている。
以上で説明した第１実施形態では、ゲート電極１００が有する窪み１０３の開口部１０１が、窪み１０３の底面１０２よりも広く形成されている。そのため、配線工程においてゲート電極１００に厚膜電極を埋め込む際に、トレンチ２５０（窪み１０３）内に空隙が生じることが抑制される。この結果、トレンチ２５０内に、半導体装置１０の製造時に用いられる薬品やガスが残留してしまうことが抑制されるので、品質の高い半導体装置１０を製造することができる。更に、本実施形態では、トレンチ２５０の断面が矩形状であるため、チャネル長を短くすることができる。よって、半導体装置１０の電気的特性を向上させることができる。また、本実施形態では、トレンチ２５０の断面が矩形状であるため、半導体装置１０の微細化を図ることが可能である。つまり、本実施形態によれば、ゲート電極１００が有する窪み１０３の開口部１０１を、窪み１０３の底面１０２よりも広く形成することで、半導体装置１０の電気的特性や微細化に影響を与えることなく、配線工程においてトレンチ２５０内に空隙が発生することを抑制することができる。
Ｂ．第２実施形態：
上記第１実施形態では、縦型ＭＩＳＦＥＴの構成について説明した。これに対して、第２実施形態では、横型ＭＩＳＦＥＴの構成について説明する。
上記第１実施形態では、縦型ＭＩＳＦＥＴの構成について説明した。これに対して、第２実施形態では、横型ＭＩＳＦＥＴの構成について説明する。
図２は、第２実施形態における半導体装置１０ａの構成を模式的に示す断面図である。半導体装置１０ａは、トレンチ２５０ａと、ゲート電極１００ａと、ドレイン電極１４５と、ソース電極１４６と、絶縁体層１１０ａと、バリア層（ＡｌＧａＮ）１２６と、ｎ型半導体層（ｎＧａＮ）１２７と、バッファ層１２８（ＧａＮ／ＡｌＮ）と、基板１５１と、を備えている。基板１５１としては、例えば、Ｓｉ基板が用いられる。
バッファ層１２８は、基板１５１上に形成されている。ｎ型半導体層１２７は、バッファ層１２８上に形成されている。バリア層１２６は、ｎ型半導体層１２７上に形成されている。ｎ型半導体層１２７において、バリア層１２６との境界付近には、二次元電子ガス１２９が形成されている。以下では、ｎ型半導体層１２７とバリア層１２６とをまとめて「半導体層１２０ａ」ともいう。この半導体層１２０ａが、特許請求の範囲における「半導体層」に相当する。
トレンチ２５０ａは、バリア層１２６の上面（表面）から、ｎ型半導体層１２７に達する溝部である。トレンチ２５０ａの構造は、図１に示した第１実施形態におけるトレンチ２５０と同じである。つまり、トレンチ２５０ａは、半導体層１２０ａの上面または下面に垂直な方向（図の上下方向）に沿った断面が矩形状であり、トレンチ２５０のテーパ角αは、略９０°である。
絶縁体層１１０ａは、バリア層１２６の上面およびトレンチ２５０ａの内面に沿って略一定の厚みに形成された酸化シリコンの層である。
ゲート電極１００ａは、トレンチ２５０内に、絶縁体層１１０を介して形成されている。ゲート電極１００ａの構造は、図１に示した第１実施形態におけるゲート電極１００と同じである。ドレイン電極１４５とソース電極１４６とは、いずれもバリア層１２６に接して配置されている。
以上で説明した第２実施形態の半導体装置１０ａは、第１実施形態におけるゲート電極１００と同じ構造のゲート電極１００ａを備えている。そのため、第２実施形態の半導体装置１０ａは、第１実施形態の半導体装置１０と同様の効果を奏する。
Ｃ．製造方法：
図３は、第１実施形態の半導体装置１０の製造方法を示すフローチャートである。半導体装置１０の製造にあたっては、まず、トレンチ２５０が形成された半導体層１２０が用意される（ステップＳ１０）。ここで用意された半導体層１２０の上面およびトレンチ２５０の内面には、ＡＬＤ(Atomic Layer Deposition)成膜方法によって、略一定の厚みの絶縁体層１１０が形成されている。なお、半導体層１２０の製造方法、トレンチ２５０の形成方法、および、ソース電極等のゲート電極以外の電極の形成方法、については周知であるため、説明を省略する。
図３は、第１実施形態の半導体装置１０の製造方法を示すフローチャートである。半導体装置１０の製造にあたっては、まず、トレンチ２５０が形成された半導体層１２０が用意される（ステップＳ１０）。ここで用意された半導体層１２０の上面およびトレンチ２５０の内面には、ＡＬＤ(Atomic Layer Deposition)成膜方法によって、略一定の厚みの絶縁体層１１０が形成されている。なお、半導体層１２０の製造方法、トレンチ２５０の形成方法、および、ソース電極等のゲート電極以外の電極の形成方法、については周知であるため、説明を省略する。
続いて、トレンチ２５０内に、ＲＦバイアススパッタ法によって、ゲート電極１００が形成され（ステップＳ２０）、加熱処理等が行われて半導体装置１０が完成する。ステップＳ２０のＲＦバイアススパッタ法は、アルゴン雰囲気において行われ、ターゲットとして、アルミニウムを放出可能な金属が用いられる。また、半導体装置１０が載置されるステージには、ターゲットへ印加する電力の２〜１０％の電力（バイアス電力）が印加される。このような条件によって、ＲＦバイアススパッタを行うことにより、上述した式（１）の条件（（Ｗ２／Ｗ１）＞１）を満たす形状のゲート電極１００を確実かつ効率的に形成することができる。ＲＦバイアススパッタ法によって、このような形状が形成できるのは、ＲＦバイアススパッタ法では、加速されたイオンが、ターゲットだけではなく、ステージ側に載置された半導体層１２０にも衝突するため、半導体層１２０の上面やトレンチ２５０の底面へのアルミニウムの成膜が遅れる。しかし、その一方で、トレンチ２５０内の内壁面には、徐々にアルミニウムがテーパ状に堆積していくからである。
図４は、ＲＦバイアススパッタ法におけるバイアス電力の範囲を決定するための実験結果を示す図である。この実験では、深さが１μｍ、幅が２μｍのトレンチ２５０に対して、ＡＬＤ成膜方法によってＳｉＯ２の絶縁体層１１０を形成し、その後、ＲＦバイアススパッタ法によって、半導体層１２０の上面における厚みが５００ｎｍになるように、アルミニウムのゲート電極１００を種々のバイアス電力において成膜した。具体的には、０Ｗ、１０Ｗ、２５Ｗ、５０Ｗ、１００Ｗのバイアス電力によって、成膜を行った。ターゲットに対しては一律に５００Ｗの電力を印加した。
図４には、それぞれのバイアス電力に対する、（Ｗ２／Ｗ１）の値と、成膜速度とを示している。なお、図４には、それぞれのバイアス電力を、ターゲットへの印加電力に対する割合（％）として表している。この実験結果に示すように、バイアス電力が０％の場合には、（Ｗ２／Ｗ１）の値が１よりも小さくなった。つまり、窪み１０３の開口部１０１が、底面１０２よりも狭くなった。これに対して、バイアス電力が２％以上であれば、（Ｗ２／Ｗ１）の値が１よりも大きくなり、窪み１０３の開口部１０１が、底面１０２よりも広くなった。ここで、（Ｗ２／Ｗ１）の値は、２程度有れば、厚膜電極形成時に窪み１０３内に空隙が発生することを十分に抑制することが可能である。また、ゲート電極１００の成膜速度は、できるだけ速い方が好ましい。よって、図４に示した実験結果に基づいて、ステージに印加するバイアス電力は、ターゲットへ印加する電力の２〜１０％の範囲とした。なお、厚膜電極形成時に空隙が窪み１０３内に形成されないようにするため、（Ｗ２／Ｗ１）の値は、１．２以上であることが好ましく、１．５以上であることがより好ましい。
以上、第１実施形態の半導体装置１０の製造方法について説明したが、この製造方法におけるゲート電極１００の形成方法は、そのまま、第２実施形態のゲート電極１００ａを形成する方法としても用いることが可能である。
Ｄ．ゲート電極の他の形態：
上述した第１実施形態の半導体装置１０では、ゲート電極１００が、アルミニウムのみによって形成されている。これに対して、ゲート電極１００は、複数種類の金属を用いた多層構造として形成することが可能である。
上述した第１実施形態の半導体装置１０では、ゲート電極１００が、アルミニウムのみによって形成されている。これに対して、ゲート電極１００は、複数種類の金属を用いた多層構造として形成することが可能である。
図５は、ゲート電極の他の形態を示す図である。図５に示したゲート電極１００ｃは、主成分層としてアルミニウム層１１３を有しており、アルミニウム層１１３と絶縁体層１１０との間に、バリア層としての第１の窒化チタン層１１２を有している。また、ゲート電極１００ｃは、アルミニウム層１１３の第１の窒化チタン層１１２とは逆側の面に、第２の窒化チタン層１１４を有している。つまり、ゲート電極１００ｃは、第１の窒化チタン層１１２と、アルミニウム層１１３と、第２の窒化チタン層１１４とによって構成されている。
このような形態のゲート電極１００ｃであれば、アルミニウム層１１３と絶縁体層１１０との間に、第１の窒化チタン層１１２が形成されているので、ゲート電極１００ｃの主成分であるアルミニウムが絶縁体層１１０に拡散することを抑制することができる。そのため、絶縁体層１１０の絶縁性能が低下してしまうことを効果的に抑制することができる。
ゲート電極１００ｃは、第１の窒化チタン層１１２、アルミニウム層１１３、第２の窒化チタン層１１４の順で、連続成膜を行うことにより形成することができる。これらのうち、アルミニウム層１１３が、第１実施形態におけるゲート電極１００と同じ構造であり、第１の窒化チタン層１１２と第２の窒化チタン層１１４とは、それぞれ、略一定の厚みに形成されている。なお、第２の窒化チタン層１１４は、省略することも可能である。
トレンチ２５０の内面に沿って形成されたアルミニウム層１１３と第１の窒化チタン層１１２との厚みの比は、どの部分で測定しても、３：１から１２：１の範囲内であることが好ましい。厚みの比をこのような範囲の値とすることにより、ゲート電極１００ｃの製造時における加熱に起因して、電極表面にボイドやヒロックが発生することを抑制することができる。ボイドとは、アルミニウムが広がることにより生じる凹状の変形のことをいい、ヒロックとは、アルミニウムが凝集することにより生じる凸状の変形のことをいう。以下、これらの数値（３：１〜１２：１）の根拠を実験結果に基づいて説明する。
図６は、実験に用いる電極の試料の構造を模式的に示す断面図である。この電極１００ｚは、図５に示したゲート電極１００ｃと同様に、第１の窒化チタン層１１２ｚと、アルミニウム層１１３ｚと、第２の窒化チタン層１１４ｚとが、この順序で積層された構造を有する。
図７は、図６に示した電極１００ｚの製造方法を示すフローチャートである。図７に示すように、まず、絶縁体層１１０ｚ上に、第１の窒化チタン層１１２ｚと、アルミニウム層１１３ｚと、第２の窒化チタン層１１４ｚとを、この順序で連続成膜する（ステップＳ１１０）。次に、第２の窒化チタン層１１４ｚ上にレジストパターンを形成し（ステップＳ１１５）、ドライエッチングにより電極積層体を形成する（ステップＳ１２０）。なお、ステップＳ１１０〜Ｓ１２０に代えて、まずレジストパターンを形成し、次に電極材を蒸着させ、その後リフトオフプロセスを行うことにより、電極積層体を形成してもよい。
続いて、電極積層体が加熱され（ステップＳ１２５）、電極１００ｚは完成する。本実施形態では、ステップＳ１２５における加熱は、摂氏３００度以上、より好ましくは、摂氏３５０度以上の温度条件で実行される。かかる加熱は、例えば、ランプや、レーザーや、炉心管型熱処理装置など、任意の加熱装置を用いて実行することができる。前述の「温度条件」とは、加熱がランプを用いて実行される場合には、加熱対象物が配置されるチャンバ内の温度を意味する。ステップＳ１２５の処理（加熱処理）は、電極１００を用いて構成される半導体装置の動作安定性を向上させることを目的の一つとしている。
図８は、窒化チタン層の厚みに関する第１の実験の結果を示す図である。この実験では、まず、図７に示した製造方法に基づき、７種類の電極の試料（後述の試料ｓ２、ｓ３、ｓ４、ｓ５、ｓ６、ｓ７およびｓ８）を製造した。また、比較例として、１種類の電極の試料（後述の試料ｓ１）を製造した。図７におけるステップＳ１２５では、いずれの試料も、窒素雰囲気下で摂氏４００度に保ち、３０分ほど加熱された。そして、製造後の各試料ｓ１〜ｓ８の外表面（第２の窒化チタン層１１４ｚにおいてアルミニウム層１１３ｚと接する面とは反対の面）を、光学顕微鏡で観察し、ボイドおよびヒロックの発生の有無を確認した。
図８には、各試料ｓ１〜ｓ８の外表面の観察結果を示している。図８では、観察結果（ボイドまたはヒロックの有無）に加えて、各試料ｓ１〜ｓ８について、第２の窒化チタン層１１４ｚの厚みと、アルミニウム層１１３ｚの厚みと、第１の窒化チタン層１１２ｚの厚みと、第１の窒化チタン層１１２ｚの厚みに対するアルミニウム層１１３ｚの厚みの割合（以下、「厚み割合」と呼ぶ）と、第１の窒化チタン層１１２ｚの厚みと第２の窒化チタン層１１４ｚの厚みとの合計の厚みに対するアルミニウム層１１３ｚの厚みの割合（以下、「合計厚み割合」と呼ぶ）と、を示している。観察結果における「×」は、ボイドまたはヒロックが発生したことを示している。これに対して、観察結果における「○」は、ボイドおよびヒロックのいずれも発生しなかったことを示している。
図８に示すように、各試料ｓ１〜ｓ８は、第１の窒化チタン層１１２ｚの厚みと、アルミニウム層１１３ｚの厚みと、第２の窒化チタン層１１４ｚの厚みとの組み合わせが、互いに異なる。７つの試料ｓ２〜ｓ８の厚み割合は、いずれも３．００以上かつ１２．００以下であった。これに対して、比較例の試料ｓ１の厚み割合は、１２．００よりも大きかった。なお、前述の厚みの組み合わせを除く、他の特徴（構造や製造方法）は、各試料ｓ１〜ｓ８において共通していた。
図８に示すように、厚み割合が３．００以下である試料ｓ７およびｓ８では、ボイドまたはヒロック（正確には、ボイド）が発生した。これは、以下の理由によるものと推測される。前述のステップＳ１２５における加熱により、アルミニウム層１１３ｚは、全体的に収縮する、いわゆる焼き締まりが起ころうとする。これに対して、第１の窒化チタン層１１２ｚの融点は、アルミニウム層１１３ｚの融点に比べて高いため、アルミニウム層１１３ｚと比べて収縮しない（焼き締まりが発生し難い）。このため、アルミニウム層１１３ｚの厚みに対する第１の窒化チタン層１１２ｚの厚みの相対的な大きさが大きい場合、換言すると、厚み割合が比較的低い場合には、アルミニウム層１１３ｚの収縮が第１の窒化チタン層１１２ｚによって阻害され、アルミニウム層１１３ｚの表面のところどころに凹状の変形（ボイド）が生じる。したがって、アルミニウム層１１３ｚと接する第２の窒化チタン層１１４ｚの表面にも、同様な変形（ボイド）が発生したものと推測される。
また、図８に示すように、厚み割合が１２．００以上である試料ｓ１およびｓ２では、ボイドまたはヒロック（正確には、ヒロック）が発生した。これは以下の理由によるものと推測される。試料ｓ１およびｓ２のように、アルミニウム層１１３ｚの厚みに対する第１の窒化チタン層１１２ｚの厚みの相対的な大きさが小さい場合、換言すると、厚み割合が比較的高い場合には、アルミニウム層１１３ｚの収縮が第１の窒化チタン層１１２ｚによって阻害される可能性が低くなる。このため、アルミニウム層１１３ｚの収縮に伴い、アルミニウム層１１３ｚの表面のところどころに凸状に変形した箇所（ヒロック）が生じ、アルミニウム層１１３ｚと接する第２の窒化チタン層１１４ｚの表面にも、同様な変形（ヒロック）が発生したものと推測される。
ここで、試料ｓ４と試料ｓ８とを比較すると、互いに合計厚み割合は「２．００」で同じであり、また、アルミニウム層１１３ｚの厚みも「３００ナノメートル」で同じである。しかしながら、試料ｓ４ではボイドおよびヒロックの発生は無く、試料ｓ８ではボイドの発生が認められた。この結果から、第１の窒化チタン層１１２ｚの厚みと第２の窒化チタン層１１４ｚの厚みとのうち、ボイドおよびヒロックの発生に関係する厚みは、第１の窒化チタン層１１２ｚの厚みであることが理解できる。これは、第１の窒化チタン層１１２ｚは、アルミニウム層１１３ｚと接する面とは反対側の面において、絶縁体層１１０と接しているため、アルミニウム層１１３ｚの収縮に抗い易い。これに対して、第２の窒化チタン層１１４ｚは、アルミニウム層１１３ｚと接する面とは反対側の面は開放されている。このため、アルミニウム層１１３ｚの収縮に抗い難い。したがって、第１の窒化チタン層１１２ｚの厚みが、ボイドおよびヒロックの発生に大きく影響しているものと推測される。
上述した試料ｓ２および試料ｓ７であっても、ステップＳ１２５における加熱条件次第では、ボイドおよびヒロックの発生が抑制され得る。この点について、以下、説明する。
図９は、窒化チタン層の厚みに関する第２の実験の結果を示す図である。この実験では、まず、図７に示した製造方法によって、５種類の電極の試料（後述の試料ｓ９、ｓ１０、ｓ１１、ｓ１２およびｓ１３）を製造した。これらの５種類の電極の試料は、互いに厚み割合が異なる。具体的には、試料ｓ９の厚み割合は、３．００であった。また、試料ｓ１０の厚み割合は４．００であり、試料ｓ１１の厚み割合は６．００であり、試料ｓ１２の厚み割合は８．５７であり、試料ｓ１３の厚み割合は１２．００であった。
なお、各種類の試料ｓ９〜ｓ１３の第１の窒化チタン層１１２ｚの厚み、アルミニウム層１１３ｚの厚み、および、第２の窒化チタン層１１４ｚの厚みは、以下に示す関係のように、図８に示した各試料（試料ｓ７、ｓ６、ｓ４、ｓ３およびｓ２）の第１の窒化チタン層１１２ｚの厚み、アルミニウム層１１３ｚの厚み、および、第２の窒化チタン層１１４ｚの厚みと同じであった。
試料ｓ９・・・図８の試料ｓ７
試料ｓ１０・・・図８の試料ｓ６
試料ｓ１１・・・図８の試料ｓ４
試料ｓ１２・・・図８の試料ｓ３
試料ｓ１３・・・図８の試料ｓ２
試料ｓ９・・・図８の試料ｓ７
試料ｓ１０・・・図８の試料ｓ６
試料ｓ１１・・・図８の試料ｓ４
試料ｓ１２・・・図８の試料ｓ３
試料ｓ１３・・・図８の試料ｓ２
各種類の試料ｓ９〜ｓ１３について、それぞれ５つずつ試料を製造した。各種類において、５つの試料は、互いにステップＳ１２５における温度条件が異なり、他の製造手順および構成は、互いに同じであった。具体的には、各種類の試料ｓ９〜ｓ１３について、それぞれ、摂氏３００度で加熱した試料と、摂氏３５０度で加熱した試料と、摂氏４００度で加熱した試料と、摂氏４５０度で加熱した試料と、摂氏５００度で加熱した試料とを製造した。そして、製造された合計２５個の試料の外表面を光学顕微鏡で観察し、ボイドおよびヒロックの発生の有無を確認した。
図９には、この実験において、各試料ｓ９〜ｓ１３の外表面を観察した結果を示している。図９では、観察結果（ボイドおよびヒロックの有無）に加えて、各試料ｓ９〜ｓ１３について、厚み割合を示している。
図９に示すように、ステップＳ１２５における加熱温度が摂氏３００度の場合には、いずれの試料ｓ９〜ｓ１３においても、ボイドまたはヒロックの発生は無かった。これは、加熱温度が比較的低温であったため、アルミニウム層１１３ｚの収縮が抑制されたためであると推測される。
ステップＳ１２５における加熱温度が摂氏３５０度以上かつ摂氏４５０度以下の場合には、試料ｓ９においてボイドが発生し、試料ｓ１３においてヒロックが発生した。このように、厚み割合が低い試料ｓ９においてボイドが発生し、また、厚み割合が比較的高い試料ｓ１３においてヒロックが発生した理由は、第１の実験（図８）において説明したボイドおよびヒロックの発生理由と同様であると推測される。
ステップＳ１２５における加熱温度が摂氏５００度の場合には、試料ｓ１１を除く他の試料ｓ９、ｓ１０、ｓ１２およびｓ１３において、ボイドまたはヒロックが発生した。このように、厚み割合が低い試料ｓ９およびｓ１０と、厚み割合が比較的高い試料ｓ１２およびｓ１３とでボイドまたはヒロックが発生した理由は、第１の実験（図８）において説明したボイドおよびヒロックの発生理由と同様であると推測される。
ここで、ステップＳ１２５における加熱温度が高いほど、半導体装置の動作安定性を向上する効果が大きいため、図９に示す観察結果から、厚み割合は、４．００以上かつ８．５７以下であることが好ましい。このような構成とすることにより、ステップＳ１２５における加熱温度を摂氏３５０度以上かつ摂氏４５０度以下に設定できると共に、電極１００ｚの外表面におけるボイドまたはヒロックの発生を抑制できる。
以上説明した第１の実験の結果（図８）および第２の実験の結果（図９）より、第１の窒化チタン層１１２ｚの厚みに対するアルミニウム層１１３ｚの厚みの割合（厚み割合）を３．００以上かつ１２．００以下とすることにより、電極１００ｚの表面（開放された側の面）におけるボイドまたはヒロックの発生を抑制できることが確認された。また、厚み割合を４．００以上かつ８．５７以下とすることにより、ステップＳ１２５における加熱温度を摂氏３５０度以上かつ摂氏４５０度以下としても、ボイドまたはヒロックの発生を抑制できることが確認された。よって、図５に示したゲート電極１００ｃについても、第１の窒化チタン層１１２の厚みに対するアルミニウム層１１３の厚みの割合は、トレンチ２５０内のどの部分で測定しても、３．００以上かつ１２．００以下であることが好ましく、４．００以上かつ８．５７以下であることがより好ましい。
Ｅ．変形例：
Ｅ１．第１変形例：
図１０は、第１変形例におけるゲート電極の構成を模式的に示す断面図である。本変形例のゲート電極１００ｄは、第１の窒化チタン層１１２と絶縁体層１１０との間に、密着層として、略一定の厚みのチタン層１１１を備えている点において、図５に示したゲート電極１００ｃの構成と異なり、他の構成は同じである。
Ｅ１．第１変形例：
図１０は、第１変形例におけるゲート電極の構成を模式的に示す断面図である。本変形例のゲート電極１００ｄは、第１の窒化チタン層１１２と絶縁体層１１０との間に、密着層として、略一定の厚みのチタン層１１１を備えている点において、図５に示したゲート電極１００ｃの構成と異なり、他の構成は同じである。
チタン層１１１は、第１の窒化チタン層１１２と絶縁体層１１０との間において、第１の窒化チタン層１１２に接して配置されている。このチタン層１１１によって、第１の窒化チタン層１１２と絶縁体層１１０との密着性が効果的に向上する。なお、チタン層１１１の厚みは、数ｎｍ〜十数ｎｍ程度であり、第１の窒化チタン層１１２の厚みに比べて非常に小さい。したがって、チタン層１１１が追加されることによる、アルミニウム層１１３の収縮を防ぐ効果への影響は小さい。なお、本変形例において、第２の窒化チタン層１１４は、省略することも可能である。
密着層としては、チタン以外にも、例えば、クロム（Ｃｒ）を用いることが可能である。また、密着層（チタン層１１１）は、絶縁体層１１０と第１の窒化チタン層１１２との間に限らず、第１の窒化チタン層１１２とアルミニウム層１１３との間や、第２の窒化チタン層１１４とアルミニウム層１１３との間、第２の窒化チタン層１１４のアルミニウム層１１３とは逆側の面上、に形成してもよい。このように、様々な層間に密着層を配置することにより、各層間の密着性を向上させることができる。
Ｅ２．第２変形例：
図１１は、第２変形例における半導体装置１０ｂの構成を模式的に示す断面図である。半導体装置１０ｂは、第１実施形態における半導体装置１０に加えて、更に、トレンチを用いた終端構造を有する。終端構造として形成されたトレンチ２５０ｂは、半導体装置１０のトレンチ２５０と同じ構造であり、トレンチ２５０ｂ内には、絶縁体層１１０を介して電極１００ｂが形成されている。電極１００ｂは、第１実施形態におけるゲート電極１００と同じ構造であり、テーパ状の窪み１０３ｂを備えている。
図１１は、第２変形例における半導体装置１０ｂの構成を模式的に示す断面図である。半導体装置１０ｂは、第１実施形態における半導体装置１０に加えて、更に、トレンチを用いた終端構造を有する。終端構造として形成されたトレンチ２５０ｂは、半導体装置１０のトレンチ２５０と同じ構造であり、トレンチ２５０ｂ内には、絶縁体層１１０を介して電極１００ｂが形成されている。電極１００ｂは、第１実施形態におけるゲート電極１００と同じ構造であり、テーパ状の窪み１０３ｂを備えている。
このように、第１実施形態のゲート電極１００の構造を、そのまま、終端構造に適用すれば、第１実施形態のゲート電極１００と同様に、電極１００ｂの窪み１０３ｂ内に空隙が生じることが抑制されるので、品質の高い半導体装置１０を製造することができる。また、トレンチ２５０ｂの断面は矩形状であるため、半導体装置の微細化を図ることができる。そのほか、本変形例では、終端構造に電極１００ｂが形成されているため、電極１００ｂをフィールドプレートとして用いることで、電界を緩和することができる。また、電極１００ｂを高周波回路においてガード電極として用いることで、ノイズの発生を低減することができる。その他、電極１００ｂを、半導体装置１０において発生した熱を外部に逃す経路として用いることで、放熱を行うことができる。
Ｅ３．第３変形例：
図１２は、第３変形例における半導体装置１０ｃの構成を模式的に示す断面図である。本変形例の半導体装置１０ｃは、ショットキーバリアダイオードとして構成されている。半導体装置１０ｃは、トレンチ２５０ｃと、ショットキー電極１００ｆと、オーミック電極１６０と、ｎ型半導体層１６１と、ｐ型半導体１６２と、絶縁体層１６３と、ｎ−型半導体基板１６４と、を備えている。
図１２は、第３変形例における半導体装置１０ｃの構成を模式的に示す断面図である。本変形例の半導体装置１０ｃは、ショットキーバリアダイオードとして構成されている。半導体装置１０ｃは、トレンチ２５０ｃと、ショットキー電極１００ｆと、オーミック電極１６０と、ｎ型半導体層１６１と、ｐ型半導体１６２と、絶縁体層１６３と、ｎ−型半導体基板１６４と、を備えている。
ｎ型半導体層１６１は、基板１６４上に形成されている。基板１６４の下面には、ｎ型半導体層１６１にオーミック接触するオーミック電極１６０が形成されている。オーミック電極１６０は、例えば、Ｔｉ／Ａｌにより形成され、このうち、Ｔｉが半導体と接する。ｎ型半導体層１６１には、その上面から複数のトレンチ２５０ｃが形成されている。それぞれのトレンチ２５０ｃの構造は、第１実施形態のトレンチ２５０と同じである。トレンチ２５０ｃの内面には、それぞれ、ｐ型半導体１６２が形成されている。ｎ型半導体層１６１の上面の、トレンチ２５０ｃが形成されている領域を除いた領域には、酸化シリコンや窒化シリコンによって絶縁体層１６３が形成されている。ショットキー電極１００ｆは、ｎ型半導体層１６１にショットキー接合する電極であり、ｎ型半導体層１６１の上面と、トレンチ２５０ｃ内に形成されたｐ型半導体１６２の表面と、絶縁体層１６３の上面と、に亘って形成されている。ショットキー電極１００ｆは、例えば、Ｎｉ、Ｐｔ、Ｐｄなどにより形成される。ショットキー電極１００ｆのトレンチ２５０ｃ内における構造は、第１実施形態のゲート電極１００の構造と同じである。ショットキー電極１００ｆの上面には、配線工程においてコンタクト用の厚膜電極が形成される。
以上で説明した第３変形例おいても、ショットキー電極１００ｆの構造は第１実施形態におけるゲート電極１００の構造と同じである。そのため、第３変形例の半導体装置１０ｃについても、第１実施形態の半導体装置１０と同様の効果を奏する。なお、図１２には、トレンチ２５０ｃが３つ形成されている例を示しているが、トレンチ２５０ｃの数は３つに限られず、任意である。
Ｅ４．第４変形例：
上述した各実施形態における電極の材料（アルミニウム）は一例であり、他の材料を用いることも可能である。例えば、アルミニウム合金によって電極を形成してもよい。アルミニウム合金としては、例えば、Ａｌ−Ｓｉ合金や、Ａｌ−Ｃｕ合金を用いることができる。また、電極は、銅（Ｃｕ）や銀（Ａｇ）、によって形成してもよいし、アルミニウム、銅、銀のうちの１種以上を含む合金によって形成してもよい。
上述した各実施形態における電極の材料（アルミニウム）は一例であり、他の材料を用いることも可能である。例えば、アルミニウム合金によって電極を形成してもよい。アルミニウム合金としては、例えば、Ａｌ−Ｓｉ合金や、Ａｌ−Ｃｕ合金を用いることができる。また、電極は、銅（Ｃｕ）や銀（Ａｇ）、によって形成してもよいし、アルミニウム、銅、銀のうちの１種以上を含む合金によって形成してもよい。
Ｅ５．第５変形例：
上述した各実施形態におけるバリア層の材料（窒化チタン）は一例であり、他の材料を用いることも可能である、例えば、金属窒化物である窒化タンタル（ＴａＮ）や、窒化タングステン（ＷＮ）によってバリア層を形成してもよいし、金属炭化物である炭化チタン（ＴｉＣ）や、炭化タングステン（ＷＣ）、炭化タンタル（ＴａＣ）によってバリア層を形成してもよい。
上述した各実施形態におけるバリア層の材料（窒化チタン）は一例であり、他の材料を用いることも可能である、例えば、金属窒化物である窒化タンタル（ＴａＮ）や、窒化タングステン（ＷＮ）によってバリア層を形成してもよいし、金属炭化物である炭化チタン（ＴｉＣ）や、炭化タングステン（ＷＣ）、炭化タンタル（ＴａＣ）によってバリア層を形成してもよい。
Ｅ６．第６変形例：
上述した各実施形態における半導体層の材料（窒化ガリウム）は一例であり、他の材料を用いることも可能である。例えば、シリコン（Ｓｉ）や、炭化ケイ素（ＳｉＣ）、酸化亜鉛（ＺｎＯ）、ヒ化ガリウム（ＧａＡｓ）等によって半導体層を形成してもよい。
上述した各実施形態における半導体層の材料（窒化ガリウム）は一例であり、他の材料を用いることも可能である。例えば、シリコン（Ｓｉ）や、炭化ケイ素（ＳｉＣ）、酸化亜鉛（ＺｎＯ）、ヒ化ガリウム（ＧａＡｓ）等によって半導体層を形成してもよい。
Ｅ７．第７変形例：
上述した各実施形態における絶縁体層の材料（酸化シリコン）は一例であり、他の材料を用いることも可能である。例えば、Ｓｉ３Ｎ４、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ａｌ２Ｏ３などの高誘電率絶縁体によって絶縁体層を形成してもよい。あるいは、これらの酸窒化物によって絶縁体層を形成してもよい。
上述した各実施形態における絶縁体層の材料（酸化シリコン）は一例であり、他の材料を用いることも可能である。例えば、Ｓｉ３Ｎ４、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ａｌ２Ｏ３などの高誘電率絶縁体によって絶縁体層を形成してもよい。あるいは、これらの酸窒化物によって絶縁体層を形成してもよい。
Ｅ８．第８変形例：
上述した各実施形態では、トレンチのテーパ角αは、略９０°としている。この「略９０°」の範囲には、８４°以上９０°以下の範囲が含まれてもよい。下限値を８４°としたのは、例えば、深さが１μｍのトレンチ２５０において、オーバハングが０．１μｍ発生した場合に、テーパ角αが８４°以上であると、オーバハングが生じている開口部の幅よりもトレンチ２５０の底部の幅が広くなる。そのため、上述した各実施形態の電極の構造を採用しない場合には、トレンチ２５０内に空隙が発生する可能性があるからである。
上述した各実施形態では、トレンチのテーパ角αは、略９０°としている。この「略９０°」の範囲には、８４°以上９０°以下の範囲が含まれてもよい。下限値を８４°としたのは、例えば、深さが１μｍのトレンチ２５０において、オーバハングが０．１μｍ発生した場合に、テーパ角αが８４°以上であると、オーバハングが生じている開口部の幅よりもトレンチ２５０の底部の幅が広くなる。そのため、上述した各実施形態の電極の構造を採用しない場合には、トレンチ２５０内に空隙が発生する可能性があるからである。
Ｆ．配線工程における厚膜電極の形成方法：
以下では、上述した実施形態や変形例で示したゲート電極１００（図１），１００ａ（図２），１００ｃ（図５），１００ｄ（図１０）、電極１００ｂ（図１１）、および、ショットキー電極１００ｆ（図１２）上に、厚膜電極を形成する方法について説明する。厚膜電極は、コンタクト用の電極であり、ワイヤボンディング等が行われる電極である。ゲート電極１００，１００ａ，１００ｃ，１００ｄ、電極１００ｂ、および、ショットキー電極１００ｆ上に、厚膜電極を形成する方法は、すべて共通であるため、以下では、代表して、第１実施形態のゲート電極１００に対して厚膜電極を形成する方法を説明する。厚膜電極の材料としては、例えば、アルミニウム、金、銀、銅、ニッケル、これらのうちの１種以上含む合金などを用いることが可能である。また、厚膜電極の厚みは、０．５〜４．０μｍである。厚膜電極３００の厚みは、ワイヤボンディングの接合強度等に応じて決定される。
以下では、上述した実施形態や変形例で示したゲート電極１００（図１），１００ａ（図２），１００ｃ（図５），１００ｄ（図１０）、電極１００ｂ（図１１）、および、ショットキー電極１００ｆ（図１２）上に、厚膜電極を形成する方法について説明する。厚膜電極は、コンタクト用の電極であり、ワイヤボンディング等が行われる電極である。ゲート電極１００，１００ａ，１００ｃ，１００ｄ、電極１００ｂ、および、ショットキー電極１００ｆ上に、厚膜電極を形成する方法は、すべて共通であるため、以下では、代表して、第１実施形態のゲート電極１００に対して厚膜電極を形成する方法を説明する。厚膜電極の材料としては、例えば、アルミニウム、金、銀、銅、ニッケル、これらのうちの１種以上含む合金などを用いることが可能である。また、厚膜電極の厚みは、０．５〜４．０μｍである。厚膜電極３００の厚みは、ワイヤボンディングの接合強度等に応じて決定される。
Ｆ１．第１の厚膜電極形成方法：
図１３は、第１の厚膜電極形成方法を示す説明図である。この第１の厚膜電極形成方法では、図３のステップＳ２０において、トレンチ２５０内にゲート電極１００がテーパ状に形成された後に、図１３（Ａ），（Ｂ）に示すように、ゲート電極１００上に、電子ビーム蒸着法によって厚膜電極３００が形成される。具体的には、電子ビームによって蒸発源３１０（厚膜電極の材料）を加熱して蒸発させることにより、蒸発した材料をゲート電極１００上に堆積させ、厚膜電極３００を形成する。なお、図１３（Ａ）では、図示の都合上、ゲート電極１００の上側に蒸発源３１０を示しているが、一般的に、蒸発源３１０は、ゲート電極１００の鉛直下方にゲート電極１００と対向するように配置される。そのため、図１３（Ａ）は、図の下側が鉛直上方であり、上側が鉛直下方である。
図１３は、第１の厚膜電極形成方法を示す説明図である。この第１の厚膜電極形成方法では、図３のステップＳ２０において、トレンチ２５０内にゲート電極１００がテーパ状に形成された後に、図１３（Ａ），（Ｂ）に示すように、ゲート電極１００上に、電子ビーム蒸着法によって厚膜電極３００が形成される。具体的には、電子ビームによって蒸発源３１０（厚膜電極の材料）を加熱して蒸発させることにより、蒸発した材料をゲート電極１００上に堆積させ、厚膜電極３００を形成する。なお、図１３（Ａ）では、図示の都合上、ゲート電極１００の上側に蒸発源３１０を示しているが、一般的に、蒸発源３１０は、ゲート電極１００の鉛直下方にゲート電極１００と対向するように配置される。そのため、図１３（Ａ）は、図の下側が鉛直上方であり、上側が鉛直下方である。
電子ビーム蒸着法は、成膜時の雰囲気圧力が低いため、蒸発源３１０から飛来する材料が、気体分子によって散乱される可能性が低く、直進性が高いという特徴がある。そのため、ゲート電極１００に対してその垂直真下方向から（図１３では、上方向から）蒸着を行えば、その垂直真下方向から見たときに観察される面にのみ厚膜電極材料が堆積する。従って、第１の厚膜電極形成方法によれば、トレンチ２５０内に空隙を生じさせることなく、ＲＦバイアススパッタ法によって形成したゲート電極１００と同様の窪みを有する厚膜電極３００をゲート電極１００上に形成することができる。また、例えば、図１４に示すように、トレンチ２５０の深さよりも厚い厚膜電極３００を成膜する場合であっても、蒸発材料の直進性が高いため、成膜の途中で、ゲート電極１００の窪み１０３の上部にオーバハングが形成される可能性が低い。従って、トレンチ２５０内に空隙を生じさせることなく、良好に厚膜電極３００を形成することができる。
Ｆ２．第２の厚膜電極形成方法：
図１５は、第２の厚膜電極形成方法を示す説明図である。この第２の厚膜電極形成方法では、まず、図１５（Ａ）に示すように、上述の第１の厚膜電極形成方法を用いることにより、図１４に示した厚膜電極３００よりも更に厚い厚膜電極３００が形成される。そして、図１５（Ｂ）に示すように、厚膜電極３００の表面がレジスト３２０で被膜される。その後、レジスト３２０の表面全体からドライエッチングが行われることで、レジスト３２０と厚膜電極３００との不要な部分が除去され、図１５（Ｃ）に示すように、平坦な表面を有する厚膜電極３００が形成される。ドライエッチングにおけるレジストと厚膜電極材料との選択比は、エッチングガスの成分を調整することで、１：１〜１：６程度で調整することができる。図１５に示した例では、レジストと厚膜電極材料との選択比は、１：１である。この第２の厚膜電極形成方法によれば、厚膜電極３００の表面を平坦にすることができるので、厚膜電極３００に対してワイヤボンディング等の配線を良好に行うことが可能になる。なお、レジストに対して厚膜電極材料の選択比を高くすれば、厚膜電極３００の表面側に凸状の突起部を形成することが可能である。
図１５は、第２の厚膜電極形成方法を示す説明図である。この第２の厚膜電極形成方法では、まず、図１５（Ａ）に示すように、上述の第１の厚膜電極形成方法を用いることにより、図１４に示した厚膜電極３００よりも更に厚い厚膜電極３００が形成される。そして、図１５（Ｂ）に示すように、厚膜電極３００の表面がレジスト３２０で被膜される。その後、レジスト３２０の表面全体からドライエッチングが行われることで、レジスト３２０と厚膜電極３００との不要な部分が除去され、図１５（Ｃ）に示すように、平坦な表面を有する厚膜電極３００が形成される。ドライエッチングにおけるレジストと厚膜電極材料との選択比は、エッチングガスの成分を調整することで、１：１〜１：６程度で調整することができる。図１５に示した例では、レジストと厚膜電極材料との選択比は、１：１である。この第２の厚膜電極形成方法によれば、厚膜電極３００の表面を平坦にすることができるので、厚膜電極３００に対してワイヤボンディング等の配線を良好に行うことが可能になる。なお、レジストに対して厚膜電極材料の選択比を高くすれば、厚膜電極３００の表面側に凸状の突起部を形成することが可能である。
Ｆ３．第３の厚膜電極形成方法：
上述した第１および第２の厚膜電極形成方法では、電子ビーム蒸着法によって厚膜電極を形成している。これに対して、第３の厚膜電極形成方法では、めっき法によって厚膜電極が形成される。具体的には、図３のステップＳ２０において、トレンチ２５０内にゲート電極１００がテーパ状に形成された後に、めっき法によって、厚膜電極材料をゲート電極１００上に堆積させることによって、厚膜電極３００が形成される。めっき法としては、無電解めっき法または電解めっき法を用いることができる。めっき法では、ゲート電極１００内の窪み１３０に対して、等方的に厚膜電極材料の堆積が進むので、窪み１３０を埋め込むために必要な厚膜電極３００の厚みを小さくすることができる。また、上述の実施形態や変形例では、ゲート電極１００の窪み１３０がテーパ状に形成されているので、等方的に、つまり、窪み１０３の形状に沿って、厚膜電極３００が形成されるめっき法であっても、トレンチ２５０に空隙を生じさせることなく、良好に厚膜電極３００を形成することができる。
上述した第１および第２の厚膜電極形成方法では、電子ビーム蒸着法によって厚膜電極を形成している。これに対して、第３の厚膜電極形成方法では、めっき法によって厚膜電極が形成される。具体的には、図３のステップＳ２０において、トレンチ２５０内にゲート電極１００がテーパ状に形成された後に、めっき法によって、厚膜電極材料をゲート電極１００上に堆積させることによって、厚膜電極３００が形成される。めっき法としては、無電解めっき法または電解めっき法を用いることができる。めっき法では、ゲート電極１００内の窪み１３０に対して、等方的に厚膜電極材料の堆積が進むので、窪み１３０を埋め込むために必要な厚膜電極３００の厚みを小さくすることができる。また、上述の実施形態や変形例では、ゲート電極１００の窪み１３０がテーパ状に形成されているので、等方的に、つまり、窪み１０３の形状に沿って、厚膜電極３００が形成されるめっき法であっても、トレンチ２５０に空隙を生じさせることなく、良好に厚膜電極３００を形成することができる。
以上、厚膜電極３００の形成方法について説明したが、厚膜電極３００は、上述した電子ビーム蒸着法やめっき法に限らず、スパッタ法やＣＶＤ法などの他の成膜方法によって形成してもよい。
本発明は、上述の実施形態や変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態や変形例の技術的特徴は、上述の課題の一部又は全部を解決するために、あるいは、上述の効果の一部又は全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
１０，１０ａ，１０ｂ，１０ｃ…半導体装置
１００…ゲート電極
１００ａ，１００ｃ，１００ｄ…ゲート電極
１００ｂ…電極
１００ｆ…ショットキー電極
１０１…開口部
１０２…底面
１０３…窪み
１１０，１１０ａ…絶縁体層
１１１…チタン層
１１２…第１の窒化チタン層
１１３…アルミニウム層
１１４…第２の窒化チタン層
１２０，１２０ａ…半導体層
１２１…ｎ＋型半導体層
１２２…ｐ型半導体層
１２３…ｎ型半導体層
１２４…基板
１２６…バリア層
１２８…バッファ層
１２９…二次元電子ガス
１４３…ソース電極
１４５…ドレイン電極
１４６…ソース電極
１５０…ドレイン電極
１５１…基板
１６０…オーミック電極
１６３…絶縁体層
１６４…基板
２５０，２５０ａ，２５０ｃ…トレンチ
２５１…側壁面
２５２…底面
２５３…水平面
３００…厚膜電極
３１０…蒸発源
３２０…レジスト
１００…ゲート電極
１００ａ，１００ｃ，１００ｄ…ゲート電極
１００ｂ…電極
１００ｆ…ショットキー電極
１０１…開口部
１０２…底面
１０３…窪み
１１０，１１０ａ…絶縁体層
１１１…チタン層
１１２…第１の窒化チタン層
１１３…アルミニウム層
１１４…第２の窒化チタン層
１２０，１２０ａ…半導体層
１２１…ｎ＋型半導体層
１２２…ｐ型半導体層
１２３…ｎ型半導体層
１２４…基板
１２６…バリア層
１２８…バッファ層
１２９…二次元電子ガス
１４３…ソース電極
１４５…ドレイン電極
１４６…ソース電極
１５０…ドレイン電極
１５１…基板
１６０…オーミック電極
１６３…絶縁体層
１６４…基板
２５０，２５０ａ，２５０ｃ…トレンチ
２５１…側壁面
２５２…底面
２５３…水平面
３００…厚膜電極
３１０…蒸発源
３２０…レジスト
Claims (11)
- 半導体装置であって、
溝部が形成された半導体層と、
前記溝部内に形成された電極と、
を備え、
前記溝部は、前記溝部の幅方向に沿った断面が矩形状であり、
前記電極は、前記溝部内に落ち込む窪みを有しており、
前記窪みの底面の幅Ｗ１に対する前記窪みの開口部の幅Ｗ２の比（Ｗ２／Ｗ１）が、１よりも大きい、半導体装置。 - 請求項１に記載の半導体装置であって、
更に、前記溝部の内面に沿って一定の厚みで形成された絶縁体層を有し、
前記電極は、前記電極の主成分からなる主成分層を備え、
前記電極は、更に、前記主成分が前記絶縁体層に拡散することを抑制するためのバリア層を、前記主成分層と前記絶縁体層との間に備える、半導体装置。 - 請求項２に記載の半導体装置であって、
前記バリア層は、窒化チタンを含む、半導体装置。 - 請求項２または請求項３に記載の半導体装置であって、
前記主成分層と前記バリア層との、前記溝部内の任意の位置における厚みの比が、３：１〜１２：１である、半導体装置。 - 請求項２から請求項４までのいずれか一項に記載の半導体装置であって、
前記電極は、前記バリア層と前記絶縁体層との間、前記主成分層と前記バリア層との間、前記主成分層の前記バリア層とは逆側の面上、の少なくともいずれか一箇所に、層同士を密着させるための密着層を備える、半導体装置。 - 請求項５に記載の半導体装置であって、
前記密着層は、チタンを含む、半導体装置。 - 請求項１から請求項６までのいずれか一項に記載の半導体装置であって、
前記電極の主成分は、アルミニウム、銅、銀、または、これらのうちの１種以上を含む合金である、半導体装置。 - 請求項１から請求項７までのいずれか一項に記載の半導体装置であって、
前記半導体層は、窒化ガリウムを含む、半導体装置。 - 請求項１に記載の半導体装置であって、
前記電極は、前記半導体層にショットキー接合する電極である、半導体装置。 - 半導体装置の製造方法であって、
（Ａ）溝部が形成された半導体層を用意する工程と、
（Ｂ）前記溝部内に落ち込む窪みを有する電極を、前記溝部内に形成する工程と、
を含み、
前記溝部は、前記溝部の幅方向に沿った断面が矩形状であり、
前記工程（Ｂ）では、前記窪みの底面の幅Ｗ１に対する前記窪みの開口部の幅Ｗ２の比（Ｗ２／Ｗ１）が、１より大きくなるように前記電極が形成される、製造方法。 - 請求項１０に記載の半導体の製造方法であって、
前記工程（Ｂ）では、ＲＦバイアススパッタ法において、ターゲットに印加する電力の２〜１０％の電力を、バイアス電力として前記半導体層が載置されるステージに印加することによって、前記電極の形成を行う、製造方法。
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| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
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-
2014
- 2014-09-04 JP JP2014180183A patent/JP6245118B2/ja active Active
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20161021 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170726 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170808 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171002 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20171017 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20171030 |
|
| R150 | Certificate of patent or registration of utility model |
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