KR20150000352A - 절연 게이트 바이폴라 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

절연 게이트 바이폴라 트랜지스터(IGBT)에 관해 개시되어 있다. 일 실시예에 의한 IGBT는 드리프트층 상에 제1 및 제2 필러층과, 웰층과, 소스층과, 상기 제1 필러층, 상기 제2 필러층, 상기 소스층 및 상기 웰층에 접촉된 게이트 구조물을 포함하고, 상기 드리프트층 아래에 버퍼층 및 드레인층을 포함하고, 상기 소스층 및 상기 웰층에 접촉된 제1 전극, 상기 드레인층에 접촉된 제2 전극을 포함한다. 상기 드리프트층, 상기 제1 필러층, 상기 소스층 및 상기 버퍼층은 상기 제2 필러층, 상기 웰층 및 상기 드레인층과 반대되는 도전형 불순물을 포함한다. 상기 제2 필러층은 플로팅(floating)되어 있다. 상기 제1 필러층의 도스량은 3x1012cm-2 ~ 8x1012cm-2, 상기 드레인층에 대한 도스량은 3x1013cm-2 ~ 1x1015cm-2이다.

Description

절연 게이트 바이폴라 트랜지스터 및 그 제조방법{Insulated Gate Bipolar Transistor and method of manufacturing the same}
본 개시는 트랜지스터에 관한 것으로써, 보다 자세하게는 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor, IGBT) 및 그 제조방법에 관한 것이다.
에너지의 효율적 이용을 위해 가전제품이나 산업용 전력장치에 인버터(inverter)가 사용되고 있다. 인버터는 직류를 교류로 변환하는 장치이고, 주요 부분에 반도체 파워소자가 사용된다.
인버터에서 파워소자는 온 오프 상태를 반복하는 스위칭 동작을 하고, 직류를 교류로 변환한다. 이때, 온 상태에서 도통 손실이 발생될 수 있고, 온 상태에서 오프 상태로 또는 오프 상태에서 온 상태로 바뀔 때, 스위칭 손실이 발생될 수 있다. 도통 손실과 스위칭 손실이 클 때, 불필요한 에너지가 낭비될 수 있고, 또한 발열이 커질 수 있다. 따라서 발열에 대처하기 위한 대형 방열장치가 필요할 수 있고, 이에 따라 인버터 케이스가 커질 수 있고, 가격도 높아진다.
파워 소자는 사용전압이 높아지면, 도통 손실이 증가한다. 도통 손실과 스위칭 손실은 트레이드 오프(trade off) 관계에 있다. 주로 600V보다 낮은 저전력에서 사용되는 소용량의 인버터 장치에는 MOSFET(Metal Oxide Silicon Field Effect Transistor)가 사용된다. 600V 이상의 고전압에서는 MOSFET 대신 IGBT가 사용된다.
본 발명의 일 실시예는 도통손실과 스위칭 손실을 줄일 수 있는 IGBT를 제공함에 있다.
본 발명의 일 실시예는 이러한 IGBT의 제조방법을 제공함에 있다.
본 발명의 일 실시예에 의한 IGBT는 드리프트층과, 상기 드리프트층 상에 접촉된 제1 및 제2 필러층과, 상기 제1 필러층에 접촉되고, 상기 제2 필러층과 이격된 웰층과, 상기 웰층에 접촉되고 상기 제2 필러층과 이격된 소스층과, 상기 드리프트층 상에 위치하고, 상기 제1 필러층, 상기 제2 필러층, 상기 소스층 및 상기 웰층에 접촉된 게이트 구조물과, 상기 드리프트층 아래에 접촉된 버퍼층과, 상기 버퍼층에 접촉된 드레인층과, 상기 소스층 및 상기 웰층에 접촉된 제1 전극과, 상기 드레인층에 접촉된 제2 전극을 포함하고, 상기 드리프트층, 상기 제1 필러층, 상기 소스층 및 상기 버퍼층은 제1 도전형 불순물을 포함하고, 상기 제2 필러층, 상기 웰층 및 상기 드레인층은 상기 제2 도전형의 불순물을 포함하며, 상기 제2 필러층은 플로팅(floating)되어 있다.
이러한 IGBT에서, 상기 게이트 구조물은 게이트 전극과 상기 게이트 전극을 감싸는 게이트 절연막을 포함할 수 있다. 상기 게이트 전극은 상기 제1 필러층 위에 위치할 수 있다.
상기 제1 필러층에 대한 상기 제1 도전형 불순물의 도스량은 3x1012cm-2 ~ 8x1012cm-2 정도일 수 있다.
상기 드레인층에 대한 상기 제2 도전형 불순물의 도스량은 3x1013cm-2 ~ 1x1015cm-2 정도일 수 있다.
상기 버퍼층에 대한 상기 제1 도전형 불순물의 도스량(Nb)과 상기 드레인층에 대한 상기 제2 도전형 불순물의 도스량(Pd)은 수학식 1을 만족할 수 있다.
상기 게이트 구조물은 상기 게이트 전극과 이격된 필드 플레이트를 더 포함하고, 상기 게이트 전극과 상기 필드 플레이트는 상기 절연막으로 둘러쌀 수 있다.
상기 절연막에서 상기 필드 플레이트를 둘러싸는 부분이 상기 게이트 전극을 둘러싸는 부분보다 두꺼울 수 있다.
상기 제1 전극의 일부는 매립될 수 있다.
본 발명의 일 실시예에 의한 IGBT의 제조방법은 기판에 제1 불순물층을 형성하고, 상기 기판에 상기 제1 불순물층과 접촉되는 제2 불순물층을 형성하고, 상기 제1 및 제2 불순물층과 접촉되는 게이트 구조물을 형성하고, 상기 제1 불순물층에 상기 게이트 구조물과 접촉되는 제3 불순물층을 형성하고, 상기 제3 불순물층에 상기 게이트 구조물과 접촉되는 제4 불순물층을 형성하고, 상기 제3 및 제4 불순물층에 접촉되는 제1 전극을 형성하고, 상기 기판에 상기 제1 및 제2 불순물층과 이격된 버퍼층과 드레인층을 순차적으로 형성하며, 상기 드레인층에 접촉되는 제2 전극을 형성하는 과정을 포함하고, 상기 기판과, 상기 제1 및 제4 불순물층과, 상기 버퍼층은 제1 도전형 불순물을 주입하여 형성하고, 상기 제2 및 제3 불순물층과 상기 드레인층은 제2 도전형 불순물을 주입하여 형성하며, 상기 제2 불순물층은 플로팅시킨다.
이러한 제조방법에서, 상기 게이트 구조물을 형성하는 과정은 상기 제1 및 제2 불순물층을 포함하는 영역에 상기 제1 및 제2 불순물층이 노출되는 트랜치를 형성하고, 상기 트랜치 내면을 절연막으로 덮고, 내면이 상기 절연막으로 덮인 상기 트랜치의 적어도 일부를 제1 도전층으로 채우며, 상기 제1 도전층의 노출된 부분을 산화시키는 과정을 포함할 수 있다.
상기 버퍼층과 상기 드레인층을 순차적으로 형성하는 과정은,
상기 기판의 밑면을 통해 상기 기판에 제5 불순물층을 형성하고, 상기 기판의 밑면을 통해 상기 제5 불순물층의 일부에 제6 불순물층을 형성하는 과정을 포함하고, 상기 제6 불순물층은 상기 드레인층이고, 상기 제5 불순물층의 나머지는 상기 버퍼층이다.
상기 내면이 상기 절연막으로 덮인 상기 트랜치는 상기 제1 도전층으로 완전히 채울 수 있다.
다른 실시예에서, 상기 내면이 상기 절연막으로 덮인 상기 트랜치의 일부를 상기 제1 도전층으로 채우고, 상기 트랜치의 나머지는 제2 도전층으로 채우며, 상기 제2 도전층의 상부면(노출면)을 산화시키는 과정을 포함할 수 있다.
상기 제1 불순물층에 대한 상기 제1 도전형 불순물의 도스량은 3x1012cm-2 ~ 8x1012cm-2일 수 있다.
상기 드레인층에 대한 상기 제2 도전형 불순물의 도스량은 3x1013cm-2 ~ 1x1015cm-2일 수 있다.
상기 버퍼층에 대한 상기 제1 도전형 불순물의 도스량(Nb)과 상기 드레인층에 대한 상기 제2 도전형 불순물의 도스량(Pd)은 수학식 1을 만족할 수 있다.
상기 제1 전극을 형성하는 과정은,
상기 제3 및 제4 불순물층의 일부를 제거하여 트랜치를 형성하고, 상기 트랜치에 상기 제1 전극의 일부를 채우는 과정을 포함할 수 있다.
상기 제3 불순물층에 상기 제4 불순물층과 접촉되는 제7불순물층을 더 형성할 수 있다. 이때, 상기 제1 전극을 형성하는 과정은 상기 제4 및 제7 불순물층의 일부를 제거하여 트랜치를 형성하고, 상기 트랜치에 상기 제1 전극의 일부를 채우는 과정을 포함할 수 있다.
본 개시에서 일 실시예에 의한 절연 게이트 바이폴라 트랜지스터(IGBT)의 제1 및 제2 필러층은 수퍼접합구조를 갖는다. 또한, 제1 필러층의 도스량은 3x1012cm-2 ~ 8x1012cm-2로 기존보다 높고, 게이트 전극 아래에는 필드 플레이트를 구비한다. 이에 따라 소스전극 측에서의 캐리어 축적을 증가시켜, 내압을 유지하면서 도통손실을 줄일 수 있고, 스위칭 속도를 높여 오동작도 방지할 수 있다.
도 1은 본 발명의 일 실시예에 의한 절연 게이트 바이폴라 트랜지스터(IGBT)를 나타낸 단면도이다.
도 2는 도 1의 IGBT의 C-C' 방향에서의 전류분포를 나타낸 그래프이다.
도 3은 도 1의 IGBT의 A-A'방향과 B-B'방향을 따른 불순물 분포를 나타낸 그래프이다.
도 4는 도 1의 IGBT의 D-D'방향으로 제1 도전형 드리프트층의 캐리어 분포를 나타낸 그래프이다.
도 5는 도 1의 IGBT에 대한 순방향 전압 강하와 턴 오프 손실의 트레이드 오프(trade off)를 나타낸 그래프이다.
도 6은 본 발명의 다른 실시예에 의한 IGBT를 나타낸 단면도이다.
도 7은 본 발명의 또 다른 실시예에 의한 IGBT를 나타낸 단면도이다.
도 8은 본 발명의 또 다른 실시예에 의한 IGBT를 나타낸 단면도이다.
도 9는 본 발명의 또 다른 실시예에 의한 IGBT를 나타낸 단면도이다.
도 10은 본 발명의 또 다른 실시예에 의한 IGBT를 나타낸 단면도이다.
도 11은 본 발명의 또 다른 실시예에 의한 IGBT를 나타낸 단면도이다.
도 12는 본 발명의 또 다른 실시예에 의한 IGBT를 나타낸 단면도이다.
도 13은 본 발명의 또 다른 실시예에 의한 IGBT를 나타낸 단면도이다.
도 14는 본 발명의 또 다른 실시예에 의한 IGBT를 나타낸 단면도이다.
도 15는 본 발명의 또 다른 실시예에 의한 IGBT를 나타낸 단면도이다.
도 16은 본 발명의 또 다른 실시예에 의한 IGBT를 나타낸 단면도이다.
도 17은 본 발명의 또 다른 실시예에 의한 IGBT를 나타낸 단면도이다.
도 18은 본 발명의 또 다른 실시예에 의한 IGBT를 나타낸 단면도이다.
도 19는 본 발명의 또 다른 실시예에 의한 IGBT를 나타낸 단면도이다.
도 20은 본 발명의 또 다른 실시예에 의한 IGBT를 나타낸 단면도이다.
도 21은 본 발명의 또 다른 실시예에 의한 IGBT를 나타낸 단면도이다.
도 22는 본 발명의 일 실시예에 의한 IGBT의 평면도이다.
도 23은 본 발명의 다른 실시예에 의한 IGBT의 평면도이다.
도 24는 본 발명의 또 다른 실시예에 의한 IGBT의 평면도이다.
도 25는 본 발명의 또 다른 실시예에 의한 IGBT의 평면도이다.
도 26은 본 발명의 일 실시예에 의한 IGBT의 제1 도전형 필러층의 순 도스(net dose)량과 순방향 전압 강하 관계를 나타낸 그래프이다.
도 27 내지 도 48은 본 발명의 실시예들에 의한 IGBT 제조방법을 단계별로 나타낸 단면도들이다.
이하, 본 발명의 실시예들에 의한 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor, IGBT) 및 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 실시예들에 의한 IGBT를 설명한다.
도 1은 IGBT 어레이에 포함된 단위 IGBT를 보여준다.
도 1을 참조하면, IGBT는 드리프트(drift) 층(1)을 포함하고, 드리프트층(1)의 위와 아래에 여러 층을 포함한다. 드리프트층(1)은 제1 도전형 불순물이 주입된 것일 수 있다. 예를 들면, 드리프트층(1)은 인(P), 비소(As), 안티몬(Sb) 등과 같은 n형 도전성 불순물이 주입된 실리콘층일 수 있다. 드리프트층(1)은 n- 베이스(base) 영역일 수 있다. 드리프트층(1) 상에 제1 필러(pillar)층(10)과 제2 필러층(11)이 존재한다. 제1 필러층(10)은 제1 도전형 불순물이 주입된 영역일 수 있다. 예컨대, 제1 필러층(10)은 n형 불순물이 주입된 영역(n- 영역)일 수 있다. 제1 필러층(10)의 폭은, 예를 들면 1.5 ~ 2.5㎛ 정도일 수 있다. 제2 필러층(11)은 제2 도전형 불순물을 포함할 수 있다. 예컨대, 제2 필러층(11)은 p형 도전성 불순물(예를 들면, 붕소 (B))이 주입된 영역(p- 영역)일 수 있다. 제1 및 제2 필러층(10, 11)은 접촉되어 있다. 제1 및 제2 필러층(10, 11) 사이에 두 층(10, 11)을 구분하는 경계가 있을 수 있다. 제1 필러층(10)과 제2 필러층(11)은 수퍼 접합(super junction) 구조를 갖는다. 드리프트층(1) 위에 웰(well) 층(3)과 소스층(2)이 존재한다. 웰층(3)은 예를 들면, p형 도전성 불순물이 주입된 영역(p- 영역)일 수 있다. 소스층(2)은 예를 들면 n형 도전성 불순물이 주입된 영역(n- 영역)일 수 있다. 웰층(3)은 제1 필러층(10)과 접촉된다. 웰층(3)은 제2 필러층(11)과 이격되어 있다. 웰층(3)은 소스층(2)과 접촉된다. 소스층(2)은 제1 및 제2 필러층(10, 11)과 이격되어 있다. 웰층(3)과 소스층(2)은 제1 필러층(10) 위에 있다. 웰층(3)의 일부는 소스층(2)의 좌측에서 위로 확장된다. 웰층(3)의 확장된 일부는 소스층(2)의 상부면과 동일면을 이룬다. 소스층(2)의 상부면과 웰층(3)의 확장된 일부는 제2 필러층(11)의 상부면과 같은 높이에 있을 수 있다. 드리프트층(1) 위에는 게이트 구조물(16)이 존재한다. 게이트 구조물(16)은 게이트 전극(7)과 게이트 전극(7)을 감싸는 게이트 절연막(6)을 포함한다. 게이트 절연막(6)은 게이트 전극(7)을 완전히 감쌀 수 있다. 게이트 절연막(6)은 산화막일 수 있다. 상기 산화막은 예를 들면, 실리콘 산화막일 수 있다.
드리프트층(1)을 편의 상 제1 도핑층이라 하고, 제1 및 제2 필러층(10, 11), 웰층(2) 및 소스층(2)을 모두 합쳐서 제2 도핑층이라 할 수 있다. 드리프트층(1)은 상기 제2 도핑층에 매립된 형태로 구비될 수 있다. 이때, 게이트 구조물(16)의 상부면은 노출된다. 상기 상부면은 게이트 절연막(6)의 일부 표면일 수 있다. 게이트 구조물(16)은 제1 필러층(10), 제2 필러층(11), 웰층(3) 및 소스층(2)과 직접 접촉된다. 곧, 제1 필러층(10), 제2 필러층(11), 웰층(3) 및 소스층(2)은 게이트 절연막(6)과 직접 접촉된다. 제1 필러층(10)은 게이트 구조물(16)의 왼쪽 측면의 일부와 밑면의 일부에 접촉된다. 제2 필러층(11)은 게이트 구조물(16)의 우측 측면 전체와 밑면의 일부에 접촉된다. 게이트 구조물(16)의 밑면에서 제1 필러층(10)과 접촉되는 부분은 제2 필러층(11)과 접촉되는 부분보다 넓다. 게이트 전극(7) 아래쪽에는 제1 필러층(10)만이 있을 수 있다. 게이트 구조물(16)의 밑면의 나머지 부분이 제2 필러층(11)과 접촉된다. 게이트 전극(7)의 우측면과 게이트 절연막(6)의 계면이 제1 필러층(10)과 제2 필러층(11)의 계면에 대응될 수 있다.
한편, 웰층(3)도 게이트 구조물(16)의 왼쪽 측면의 일부에 접촉된다. 소스층(2)은 게이트 구조물(16)의 왼쪽 측면의 나머지, 곧 상단 부분에 접촉된다. 이와 같이 게이트 구조물(16)의 왼쪽 측면 전체는 제1 필러층(10), 웰층(3) 및 소스층(2)에 의해 덮인다. 게이트 구조물(16)의 왼쪽 측면에서, 제1 필러층(10)과 접촉되는 면적이 가장 넓고, 소스층(2)과 접촉되는 면적이 제일 좁다. 웰층(2)과 소스층(3) 상에 제1 전극(8)이 마련되어 있다. 제1 전극(8)은 웰층(2) 및 소스층(3)과 직접 접촉된다. 제1 전극(8)은 에미터(emitter) 역할을 할 수 있다. 제1 전극(8)은 게이트 구조물(16)과 이격되어 있다. 드리프트층(1) 아래에 버퍼층(5)이 존재한다. 버퍼층(5)은 드리프트층(1)에 접촉될 수 있다. 드리프트층(1)과 버퍼층(5) 사이에 다른 물질층이 더 있을 수 있다. 버퍼층(5)은 제1 도전형 불순물이 주입된 영역일 수 있다. 예컨대, 버퍼층(5)은 n형 도전성 불순물이 주입된 영역(n 영역)일 수 있다. 버퍼층(5)에 주입된 상기 제1 도전형 불순물의 도스(dose)량은 드리프트층(1)에 주입된 도스량보다 많을 수 있다. 버퍼층(5) 아래에 드레인층(4)이 존재한다. 드레인층(4)은 버퍼층(5)과 접촉될 수 있다. 드레인층(4)과 버퍼층(5) 사이에 다른 물질층이 더 구비될 수도 있다. 드레인층(4)은 제2 도전형 불순물을 포함한다. 이때, 상기 제2 도전형 불순물은 p형 도전성 불순물일 수 있고, 제2 필러층(11)에 주입된 것과 동일한 것일 수도 있다. 드레인층(4)에 주입된 도스량은 버퍼층(5)에 주입된 도스량보다 작거나 클 수 있다. 예컨대, 드레인층(4)에 주입된 도스량은 버퍼층(5)에 주입된 도스량의 0.75배~1.25배일 수 있다. 드레인층(4)에 주입된 도스량은, 예를 들면 3x1013cm-2 ~ 1x1015cm-2 정도일 수 있다. 드레인층(4)은 투명할 수 있다. 드레인층(4) 밑면은 제2 전극(9)에 접촉된다. 제2 전극(9)은 드레인층(4) 아래에 존재할 수 있다. 제2 전극(9)은 컬렉터(collector)로 사용될 수 있다.
이러한 IGBT에서 제2 전극(9)에 양의 전압(positive voltage)을 인가하고, 게이트 전극(7)에 양의 게이트 전압을 인가하였을 때, 상기 게이트 전압이 문턱전압(Vth) 이상이면, 게이트 절연막(6)에 접한 웰층(3)의 표면은 n형으로 반전된다. 이에 따라 제1 전극(8)에서 드리프트층(1)으로 전자가 이동되고, 동시에 전도도 변조(conductivity modulation) 효과에 의해 드레인층(4)에서 드리프트층(1)으로 정공(hole)도 주입된다. 이 결과, IGBT는 전도 상태(conductive state or ON state)가 된다.
전도 상태에서 게이트 전극(7)에 인가되는 게이트 전압을 0V 또는 음의 전압으로 조정하면, 웰층(3)의 상기 n형으로 반전된 영역이 감소한다. 이에 따라 소스층(2)에서 드리프트층(1)으로 전자이동이 줄거나 멈추고, 웰층(3)과 제1 필러층(10)의 경계 및 제1 필러층(10)과 제2 필러층(11)의 경계에서 공핍층이 증가하고 고전압을 유지하여 차단상태가 된다. 이때 드리프트층(1)과 드레인층(4) 사이에 드리프트층(1)의 도스량보다 높은 도스량이 주입된 버퍼층(5)이 존재하는 바, 상기 공핍층이 드레인층(4)까지 확장되는 것은 방지될 수 있다.
제1 필러층(10)과 제2 필러층(11)의 접합이 수퍼 접합 구조인 IGBT에서 IGBT가 오프 상태일 때, 전계 분포는 수평부분을 갖고 있다. 따라서 IGBT를 기존보다 얇게 하더라도 기존과 동일한 내압 특성을 가질 수 있다. 그러므로 IGBT의 두께를 줄일 수 있고, 도통손실도 개선될 수 있다.
제1 필러층(10) 없이 제2 필러층(11)이 웰층(3)을 사이에 두고 제1 전극(8)과 전기적으로 도통되는 구조라면, 전도도 변조에 의해 주입된 정공은 제2 필러층(11)을 통하여 제1 전극(8)으로 용이하게 배출될 수 있는 바, 전도도 변조 효과는 매우 낮아진다.
그러나 본 개시에서 IGBT에는 제1 필러층(10)이 구비되어 있는 바, 제2 필러층(11)은 웰층(3)으로 접속되지 않고, 플로팅 상태로 유지된다. 따라서 IGBT는 도통 손실이 개선될 수 있다.
도 2는 도 1의 IGBT의 전도상태에서 C-C' 방향을 따른 수퍼 접합 부분의 전류 분포에 대한 시뮬레이션 결과를 보여준다.
도 2에서 제1 그래프(G1)는 정공 전류의 분포를 나타내고, 제2 그래프(G2)는 전자 전류의 분포를 나타낸다.
도 2를 참조하면, C-C' 방향의 단면에서 전자 전류의 분포는 대체적으로 균일하고, 어느 한 부분으로 치우치지 않는다(G2). 마찬가지로 정공 전류의 분포도 어느 한 부분으로 치우치지 않고, C-C'방향을 따라 대체적으로 균일한 것을 알 수 있다(G1).
도 2에 나타낸 바와 같은 전자 전류 및 정공 전류의 분포 특성에 따라 도통 손실은 더욱 개선될 수 있다.
도 3은 도 1의 IGBT에서 A-A' 방향 및 B-B' 방향을 따른 불순물 분포를 보여준다. 상기 불순물 분포는 각 층에 주입된 도전성 불순물의 분포를 의미할 수 있다.
도 3을 참조하면, 제1 필러층(10)은 캐리어 축적층의 기능을 한다. 캐리어 축적층의 농도가 높으면 높을수록 캐리어 축적효과가 높아지고, 도통 손실은 낮아질 수 있다.
그러나 기존 IGBT의 경우, 캐리어 축적층의 농도가 높은 상태에서 IGBT가 오프상태로 되면, 캐리어 축적층을 공핍화하기 어렵고, 그 결과 기존의 IGBT는 내압의 현저한 저하를 초래했다.
도 1에 도시한 IGBT의 경우처럼, 제1 필러층(10)(캐리어 축적층)에 인접하여 제2 필러층(11)이 만들어져 수퍼 접합된 경우, 제2 필러층(11)이 제1 필러층(10)의 과잉 캐리어를 보상하기 때문에, 기존의 IGBT보다 고농도의 제1 필러층(10)을 만들 수 있다. 이에 따라 도통 손실의 현저한 개선이 가능해진다.
이러한 이유로 게이트 전극(7) 아래에 제1 필러층(10)이 구비된다. 넓게 형성된 제1 필러층(10)에 의해 정공이 제1 전극(8)으로 빠져나가기 어려워져서 캐리어 축적 효과를 보다 높일 수 있다.
기존 IGBT의 경우, 충분한 내압을 얻기 위해 캐리어 축적층의 도스량은 1x1012cm-2정도가 한계인 것으로 알려졌다. 도 1에 도시한 IGBT의 경우, 수퍼 접합 구조를 갖는 바, 도 26에 도시한 바와 같이, 제1 필러층(10)의 도스량은 3 x 1012cm-2 이상이 될 수 있고, 특히 4 x 1012cm-2 이상의 도스량에서 도통 손실(순방향 전압 강하, VF)이 현저하게 개선된다. 제1 필러층(10)에 대한 도스량의 상한은 8 x 1012cm-2 이하일 수 있다.
또한, 기존의 IGBT에서 캐리어 축적층은 피크 농도에서 1 x 1016cm-3정도가 한계인 것으로 알려져 있다. 그러나 도 1에 도시한 IGBT의 경우, 캐리어 축적층은 피크 농도에서 2 x 1016cm-3 이상으로 설정할 수 있고, 특히 3 x 1016cm-3 이상 설정하는 것으로 도통 손실이 개선될 수 있다.
최근, 필드 스톱(Field Stop)구조를 이용하여 드레인측의 정공주입을 제어함으로써, 스위칭 손실을 개선하는 방법이 소개된 바 있다. 이 방법은 드레인측에 낮은 도스량이 주입된 p형 드레인층을 형성하여 스위칭 손실, 특히 턴 오프 손실을 개선하는 것을 목적으로 한다.
기존의 IGBT의 경우, 캐리어 축적 효과가 크지 않기 때문에, 필드 스탑 구조를 사용하면 드리프트층 내의 캐리어 양이 감소하여 스위칭 손실은 개선될 수 있지만, 도통 손실은 증가해버리는 트레이드 오프가 존재한다.
반면, 도 1의 IGBT의 경우, 캐리어 축적 효과가 크기 때문에, 트레이드 오프도 개선될 수 있고, 따라서 도통 손실 및 스위칭 손실을 동시에 개선할 수 있다.
　도 4는 필드 스탑 구조가 사용되는 경우, 도 1의 IGBT와 기존의 IGBT의 전도시에 D-D' 방향으로 드리프트층 내의 캐리어 분포를 보여준다.
도 4에서 제3 그래프(G3)는 기존의 IGBT의 캐리어 분포를, 제4 그래프(G4)는 도 1의 IGBT의 캐리어 분포를 각각 나타낸다.
도 4를 참조하면, 기존의 IGBT의 경우, 도통 손실을 개선하기 위해 드레인측의 캐리어 축적량을 증가시킬 수 밖에 없고, 턴 오프 시에 큰 후미 전류가 흐르는 바, 스위칭 손실이 악화된다.
반면, 도 1의 IGBT의 경우, 캐리어 축적 효과에 의해 소스측의 캐리어 양이 충분히 존재하기 때문에, 드레인측의 캐리어를 줄일 수 있다. 이에 따라 도통 손실의 증가 없이 후미 전류를 줄일 수 있는 바, 스위칭 손실도 개선된다.
도 1의 IGBT에서 드레인층(4)의 두께는, 예를 들면 1㎛이내일 수 있다. 버퍼층(5)의 두께는, 예를 들면 5㎛이내 일 수 있다.
도 5는 도 1의 IGBT의 순방향 전압강하와 턴 오프 손실 트레이드 오프를 보여준다.
도 5를 참조하면, 버퍼층(5)의 도스량(NB)과 드레인층(4)의 도스량(PD)의 비는 다음 수학식 1을 만족한다.
Figure pat00001
상기 비(NB/PD)의 값이 0.75보다 작은 경우, 턴 오프 손실이 증가한다. 상기 비의 값이 1.25보다 큰 경우, 순방향 전압강하가 증대하여 도통 손실이 증가한다.
도 1의 IGBT에서 드레인층(4)의 도스량은, 예를 들면 3 x 1013cm-2 이상일 수 있다.
이와 같이, 본 발명의 일 실시예에 의한 IGBT의 경우, 캐리어 축적 효과를 최대한으로 활용할 수 있기 때문에, 드레인측의 정공 주입을 제어하여 스위칭 손실을 쉽게 개선할 수 있다. 이 경우, 스위칭 손실 개선을 위해 전자선, 양자, 헬륨 조사 등에 의한 라이프 타임 제어 방법을 병용할 수도 있다.
도 6은 본 발명의 다른 실시예에 의한 IGBT를 보여준다. 도 1의 IGBT와 다른 부분만 설명한다. 또한, 도 1의 설명에 사용된 참조번호(부호)와 동일한 참조번호는 동일한 부재를 나타낸다.
도 6을 참조하면, 제1 전극(8)의 일부가 웰층(3)과 소스층(2)으로 이루어진 층에 매립되어 있다. 제1 전극(8)의 나머지는 밖으로 돌출되어 있다. 제1 전극(8)은 소스층(2)을 관통하고, 일부 두께가 웰층(3)으로 확장되어 있다. 이와 같이 제1 전극(8)이 매립된 구조일 때, IGBT의 래치 업(latch up) 내압이 높아지고, 스위칭 시에 파괴를 막을 수 있다.
도 6의 IGBT에서 제1 필러층(10), FS구조인 버퍼층(5) 및 드레인층(4)은 상술한 바와 같이 설정될 수 있고, 이에 따라 IGBT의 특성은 한층 더 특성을 개선할 수 있다(이하 실시예에 의한 IGBT에도 동일하게 적용됨).
도 7은 본 발명의 또 다른 실시예에 의한 IGBT를 보여준다. 도 6과 다른 부분만 설명한다.
도 7을 참조하면, 제1 전극(8)의 도 6에서 돌출된 부분은 소스층(2)상으로 확장된 부분(13)을 갖고 있다. 제1 전극(8)의 확장된 부분(13)은 소스층(2)의 표면과 접촉된다. 소스층(2)의 표면은 고농도이다. 따라서 소스층(2)과 제1 전극(8)을 확실히 접촉시킬 수 있고, 접촉불량에 의한 순방향 전압강하의 상승을 막을 수 있다.
도 8은 본 발명의 또 다른 실시예에 의한 IGBT를 보여준다. 도 1과 다른 부분만 설명한다.
도 8을 참조하면, 웰층(3) 상에 소스층(2)과 함께 고농도의 콘택층(17)이 존재한다. 콘택층(17)은 제2 도전형 불순물, 예컨대 p형 도전성 불순물이 주입된 것이다. 콘택층(17)의 경우, 상기 p형 도전성 불순물은 p+ 불순물일 수 있다. 콘택층(17)은 웰층(3) 및 소스층(2)과 접촉된다. 콘택층(17)의 일부는 소스층(2) 아래에 있다. 콘택층(17)이 소스층(2)보다 두껍다. 콘택층(17)과 소스층(2)은 하나의 상부면을 이룬다. 제1 전극(8)은 소스층(2)과 콘택층(17)으로 이루어진 상부면 상에 마련된다. 제1 전극(8)은 소스층(2) 및 콘택층(17)과 접촉된다. 소스층(2)과 콘택층(17)은 제1 전극(8)과 웰층(3) 사이에 위치한다. 콘택층(17)은 게이트 구조물(16)로부터 이격되어 있다. 콘택층(17)과 게이트 구조물(16) 사이에 소스층(2)이 존재하고, 웰층(3)의 일부도 존재한다. 콘택층(17)이 존재하기 때문에, 소스층(2) 주변의 정공을 배출하기 쉬워지고, IGBT의 래치 업 내압을 높일 수 있다.
도 9는 본 발명에 있어서 또 다른 실시예에 의한 IGBT를 보여준다. 도 8과 다른 부분만 설명한다.
도 9를 참조하면, 제1 전극(8)의 일부가 소스층(2)과 콘택층(17)으로 이루어진 영역에 매립되어 있다. 제1 전극(8)의 나머지는 위로 돌출되어 있다. 제1 전극(8)의 밑면은 콘택층(17)에 접촉된다. 제1 전극(8)의 매립된 부분의 측면은 소스층(2) 및 콘택층(17)에 접촉된다. 이렇게 해서, 콘택층(17)은 제1 전극(8)과 웰층(3) 사이에 존재하는 형태가 된다.
도 10은 도 9에 도시한 IGBT의 일부를 변형한 예를 보여준다.
도 10을 참조하면, 제1 전극(8)은 소스층(2)의 상부면 상으로 확장되어 있다. 그러나 제1 전극(8)은 게이트 구조물(16)과 이격된다. 이러한 구조에 의해 IGBT의 래치 업 내압을 높일 수 있고, 동시에 제1 전극(8)의 확장 부분(13)에 의해 접촉 불량에 의한 순방향 전압강하의 상승을 막을 수 있다.
도 11은 본 발명의 또 다른 실시예에 의한 IGBT를 보여준다. 도 1과 다른 부분만 설명한다.
도 11을 참조하면, 게이트 구조물(32)의 구성이 도 1의 게이트 구조물(16)과 다르다. 게이트 구조물(32)은 게이트 전극(7), 필드 플레이트(14) 및 게이트 절연막(6)을 포함한다. 게이트 전극(7) 아래에 필드 플레이트(14)가 마련된다. 제2 전극(9)에 수직한 위쪽 방향으로 게이트 전극(7)과 필드 플레이트(14)는 나란히 배치되어 있으나, 서로의 길이는 다를 수 있다. 예컨대, 제2 전극(9)에 수직한 위쪽 방향으로 게이트 전극(7)의 길이는 필드 플레이트(14)보다 길다. 게이트 전극(7)의 너비와 필드 플레이트(14)의 너비는 동일할 수 있다. 게이트 전극(7)과 필드 플레이트(14)는 각각 게이트 절연막(6)으로 둘러싸여 있다. 따라서 게이트 전극(7)과 필드 플레이트(14) 사이에도 게이트 절연막(6)이 존재한다. 게이트 전극(7)과 필드 플레이트(14)는 게이트 절연막(6)으로 절연된다. 필드 플레이트(14)는 게이트 전극(7) 아래에 있고, 제1 필러층(10)의 게이트 전극(7) 아래로 확장된 부분은 필드 플레이트(14) 아래에 위치한다. 제1 필러층(10)의 상기 확장된 부분은 필드 플레이트(14) 아래에만 위치한다. 필드 플레이트(14)의 높이는 제1 필러층(10)의 상부면보다 낮을 수 있다.
게이트 전극(7)의 아래에 필드 플레이트(14)를 형성함으로써, 게이트 전극(7)과 제2 전극(9) 사이의 정전 용량(귀환 용량, Crss)을 줄일 수 있다. 그리고 스위칭 속도를 빠르게 할 수 있다. 또한 스위칭시에 발생하는 서지 전압(surge voltage)의 영향이 게이트 전극(7)에 전달되는 것을 줄일 수 있고, 자발 턴 온(self turn on) 등과 같은 오작동을 막을 수도 있다.
도 12는 본 발명의 또 다른 실시예에 의한 IGBT를 보여준다. 도 12는 도 11의 변형예의 하나일 수 있다. 예를 들면, 도 12의 IGBT는 도 11의 제1 전극(8)을 제1 전극(8) 아래의 소스층(2) 및 웰층(3)으로 확장한 것일 수 있다.
또한, 12에 도시한 IGBT는 도 6의 IGBT에서 게이트 구조물(16)을 도 11의 IGBT의 게이트 구조물(32)로 대체한 것과 동일할 수 있다. 이와 같은 도 6과 도 11의 조합은 일 예에 불과하다. 이미 설명한IGBT 혹은 후술되는 IGBT를 조합하여 여기서 설명되지 않은 다양한 IGBT가 만들어질 수 있다.
도 13은 본 발명의 또 다른 실시예에 의한 IGBT를 보여준다. 도 13에 도시한 IGBT는 도 7에 도시한 IGBT에서 게이트 구조물(16)을 도 11의 IGBT의 게이트 구조물(32)로 대체한 것과 동일할 수 있다.
도 14에 도시한 IGBT는 본 발명의 또 다른 실시예를 보여준다. 도 14의 IGBT는 도 8에 도시한 IGBT에서 게이트 구조물(16)을 도 11에 도시한 IGBT의 게이트 구조물(32)로 대체한 것과 동일할 수 있다.
도 15에 도시한 IGBT는 도 9에 도시한 IGBT에서 게이트 구조물(16)을 도 11의 IGBT의 게이트 구조물(32)로 대체한 것과 동일할 수 있다.
또한, 도 10에 도시한 IGBT에서 게이트 구조물(16)을 도 11의 IGBT의 게이트 구조물(32)로 대체함으로써, 도 16에 도시한 바와 같은 IGBT가 만들어질 수 있다.
도 17은 본 발명의 또 다른 실시예에 의한 IGBT를 보여준다.
도 17에 도시한 IGBT는 도 11에 도시한 IGBT에서 게이트 구조물(32)을 변형한 예에 해당될 수 있다. 도 11과 다른 부분만 설명한다. 앞에서 설명된 참조번호와 동일한 참조번호는 동일한 부재를 나타낸다.
도 17을 참조하면, 게이트 구조물(34)은 게이트 전극(7), 게이트 절연막(26) 및 필드 플레이트(24)를 포함한다. 게이트 전극(7)과 필드 플레이트(24)는 게이트 절연막(26)으로 둘러싸여 있다. 게이트 구조물(34)에서 게이트 전극(7)과 필드 플레이트(24)의 배치와 위치관계는 도 11의 IGBT의 게이트 전극(7)과 필드 플레이트(14)의 배치 및 위치관계와 동일할 수 있다. 다만, 도 17에 도시한 IGBT에서 필드 플레이트(24)의 두께와 너비(폭)는 도 11의 필드 플레이트(14)보다 작다. 따라서 도 17에서 필드 플레이트(24)의 너비는 게이트 전극(7)의 너비보다 작다. 게이트 구조물(34)의 너비는 어느 위치에서나 동일하다고 볼 수 있다. 따라서 게이트 절연막(26)에서 필드 플레이트(24)를 둘러싸는 부분의 두께는 게이트 전극(7)을 둘러싸는 부분보다 두꺼울 수 있다. 게이트 절연막(26)에서 필드 플레이트(24)를 둘러싸는 부분의 두께는 게이트 전극(7)을 둘러싸는 부분의 두께보다 1.5~2.0배 정도 두꺼울 수 있다.
이와 같이 필드 플레이트(14) 둘레의 게이트 절연막(26)의 두께가 게이트 전극(7) 둘레보다 두꺼운 바, 게이트 구조물(26)의 내압이 높아질 수 있다. 따라서 게이트 구조물(26)의 절연 파괴를 방지할 수 있다.
도 18은 본 발명의 또 다른 실시예에 의한 IGBT를 보여준다. 도 18에 도시한 IGBT는 상술한 예들을 조합한 일 예일 수 있다.
예를 들면, 도 14에 도시한 IGBT에서 게이트 구조물(32)을 도 17에 도시한 IGBT의 게이트 구조물(34)로 대체한 것이 도 18의 IGBT와 동일할 수 있다.
도 19는 또 다른 조합의 예로써, 도 19에 도시한 IGBT는 도 15에 도시한 IGBT에서 게이트 구조물(32)을 도 17의 IGBT의 게이트 구조물(34)로 대체한 것과 동일할 수 있다.
도 20에 도시한 IGBT는 또 다른 조합의 예를 보여준다.
구체적으로, 도 20에 도시한 IGBT는 도 16에 도시한 IGBT에서 게이트 구조물(32)를 도 17에 도시한 IGBT의 게이트 구조물(34)로 대체한 것과 동일할 수 있다.
도 21은 도 14에 도시한 IGBT에서 필드 플레이트(14)와 제1 전극(8)이 전기적으로 접속된 경우를 보여준다. 필드 플레이트(14)가 제1 전극(8)에 접속되면, 필드 플레이트(14)의 전위가 고정되므로, 스위칭 시에 오작동을 일으키기가 한층 더 어려워진다.
도 21에서 도 14의 IGBT를 이용하여 설명하였으나, 도 11 내지 도 20에 도시한 IGBT 중 어떤 것을 사용하더라도 도 14의 IGBT를 사용하였을 때와 동등한 효과를 얻을 수 있다.
도 22는 본 발명의 일 실시예에 의한 IGBT의 평면을 보여준다. 도 22에서 편의 상, 제1 전극(8)은 도시하지 않았다.
도 22를 참조하면, 소스층(2), 콘택층(17)(또는 웰층(3)), 제2 필러층(11), 게이트 구조물(16)을 볼 수 있다. 상술한 실시예들의 IGBT의 모습은 도 22를 I-I'방향으로 절개한 단면의 모습일 수 있다.
도 22에서, 복수의 콘택층(17)(또는 웰층(30))이 Y축 방향으로 나란히 배열되어 있고, 서로 이격되어 있다. 소스층(2)은 복수의 콘택층(17)을 둘러싼다. X축 방향으로 소스층(2)의 양쪽에 게이트 구조물(16)이 존재한다. X축 방향으로 왼쪽에서 오른쪽으로 3개의 게이트 구조물(16)이 위치한다. 3개의 게이트 구조물(16)은 이격되어 있다. 왼쪽에서 첫째 게이트 구조물(16)과 둘째 게이트 구조물(16) 사이에 복수의 콘택층(17)과 이를 감싸는 소스층(2)이 위치한다. 그리고 둘째 게이트 구조물(16)과 셋째 게이트 구조물(16) 사이에 제2 필러층(11)이 존재한다. 게이트 구조물(16)은 도 11 내지 도 16의 게이트 구조물(32) 또는 도 17 내지 20의 게이트 구조물(34)일 수도 있다. 참조번호 18은 제1 전극(8)이 구비될 영역을 나타낸다. 콘택층(17)을 감싸도록 소스층(2)을 구비함으로써, 소스층(2)과 콘택층(17)은 제1 전극(8)에 확실히 접촉될 수 있다. 이에 따라 순방향 전압 강하를 유지함과 동시에 래치 업을 방지할 수 있다.
도 22에 도시한 배열은 X축의 + 방향 또는 - 방향으로 반복되고, Y축 방향의 + 방향 또는 - 방향으로 반복될 수 있고, 이렇게 해서 IGBT 어레이가 형성될 수 있다.
도 23은 본 발명의 다른 실시예에 의한 IGBT의 평면을 보여준다.
도 23은 도 22의 변형예일 수 있고, 도 22와 다른 부분에 대해서만 설명한다.
도 23을 참조하면, X축의 + 방향의 첫째 및 둘째 게이트 구조물(16) 사이에 복수의 소스층(2)과 복수의 콘택층(17)이 위치한다. 복수의 소스층(2)과 복수의 콘택층(17)은 Y축 방향으로 교번 배열되어 있다. 곧, 소스층(2) 사이사이에 콘택층(17)이 위치한다. 소스층(2)은 양쪽의 게이트 구조물(16)에 접촉된다. 콘택층(17)도 양쪽의 게이트 구조물(16)에 접촉된다. Y축 방향으로 소스층(2) 각각의 폭은 콘택층(17)보다 좁을 수 있다. 도 23에서 참조번호 18은 도 22와 마찬가지로 제1 전극(8)의 구비될 영역을 나타낸다. 제1 전극(8)이 구비될 영역(18)은 Y축 방향으로 소스층(2)과 콘택층(17)을 가로지른다.
도 23에서, 소스층(2)은 띠 형태로 각각 독립하여 형성되어 있다. 이와 같이 소스층(2)을 형성하면 채널 폭이 감소하기 때문에, 순방향 전압 강하는 조금 높아지지만 포화 전류가 낮게 억제되어 래치 업 내압은 도 22의 경우보다 높일 수 있다. 본 발명의 실시예에 의한 IGBT의 경우, 캐리어 축적 효과가 크기 때문에, 순방향 전압 강하는 충분히 낮게 유지될 수 있다.
도 22 및 도 23에서 제1 전극(8)은 소스층(2) 및 콘택트층(17)의 평평한 표면에 접촉된다. 그러나 제1 전극(8)이 구비될 영역(18)에 소정 깊이의 트랜치를 구비하고, 상기 트랜치를 채우도록 제1 전극(8)을 구비할 수도 있다.
도 24는 본 발명의 또 다른 실시예에 의한 IGBT의 평면을 보여준다.
도 22와 다른 부분에 대해서만 설명한다.
도 24를 참조하면, X축 방향의 첫째 및 둘째 게이트 구조물(16) 사이에 소스층(2), 트랜치(12) 및 콘택층(17)(또는 웰층(3))이 위치한다. 트랜치(12)는 제1 전극(8) 콘택을 위한 것이다. 콘택층(17)은 트랜치(12)을 통해 노출되는 부분이다. 트랜치(12)는 소스층(2) 사이에 위치한다. 트랜치(12)는 Y축 방향으로 형성되어 있고, 게이트 구조물(16)과 평행하다. 참조번호 18은 도 22, 도 23에서 설명한 바와 같이 제1 전극(8)이 구비될 영역을 나타낸다. 제1 전극(8)은 트랜치(12)을 통해 콘택층(17)에 접촉된다.
이와 같이, 제1 전극(8)은 트렌치(12)의 바닥에서 콘택층(17)과 접촉되고, 또한 소스층(2)의 표면에도 접촉되기 때문에, 래치 업 내압이 높아짐과 동시에 순방향 전압 강하 특성이 악화하지 않는다.
도 25는 본 발명의 또 다른 실시예에 의한 IGBT의 끝부분의 평면을 보여준다.
도 25를 참조하면, 제2 필러층(11)은 제1 전극(8)이 형성될 영역(18), 곧 콘택영역을 사이에 두고 제1 전극(8)과 접촉된다. 제2 필러층(11)이 완전히 플로팅(floating)인 경우, 전위가 고정되지 않고 소자의 동작이 불안정하게 될 수 있다. 이와 같이 소자 끝부분에 있어서 제2 필러층(11)을 제1 전극(8)과 접촉하는 것에 의해 전위를 안정되게 유지함과 동시에 제2 필러층(11)을 통하여 정공이 배출되는 효과를 최소한으로 억제할 수 있다.
다음에는 본 발명의 일 실시예에 의한 IGBT의 제조방법을 도 27 내지 도 48을 참조하여 단계별로 설명한다.
먼저, 도 27을 참조하면, 반도체 기판(50) 상에 제1 마스크(52)를 형성한다. 제1 마스크(52)는 반도체 기판(50)의 상부면의 일부를 덮는다. 반도체 기판(50)은, 예를 들면 n형 도전성 불순물이 도핑된 실리콘 기판 혹은 웨이퍼일 수 있다. 제1 마스크(52)는 감광막 패턴일 수 있다. 제1 마스크(52)를 형성하여, 예를 들면 기판(50)의 우측 일부를 노출시킨다. 기판(50)의 노출된 부분에 도전성 불순물을 주입하여 제2 불순물층(58)을 형성한다. 제2 불순물층(58)은 기판(50)의 상부면에서 소정 깊이에 이르는 영역이다. 제2 불순물층(58)에 주입된 도전성 불순물은, 예를 들면 p형 불순물일 수 있다. 상기 도전성 불순물의 주입은, 예를 들면 이온 주입 방법으로 실시할 수 있다. 후술되는 도전성 불순물의 주입도 이온 주입 방법으로 실시될 수 있다. 제2 불순물층(58)은 상술한 IGBT의 제2 필러층(11)에 대응될 수 있다. 제2 불순물층(58)을 형성한 다음, 제1 마스크(52)를 제거한다.
다음, 도 28을 참조하면, 기판(50) 상에 제2 불순물층(58)을 덮는 제2 마스크(56)를 형성한다. 제2 마스크(56)는 감광막 패턴일 수 있다. 기판(50)의 상부면의 노출된 부분에 도전성 불순물을 주입한다. 이때, 도전성 불순물은 제1 도전형으로써, 예를 들면 n형 도전성 불순물일 수 있다. 반면, 제2 불순물층(58)을 형성하기 위해 사용된 도전성 불순물은 제2 도전형일 수 있다. 제1 도전형 불순물의 주입과정에서 제2 불순물층(58)은 제2 마스크(56)에 의해 보호된다. 상기 제1 도전형 불순물의 주입으로 인해 기판(50)에 제1 불순물층(54)이 형성된다. 제1 불순물층(54)과 제2 불순물층(58) 사이에 계면이 형성된다. 곧, 제1 불순물층(54)과 제2 불순물층(58)은 접촉된다. 제1 불순물층(54)은 제2 불순물층(58)과 같은 깊이로 형성할 수 있다. 그러나 제1 불순물층(54)의 두께는 제2 불순물층(58)과 다를 수 있다. 예컨대, 제1 불순물층(54)의 두께는 제2 불순물층(58)보다 얇을 수 있다. 제1 불순물층(54)의 바닥은 제2 불순물층(58)의 바닥과 동일한 높이에 있을 수 있다. 제1 불순물층(54)을 형성하기 위한 도전성 불순물 주입공정에서 도전성 불순물의 도스량은, 예를 들면 3ㅧ 1012㎝-2 이상일 수 있는데, 보다 구체적으로는 4ㅧ 1012㎝-2 이상, 8ㅧ 1012㎝-2 이하일 수 있다. 제1 불순물층(54)을 형성한 다음, 제2 마스크(56)를 제거한다.
도 27-도 28에서 제1 불순물층(54)을 형성한 다음, 제2 불순물층(58)을 형성할 수도 있다.
다음, 도 29에 도시한 바와 같이, 기판(50)에 매립 게이트 구조물을 형성하기 위한 트랜치를 형성하기 위해 기판(50)의 상부면 상에, 곧 제1 및 제2 불순물층(54, 58)의 상부면 상에 제3 마스크(64)를 형성한다. 제3 마스크(64)가 형성된 후, 기판(50)의 상부면에서 제1 불순물층(54)의 일부와 제2 불순물층(58)의 일부만 노출된다. 제2 불순물층(58)이 더 많이 노출될 수 있다. 제3 마스크(64)는 감광막 패턴일 수 있다. 후속공정에서 형성되는 게이트 전극은 제1 불순물층(54) 영역에 위치하고, 제1 및 제2 불순물층(54, 58)의 경계를 넘지 않는다. 그러므로 제3 마스크(64)는 이러한 점을 감안하여 적정 부분이 노출되도록 형성할 수 있다.
다음, 제3 마스크(64)가 존재하는 상태에서 제1 불순물층(54)의 노출된 부분과 제2 불순물층(58)의 노출된 부분을 식각한다. 이러한 식각은 제1 및 제2 불순물층(54, 58)의 바닥이 노출되지 않는 범위에서 기판(50)의 상부면으로부터 소정 깊이에 이를 때까지 실시할 수 있다. 이러한 식각으로, 기판(50)의 제1 및 제2 불순물층(54, 58)으로 이루어진 영역에 트랜치(74)가 형성된다. 트랜치(74)가 형성되면서 제1 및 제2 불순물층(54, 58)의 접촉 계면도 좁아진다. 트랜치(74)를 통해 제1 및 제2 불순물층(54, 58)이 부분적으로 노출된다. 트랜치(74)의 바닥은 비율은 다르지만 제1 및 제2 불순물층(54, 58)으로 이루어진다. 트랜치(74)의 왼쪽 내벽은 제1 불순물층(54)으로 이루어진다. 그리고 트랜치(74)오른쪽 내벽은 제2 불순물층(58)만으로 이루어진다. 트랜치(74)를 형성한 후, 제3 마스크(64)를 제거한다.
다음, 도 30을 참조하면, 제1 및 제2 불순물층(54, 58)의 상부면 상에 트랜치(74)의 내면 전체를 덮는 제1 절연막(76)을 형성한다. 제1 절연막(76)에서 트랜치(74) 내면을 덮는 부분은 게이트 절연막으로 사용될 수 있다. 제1 절연막(76)은 산화막일 수 있는데, 예를 들면 실리콘 산화막일 수 있다. 제1 절연막(76)의 두께는 공정조건을 제어하여 조절할 수 있다. 이렇게 제1 절연막(76)의 두께를 조절할 수 있으므로, 게이트 전극이 형성될 영역을 제1 불순물층(54) 위쪽으로 한정할 수 있다.
다음, 도 31을 참조하면, 제1 절연막(76)이 형성된 후, 제1 절연막(76) 상에 트랜치(74)를 채우는 도전층(78)을 형성한다. 도전층(78)은 트랜지스터의 게이트 전극으로 사용될 수 있는 물질로 형성할 수 있다. 도전층(78)을 형성한 다음, 도전층(78)의 상부면을 평탄화한다. 평탄화는, 예를 들면 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 방법으로 수행할 수 있다. 상기 평탄화는 제1 및 제2 불순물층(54, 58)이 노출될 때까지 실시할 수 있다. 이러한 평탄화에 의해 도 32에 도시한 바와 같이, 제1 절연막(76)과 도전층(78)은 트랜치(74)에만 남게 된다. 그리고 평탄화 후, 노출되는 도전층(78)의 표면은 산화시킨다. 이렇게 해서, 트랜치(74)에 남은 도전층(78)은 절연막으로 둘러싸이게 된다. 곧, 매립된 도전층(78)이 형성된다. 매립된 도전층(78)은 게이트 전극으로 사용된다. 도 32에서 트랜치(74)를 채운 제1 절연막(76)과 도전층(78)의 결합물은 상술한 IGBT의 게이트 구조물(16)에 대응될 수 있다.
계속, 도 32를 참조하면, 상기 평탄화 후, 노출되는 도전층(78)의 표면을 산화시켜 상술한 IGBT의 게이트 구조물(16)에 대응되는 결합물을 형성한 다음, 제1 및 제2 불순물층(54, 58)에 도전성 불순물을 주입한다. 이 과정에서 매립된 도전층(78)과 이를 감싸는 절연막(76)은 마스크 역할을 할 수 있다. 상기 도전성 불순물은 제2 불순물층(58)에 주입된 것과 동일할 수 있다. 상기 도전성 불순물의 주입으로, 제1 불순물층(54)에 제3 불순물층(62)이 형성된다. 제3 불순물층(62)은 p형 웰(p-well)일 수 있다. 제3 불순물층(62)의 바닥은 도전층(78)의 상부면과 하부면 사이에 있을 수 있다. 상기 도전성 불순물의 주입 에너지를 조절하여 제3 불순물층(62)의 깊이(혹은 두께)는 조절할 수 있다. 제3 불순물층(62)은 제1 불순물층(54)과 접촉된다. 제3 불순물층(62)은 상술한 IGBT의 웰층(3)에 대응될 수 있다.
다음, 도 33을 참조하면, 기판(50)의 상부면 상에 제3 불순물층(62)의 일부만을 노출시키는 제4 마스크(70)를 형성한다. 제4 마스크(70)는 감광막 패턴일 수 있다. 제3 불순물층(62)의 노출된 영역에 제1 도전형의 도전성 불순물을 주입하여 제3 불순물층(62)에 제4 불순물층(68)을 형성한다. 제4 불순물층(68)을 형성할 때, 도전성 불순물의 주입량은 제3 불순물층(62)을 형성할 때보다 많을 수 있다. 제4 불순물층(68)의 두께는 제3 불순물층(62)보다 얇다. 제4 불순물층(68)은 기판(50)의 상부면(혹은 제3 불순물층(62)의 상부면)으로부터 소정 깊이에 이르는 영역이다. 제4 불순물층(68)의 바닥은 제3 불순물층(62)의 상부면과 바닥 사이에 위치한다. 제4 불순물층(68)은 제1 절연막(76)과 접촉된다. 제4 불순물층(68)은 상술한 IGBT의 소스층(2)에 대응될 수 있다. 제4 불순물층(68)을 형성한 다음, 제4 마스크(70)를 제거한다.
다음, 도 34에 도시한 바와 같이, 기판(50) 위쪽에 상부 전극패턴(86)을 형성한다. 상부 전극패턴(86)은 제3 및 제4 불순물층(62, 68)의 상부면과 접촉된다. 상부 전극패턴(86)은 에미터(emitter)로써, 상술한 IGBT의 제1 전극(8)에 해당될 수 있다. 상부 전극패턴(86)은 도전층의 증착과 증착된 도전층을 사진 및 식각 공정을 이용하여 패터닝함으로써 형성할 수 있다.
다음, 도 35를 참조하면, 기판(50)의 밑면을 통해 기판(50)에 제1 도전형 불순물을 주입하여 확산시킨다. 이러한 확산은 상술한 도전성 불순물 주입 공정 후에도 실시할 수 있는 것이다. 이 결과, 기판(50)의 밑면을 포함하는 소정 두께의 영역에 제5 불순물층(80)이 형성된다. 제5 불순물층(80)의 상부면, 곧 제5 불순물층(80)의 위쪽 경계는 기판(50)의 밑면으로부터 위로 소정 거리만큼 이격되어 있다. 제5 불순물층(80)에 제1 도전형 불순물을 주입할 때, 도스량은 후속 공정에서 형성되는 제6 불순물층(82)을 형성하기 위해 주입되는 도스량의 0.7배 이상, 1.25배 이하일 수 있다.
도 36을 참조하면, 기판(50)의 밑면을 통해서 제5 불순물층(80)에 제6 불순물층(82)을 형성한다. 제6 불순물층(82)은 기판(50)의 밑면으로부터 위로 소정의 두께를 갖는 영역이다. 제6 불순물층(82)의 상부면, 곧 상부 경계는 제5 불순물층(80)의 상부면 아래에 있다. 제6 불순물층(82)이 형성되면서 제5 불순물층(80)의 영역은 제5 불순물층(80)의 상부면과 제6 불순물층(82)의 상부면 사이의 영역으로 한정된다. 제5 불순물층(80)의 이렇게 한정된 영역은 상술한 IGBT의 버퍼층(5)에 대응된다. 제6 불순물층(82)은 제2 도전형 불순물, 예컨대 p형 도전성 불순물을 주입하여 형성할 수 있다. 제2 도전형 불순물을 주입한 후, 가열화여 활성화시킬 수 있다. 제6 불순물층(82)에 대한 도스량은, 예를 들면 3ㅧ 1013㎝-2 이하일 수 있다. 제6 불순물층(82)은 상술한 IGBT의 드레인층(4)에 대응될 수 있다.
다음, 도 37에 도시한 바와 같이, 기판(50)의 밑면에, 곧 제6 불순물층(82)의 밑면에 하부 전극패턴(88)을 형성한다. 하부 전극패턴(88)은 컬렉터(collector)로써, 상술한 IGBT의 제2 전극(9)에 해당될 수 있다.
다음에는 본 발명의 다른 실시예에 의한 IGBT의 제조방법으로써, 게이트 전극과 필드 플레이트를 포함하는 IGBT 제조 방법을 설명한다. 앞에서 설명한 제조방법과 다른 부분만 설명한다.
도 38을 참조하면, 제1 및 제2 불순물층(54, 58) 상에 트랜치(74) 내면 전체를 덮는 제1 절연막(76)을 형성한 다음, 트랜치(74) 안에 제1 도전층(90)을 형성한다. 제1 도전층(90)은 트랜치(76)의 일부를 채우는 정도의 두께로 형성한다. 제1 도전층(90)은 제1 게이트 물질이라 할 수 있다. 제1 도전층(90)은 실리콘을 포함할 수도 있다.
다음, 도 39에 도시한 바와 같이, 제1 도전층(90)를 산화시켜 제1 도전층(90)의 상부면을 절연막으로 덮는다. 제1 도전층(90)의 상부면을 덮는 절연막은 제1 절연막(76)과 동일한 것일 수 있다. 절연막으로 덮인 제1 도전층(90)은 상술한 IGBT의 필드 플레이트(14)에 대응될 수 있고, 실드 게이트(shield gate)로 사용될 수 있다.계속해서, 도 40을 참조하면, 제1 절연막(76) 상에 트랜치(74)의 나머지를 채우는 제2 도전층(96)을 형성한다. 제2 도전층(96)은 트랜지스터의 게이트 전극으로 사용될 수 있는 물질로 형성할 수 있다. 제2 도전층(96)은 도 31의 도전층(78)과 동일한 물질로 형성할 수도 있다. 제2 도전층(96)은, 예를 들면 폴리 실리콘층일 수 있다. 제2 도전층(96)은 제2 게이트 물질이라 할 수 있다. 제1 및 제2 불순물층(54, 58) 상에서 제2 도전층(96)과 제1 절연층(76)을 제거한다. 제2 도전층(96)과 제1 절연층(76)은 CMP나 다른 평탄화 방법을 이용하여 제거할 수 있다. 이때, 평탄화는 제1 및 제2 불순물층(54, 58)이 노출될 때까지 실시할 수 있다. 이러한 식각 후, 제2 도전층(96)은 트랜치(74)에만 남게 되고, 제2 도전층(96)의 표면, 곧 제2 도전층(96)의 상부면은 노출된다. 이어서 제2 도전층(96)의 노출된 표면을 산화시킨다. 이 결과, 도 41에 도시한 바와 같이, 제2 도전층(96)은 절연막(예컨대, 실리콘 산화막)으로 둘러싸이고, 제2 도전층(96)은 매립된 도전층이 된다. 제2 도전층(96)의 노출된 표면을 덮는 절연막은 제1 절연막(76)과 동일한 두께로 형성할 수 있다. 매립된 제2 도전층(96)은 도 11의 게이트 전극(7)에 대응될 수 있다. 그리고 제1 및 제2 도전층(90, 96)과 이들을 둘러싸는 절연막(76)을 포함하는 구조물은 도 11의 게이트 구조물(32)에 해당될 수 있다. 매립된 제2 도전층(96)을 형성한 다음, 후속 공정은 도 32 내지 도 37의 공정을 따라 수행할 수 있다.
도 43 내지 도 48은 본 발명의 또 다른 실시예에 의한 IGBT의 제조 방법에 관한 것으로써, 상술한 IGBT의 웰층(3)에 대응되는 제3 불순물층(62)에 2개의 불순물층을 포함하는 IGBT의 제조방법을 보여준다. 상술한 실시예와 다른 부분만 설명한다.
먼저, 도 43을 참조하면, 제2 및 제3 불순물층(58, 62) 상에 제5 마스크(100)를 형성한다. 제5 마스크(100)는 제2 불순물층(58)의 상부면 전체와 제3 불순물층(62)의 상부면 일부와 도전층(78)과 도전층(78)을 둘러싸는 절연막(76)을 덮는다. 제3 불순물층(62)의 상부면의 일부는 노출된다. 제5 마스크(100)는 감광막 패턴일 수 있다. 제3 불순물층(62)의 상부면의 노출된 부분에 제2 도전형의 불순물을 주입하여 제7 불순물층(102)을 형성한다. 제7 불순물층(102)의 두께는 제3 불순물층(62)보다 얇다. 제7 불순물층(102)은 제3 불순물층(62) 내에 형성된다. 제7 불순물층(102)의 바닥은 제3 불순물층(62)의 바닥과 이격되어 있다. 제7 불순물층(102)은 제2 불순물층(58)과 이격된다. 제7 불순물층(102)은 도 8, 도 14 및 도 18 등의 콘택층(17)에 대응될 수 있다. 따라서 제7 불순물층(102)은 고농도로 도핑될 수 있다. 제7 불순물층(102)을 형성한 다음, 제5 마스크(100)를 제거한다.
다음, 도 44를 참조하면, 제2 및 제5 불순물층(58, 102)의 상부면 상에 제6 마스크(110)를 형성한다. 제6 마스크(110)는 감광막 패턴일 수 있다. 제6 마스크(110)는 제2 불순물층(58)의 상부면 전체와 제7 불순물층(102)의 상부면 일부와 매립된 도전층(78)과 도전층(78)을 둘러싸는 절연막(76)을 덮는다. 따라서 제7 불순물층(102)의 상부면의 일부가 노출되고, 제7 불순물층(102)과 제2 불순물층(58) 사이의 제3 불순물층(62)의 상부면 전체가 노출된다. 제6 마스크(110)가 존재하는 상태에서, 제3 불순물층(62)과 제7 불순물층(102)의 노출된 부분에 제1 도전형의 불순물, 예컨대 n형 도전성 불순물을 주입한 다음, 제6 마스크(110)를 제거한다. 이 결과, 제8 불순물층(112)이 형성된다.
도 45를 참조하면, 제8 불순물층(112)의 대부분은 제3 불순물층(62)에 형성되고, 일부는 제7 불순물층(102)에 형성된다. 따라서 제8 불순물층(112)은 제3 및 제5 불순물층(62, 102)에 접촉된다. 제8 불순물층(112)은 매립된 도전층(78)을 감싸는 절연막(76)과 접촉된다. 매립된 도전층(78)과 절연막(76)으로 인해 제3 내지 제5 불순물층(62, 102, 112)은 제2 불순물층(58)과 이격된다. 제8 불순물층(112)의 두께는 제7 불순물층(102)보다 얇다. 제8 불순물층(112)의 바닥은 제7 불순물층(102)의 바닥과 이격되어 있다. 제7 불순물층(102)의 바닥은 제8 불순물층(112)의 바닥과 제3 불순물층(62)의 바닥 사이에 위치한다. 제8 불순물층(112)은 상술한 IGBT의 소스층(2)에 대응된다.
도 46을 참조하면, 제2 불순물층(58)과 제1 절연막(76)과 제8 불순물층(112) 상에 제7 마스크(118)를 형성한다. 제7 마스크(118)는 제2 불순물층(58)의 상부면 전체와 제1 절연막(76)의 상부면 전체와 제8 불순물층(112)의 일부를 덮는다. 제8 불순물층(112)의 일부가 노출되고, 제7 불순물층(102)의 상부면이 노출된다. 제7 마스크(118)가 있는 상태에서 제7 및 제8 불순물층(102, 112)의 노출된 부분을 식각한다. 이때, 식각은 제8 불순물층(112)의 노출된 부분이 모두 식각되고, 제7 불순물층(102)의 일부가 식각될 때까지 실시할 수 있다. 이러한 식각으로 제7 불순물층(102)의 노출된 부분의 평평한 부분은 제8 불순물층(112)의 바닥보다 낮을 수 있다. 이러한 식각으로 제7 및 제8 불순물층(102, 112)으로 이루어진 영역에 트랜치(120)가 형성된다. 상기 식각 후, 제7 마스크(118)를 제거한다.
다음, 도 47에 도시한 바와 같이, 트랜치(120)를 채우는 상부 전극패턴(122)을 형성한다. 상부 전극패턴(122)은 트랜치(122)를 채우고, 제8 불순물층(112)의 일부 영역 상으로 확장된 형태로 패터닝될 수 있다. 상부 전극패턴(122)은 도 10, 도 16, 도 20의 제1 전극(8)에 대응될 수 있다.
다음, 도 48을 참조하면, 기판(50)에 제5 및 제6 불순물층(80, 82)을 형성한 다음, 제6 불순물층(82)의 밑면에 하부 전극패턴(88)을 형성한다.
도 46-도 48에서 상부 전극패턴(122)이 먼저 형성된 상태에서 하부 전극패턴(88)이 형성되는 과정을 설명하였지만, 하부 전극패턴(88)이 형성된 다음, 상부 전극패턴(122)이 형성될 수도 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
1:드리프트층 2:소스층
3:웰층 4:드레인층
5:버퍼층 6, 26:게이트 절연막
7:게이트 전극 8, 9:제1 및 제2 전극
10, 11:제1 및 제2 필러층 12, 74, 120:트랜치
13:제1 전극(8)의 소스층(2) 표면으로 확장된 부분
14, 24:필드 플레이트 16, 32, 34:게이트 구조물
17:콘택층 18:제1 전극(8)이 구비될 영역(콘택영역)
50:기판
52, 56, 64, 70, 100, 110, 118:제1 내지 제7 마스크
54, 58, 62, 68, 80, 82, 102, 112:제1 내지 제8 불순물층
76:제1 절연막 78, 90, 96 :제1 내지 제3 도전층
86, 122:상부 전극패턴 88:하부 전극패턴

Claims (20)

  1. 드리프트층
    상기 드리프트층 상에 접촉된 제1 및 제2 필러층
    상기 제1 필러층에 접촉되고, 상기 제2 필러층과 이격된 웰층
    상기 웰층에 접촉되고 상기 제2 필러층과 이격된 소스층
    상기 드리프트층 상에 위치하고, 상기 제1 필러층, 상기 제2 필러층, 상기 소스층 및 상기 웰층에 접촉된 게이트 구조물
    상기 드리프트층 아래에 접촉된 버퍼층
    상기 버퍼층에 접촉된 드레인층
    상기 소스층 및 상기 웰층에 접촉된 제1 전극 및
    상기 드레인층에 접촉된 제2 전극을 포함하고,
    상기 드리프트층, 상기 제1 필러층, 상기 소스층 및 상기 버퍼층은 제1 도전형 불순물을 포함하고, 상기 제2 필러층, 상기 웰층 및 상기 드레인층은 상기 제2 도전형의 불순물을 포함하며, 상기 제2 필러층은 플로팅(floating)된 절연 게이트 바이폴라 트랜지스터.
  2. 제 1 항에 있어서,
    상기 게이트 구조물은,
    게이트 전극 및
    상기 게이트 전극을 감싸는 게이트 절연막을 포함하는 절연 게이트 바이폴라 트랜지스터.
  3. 제 2 항에 있어서,
    상기 게이트 전극은 상기 제1 필러층 위에 위치하는 절연 게이트 바이폴라 트랜지스터.
  4. 제 1 항에 있어서,
    상기 제1 필러층에 대한 상기 제1 도전형 불순물의 도스량은 3x1012cm-2 ~ 8x1012cm-2인 절연 게이트 바이폴라 트랜지스터.
  5. 제 1 항에 있어서,
    상기 드레인층에 대한 상기 제2 도전형 불순물의 도스량은 3x1013cm-2 ~ 1x1015cm-2인 절연 게이트 바이폴라 트랜지스터.
  6. 제 1 항에 있어서,
    상기 버퍼층에 대한 상기 제1 도전형 불순물의 도스량(Nb)과 상기 드레인층에 대한 상기 제2 도전형 불순물의 도스량(Pd)은 다음의 수식관계를 만족하는 절연 게이트 바이폴라 트랜지스터.
    Figure pat00002
  7. 제 2 항에 있어서,
    상기 게이트 구조물은 상기 게이트 전극과 이격된 필드 플레이트를 더 포함하고, 상기 게이트 전극과 상기 필드 플레이트는 상기 절연막으로 둘러싸인 절연 게이트 바이폴라 트랜지스터.
  8. 제 7 항에 있어서,
    상기 절연막에서 상기 필드 플레이트를 둘러싸는 부분이 상기 게이트 전극을 둘러싸는 부분보다 두꺼운 절연 게이트 바이폴라 트랜지스터.
  9. 제 1 항에 있어서,
    상기 제1 전극의 일부는 매립되어 있는 절연 게이트 바이폴라 트랜지스터.
  10. 기판에 제1 불순물층을 형성하는 단계
    상기 기판에 상기 제1 불순물층과 접촉되는 제2 불순물층을 형성하는 단계
    상기 제1 및 제2 불순물층과 접촉되는 게이트 구조물을 형성하는 단계
    상기 제1 불순물층에 상기 게이트 구조물과 접촉되는 제3 불순물층을 형성하는 단계
    상기 제3 불순물층에 상기 게이트 구조물과 접촉되는 제4 불순물층을 형성하는 단계
    상기 제3 및 제4 불순물층에 접촉되는 제1 전극을 형성하는 단계
    상기 기판에 상기 제1 및 제2 불순물층과 이격된 버퍼층과 드레인층을 순차적으로 형성하는 단계 및
    상기 드레인층에 접촉되는 제2 전극을 형성하는 단계를 포함하고,
    상기 기판과, 상기 제1 및 제4 불순물층과, 상기 버퍼층은 제1 도전형 불순물을 주입하여 형성하고, 상기 제2 및 제3 불순물층과 상기 드레인층은 제2 도전형 불순물을 주입하여 형성하며, 상기 제2 불순물층은 플로팅시키는 절연 게이트 바이폴라 트랜지스터의 제조방법.
  11. 제 10 항에 있어서,
    상기 게이트 구조물을 형성하는 단계는,
    상기 제1 및 제2 불순물층을 포함하는 영역에 상기 제1 및 제2 불순물층이 노출되는 트랜치를 형성하는 단계
    상기 트랜치 내면을 절연막으로 덮는 단계
    내면이 상기 절연막으로 덮인 상기 트랜치의 적어도 일부를 제1 도전층으로 채우는 단계 및
    상기 제1 도전층의 노출된 부분을 산화시키는 단계를 포함하는 절연 게이트 바이폴라 트랜지스터의 제조방법.
  12. 제 10 항에 있어서,
    상기 버퍼층과 상기 드레인층을 순차적으로 형성하는 단계는,
    상기 기판의 밑면을 통해 상기 기판에 제5 불순물층을 형성하는 단계 및
    상기 기판의 밑면을 통해 상기 제5 불순물층의 일부에 제6 불순물층을 형성하는 단계를 포함하고,
    상기 제6 불순물층은 상기 드레인층이고, 상기 제5 불순물층의 나머지는 상기 버퍼층인 절연 바이폴라 트랜지스터 제조방법.
  13. 제 11 항에 있어서,
    상기 내면이 상기 절연막으로 덮인 상기 트랜치는 상기 제1 도전층으로 완전히 채우는 절연 게이트 바이폴라 트랜지스터의 제조방법.
  14. 제 11 항에 있어서,
    상기 내면이 상기 절연막으로 덮인 상기 트랜치의 일부를 상기 제1 도전층으로 채우고,
    상기 트랜치의 나머지를 제2 도전층으로 채우는 단계 및
    상기 제2 도전층의 상부면(노출면)을 산화시키는 단계를 포함하는 절연 게이트 바이폴라 트랜지스터의 제조방법.
  15. 제 10 항에 있어서,
    상기 제1 불순물층에 대한 상기 제1 도전형 불순물의 도스량은 3x1012cm-2 ~ 8x1012cm-2인 절연 게이트 바이폴라 트랜지스터의 제조방법.
  16. 제 10 항에 있어서,
    상기 드레인층에 대한 상기 제2 도전형 불순물의 도스량은 3x1013cm-2 ~ 1x1015cm-2인 절연 게이트 바이폴라 트랜지스터의 제조방법.
  17. 제 10 항에 있어서,
    상기 버퍼층에 대한 상기 제1 도전형 불순물의 도스량(Nb)과 상기 드레인층에 대한 상기 제2 도전형 불순물의 도스량(Pd)은 다음의 수식관계를 만족하는 절연 게이트 바이폴라 트랜지스터의 제조방법.
    Figure pat00003
  18. 제 10 항에 있어서,
    상기 제1 전극을 형성하는 단계는,
    상기 제3 및 제4 불순물층의 일부를 제거하여 트랜치를 형성하는 단계 및
    상기 트랜치에 상기 제1 전극의 일부를 채우는 단계를 포함하는 절연 게이트 바이폴라 트랜지스터의 제조방법.
  19. 제 10 항에 있어서,
    상기 제3 불순물층에 상기 제4 불순물층과 접촉되는 제7불순물층을 더 형성하는 절연 게이트 바이폴라 트랜지스터의 제조방법.
  20. 제 19 항에 있어서,
    상기 제1 전극을 형성하는 단계는,
    상기 제4 및 제7 불순물층의 일부를 제거하여 트랜치를 형성하는 단계 및
    상기 트랜치에 상기 제1 전극의 일부를 채우는 단계를 포함하는 절연 게이트 바이폴라 트랜지스터의 제조방법.
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