JPWO2018030444A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

半導体基板と、半導体基板の内部に設けられた第１導電型のエミッタ領域と、半導体基板の内部においてエミッタ領域の下方に設けられた第２導電型のベース領域と、半導体基板の内部においてベース領域よりも下方に設けられ、不純物として水素を含む、第１導電型の蓄積領域と、半導体基板の上面からエミッタ領域、ベース領域および蓄積領域を貫通して設けられたトレンチ部とを備える半導体装置を提供する。

Description

本発明は、半導体装置および半導体装置の製造方法に関する。
従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の半導体装置において、キャリアを蓄積する蓄積領域をｐ型ベース領域の下に形成する構造が知られている（例えば、特許文献１および２参照）。キャリアを蓄積することで、半導体装置のオン電圧を低減する。
特許文献１ 特開２００７−３１１６２７号公報
特許文献２ 特開２０１４−７２５４号公報
 解決しようとする課題
リン等の不純物を注入して、比較的に深い位置に蓄積領域を形成すると、半導体基板の深さ方向における蓄積領域の位置および幅にばらつきが生じやすい。蓄積領域の位置および幅にばらつきが生じると、ベース領域におけるドーピング濃度分布に影響を与え、半導体装置の閾値が変動してしまう場合がある。
一般的開示
本発明の第１の態様においては、半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板の内部に設けられた第１導電型のエミッタ領域を備えておい。半導体装置は、半導体基板の内部においてエミッタ領域の下方に設けられた第２導電型のベース領域を備えてよい。半導体装置は、半導体基板の内部においてベース領域よりも下方に設けられ、不純物として水素を含む、第１導電型の蓄積領域を備えてよい。半導体装置は、半導体基板の上面からエミッタ領域、ベース領域および蓄積領域を貫通して設けられたトレンチ部を備えてよい。
ベース領域に、水素が含まれてよい。半導体基板の深さ方向における水素の濃度分布が、ベース領域および蓄積領域の双方においてピークを有してよい。
蓄積領域における水素濃度分布のピーク値は、ベース領域における水素濃度分布のピーク値よりも高くてよい。半導体基板の深さ方向において、ベース領域のドーピング濃度分布のピーク位置と、ベース領域の水素濃度分布のピーク位置とが一致していてよい。
ベース領域におけるドーピング濃度分布のピーク値よりも、ベース領域における水素濃度分布のピーク値のほうが大きくてよい。半導体装置は、半導体基板の内部において蓄積領域よりも下方に設けられ、エミッタ領域よりもドーピング濃度の低い第１導電型のドリフト領域を備えてよい。ベース領域における水素濃度分布のピーク値は、ドリフト領域におけるドーピング濃度よりも高くてよい。
半導体装置は、半導体基板の内部において、ベース領域と蓄積領域との間に、蓄積領域よりもドーピング濃度の低い中間領域を備えてよい。半導体装置は、半導体基板の上面において前記トレンチ部を覆うように設けられた層間絶縁膜を備えてよい。半導体装置は、トレンチ部の上方における層間絶縁膜の上面全体に設けられたバリアメタルを備えてよい。
本発明の第２の態様においては、半導体装置の製造方法を提供する。製造方法は、半導体基板の上面側に、第１導電型のエミッタ領域、および、エミッタ領域の下方に設けられた第２導電型のベース領域を形成する不純物領域形成段階を備えてよい。製造方法は、半導体基板の上面からプロトンを注入して、ベース領域よりも下方に設けられ、不純物として水素を含む第１導電型の蓄積領域を形成するプロトン注入段階を備えてよい。
製造方法は、不純物領域形成段階とプロトン注入段階との間に、半導体基板の上面からエミッタ領域およびベース領域を貫通するトレンチ部を形成するトレンチ形成段階を備えてよい。製造方法は、不純物領域形成段階とプロトン注入段階との間に、半導体基板の上面においてトレンチ部を覆うように層間絶縁膜を形成する層間絶縁膜形成段階を備えてよい。製造方法は、不純物領域形成段階とプロトン注入段階との間に、トレンチ部の上方における層間絶縁膜の上面全体にバリアメタルを形成するバリアメタル形成段階を備えてよい。
上記の発明の概要は、本発明の特徴の全てを列挙したものではない。これらの特徴群のサブコンビネーションも発明となりうる。
本発明の実施形態に係る半導体装置１００の上面を部分的に示す図である。 図１におけるａ−ａ'断面の一例を示す図である。 図２のｃ−ｃ'断面における不純物および水素の濃度分布の一例を示す図である。 図２のｃ−ｃ'断面における不純物および水素の濃度分布の他の例を示す図である。 図１におけるａ−ａ'断面の他の例を示す図である。 図５のｃ−ｃ'断面における不純物および水素の濃度分布の一例を示す図である。 図１におけるａ−ａ'断面の他の例を示す図である。 図１におけるａ−ａ'断面の他の例を示す図である。 半導体基板１０の上面近傍における断面を部分的に示す図である。 半導体装置１００の製造方法の一例を示すフローチャートである。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向に限定されない。各実施例においては、第１導電型をｎ型、第２導電型をｐ型とした例を示しているが、基板、層、領域等の導電型は、それぞれ逆の極性であってもよい。
図１は、本発明の実施形態に係る半導体装置１００の上面を部分的に示す図である。本例の半導体装置１００は、ＩＧＢＴ等のトランジスタを含むトランジスタ部７０、および、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含むダイオード部８０を有する半導体チップである。ダイオード部８０は、半導体基板の上面においてトランジスタ部７０と隣接して形成される。図１においてはチップ端部周辺のチップ上面を示しており、他の領域を省略している。
また、図１においては半導体装置１００における半導体基板の活性領域を示すが、半導体装置１００は、活性領域を囲んでエッジ終端構造部を有してよい。活性領域は、半導体装置１００をオン状態に制御した場合に電流が流れる領域を指す。エッジ終端構造部は、半導体基板の上面側の電界集中を緩和する。エッジ終端構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
本例の半導体装置１００は、半導体基板の上面側の内部に形成されたゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を備える。また、本例の半導体装置１００は、半導体基板の上面の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。エミッタ電極５２およびゲート金属層５０は互いに分離して設けられる。ゲートトレンチ部４０およびダミートレンチ部３０は、トレンチ部の一例である。
エミッタ電極５２およびゲート金属層５０と、半導体基板の上面との間には層間絶縁膜が形成されるが、図１では省略している。本例の層間絶縁膜には、コンタクトホール２６、コンタクトホール２８、コンタクトホール４９およびコンタクトホール５４が、当該層間絶縁膜を貫通して形成される。
エミッタ電極５２は、コンタクトホール５４を通って、半導体基板の上面におけるエミッタ領域１２、コンタクト領域１５およびベース領域１４と接触する。また、エミッタ電極５２は、コンタクトホール２６およびコンタクトホール２８を通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２とダミー導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部２１および接続部２５が設けられてよい。接続部２１および接続部２５は、半導体基板の上面に形成される。接続部２１および接続部２５と半導体基板とは、酸化膜等の絶縁膜で絶縁される。
ゲート金属層５０は、コンタクトホール４９を通って、ゲートランナー４８と接触する。ゲートランナー４８は、不純物がドープされたポリシリコン等で形成される。ゲートランナー４８は、半導体基板の上面において、ゲートトレンチ部４０内のゲート導電部と接続される。ゲートランナー４８は、ダミートレンチ部３０内のダミー導電部とは接続されない。本例のゲートランナー４８は、コンタクトホール４９の下方から、ゲートトレンチ部４０の先端部まで形成される。ゲートランナー４８と半導体基板とは、酸化膜等の絶縁膜で絶縁される。ゲートトレンチ部４０の先端部においてゲート導電部は半導体基板の上面に露出しており、ゲートランナー４８と接触する。
エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。例えば、各電極の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金で形成される。各電極は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよく、コンタクトホール内においてタングステン等で形成されたプラグを有してもよい。
１以上のゲートトレンチ部４０および１以上のダミートレンチ部３０は、トランジスタ部７０の領域において所定の配列方向に沿って所定の間隔で配列される。トランジスタ部７０においては、配列方向に沿って１以上のゲートトレンチ部４０と、１以上のダミートレンチ部３０とが交互に形成されてよい。
本例のゲートトレンチ部４０は、配列方向と垂直な延伸方向に沿って延伸する２つの延伸部分と、２つの延伸部分を接続する接続部分を有してよい。接続部分の少なくとも一部は曲線状に形成されることが好ましい。ゲートトレンチ部４０の２つの延伸部分の端部を接続することで、延伸部分の端部における電界集中を緩和できる。ゲートランナー４８は、ゲートトレンチ部４０の接続部分において、ゲート導電部と接続してよい。
本例のダミートレンチ部３０は、ゲートトレンチ部４０のそれぞれの延伸部分の間に設けられる。これらのダミートレンチ部３０は、延伸方向に延伸する直線形状を有してよい。
なお、トランジスタ部７０において、ダイオード部８０との境界には、複数のダミートレンチ部３０が連続して配列されてよい。境界部分に形成されるダミートレンチ部３０も、延伸部分と接続部分とを有してよい。接続部分を有するダミートレンチ部３０と、直線形状のダミートレンチ部３０の延伸方向における長さは同一であってよい。
ダイオード部８０との境界において連続して配列されるダミートレンチ部３０の数は、ダイオード部８０と離れたトランジスタ部７０の内側において連続して配列されるダミートレンチ部３０の数よりも多くてよい。なお、トレンチ部の数とは、配列方向に配列されたトレンチ部の延伸部分の数を指す。
図１の例では、ダイオード部８０との境界におけるトランジスタ部７０では、２本のダミートレンチ部３０が連続して配列されている。これに対して、トランジスタ部７０の内側では、ゲートトレンチ部４０およびダミートレンチ部３０が１本ずつ交互に配列されている。
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に形成される。ウェル領域１１は、ゲート金属層５０が設けられる側の活性領域の端部から、所定の範囲で形成される。ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、ゲート金属層５０側の一部の領域はウェル領域１１に形成される。ダミートレンチ部３０の延伸方向の端の底は、ウェル領域１１に覆われていてよい。
各トレンチ部に挟まれたメサ部には、ベース領域１４が形成される。ベース領域１４は、ウェル領域１１よりもドーピング濃度の低い第２導電型である。本例のベース領域１４はＰ−型である。ウェル領域は第２導電型でＰ＋型である。
メサ部のベース領域１４の上面には、ベース領域１４よりもドーピング濃度の高い第２導電型のコンタクト領域１５が形成される。本例のコンタクト領域１５はＰ＋型である。また、トランジスタ部７０においては、コンタクト領域１５の上面の一部に、半導体基板よりもドーピング濃度が高い第１導電型のエミッタ領域１２が選択的に形成される。本例のエミッタ領域１２はＮ＋型である。
コンタクト領域１５およびエミッタ領域１２のそれぞれは、隣接する一方のトレンチ部から、他方のトレンチ部まで形成される。トランジスタ部７０の１以上のコンタクト領域１５および１以上のエミッタ領域１２は、トレンチ部の延伸方向に沿って交互にメサ部の上面に露出するように形成される。
他の例においては、トランジスタ部７０におけるメサ部には、コンタクト領域１５およびエミッタ領域１２が延伸方向に沿ってストライプ状に形成されていてもよい。例えばトレンチ部に隣接する領域にエミッタ領域１２が形成され、エミッタ領域１２に挟まれた領域にコンタクト領域１５が形成される。
ダイオード部８０のメサ部には、エミッタ領域１２が形成されていない。また、ダイオード部８０のメサ部には、トランジスタ部７０における少なくとも一つのコンタクト領域１５と対向する領域にコンタクト領域１５が形成される。なお、トランジスタ部７０と隣接するダイオード部８０のメサ部を半導体基板の下面に投影した箇所には、カソード領域８２が形成されてもよいし、トランジスタ部７０のコレクタ領域２２が延伸して形成されてもよい。
トランジスタ部７０において、コンタクトホール５４は、コンタクト領域１５およびエミッタ領域１２の各領域の上方に形成される。コンタクトホール５４は、ベース領域１４およびウェル領域１１に対応する領域には形成されない。
ダイオード部８０において、コンタクトホール５４は、コンタクト領域１５およびベース領域１４の上方に形成される。本例のコンタクトホール５４は、ダイオード部８０のメサ部における複数のベース領域１４のうち、最もゲート金属層５０に近いベース領域１４に対しては形成されない。本例においてトランジスタ部７０のコンタクトホール５４と、ダイオード部８０のコンタクトホール５４とは、各トレンチ部の延伸方向において同一の長さを有する。
図２は、図１におけるａ−ａ'断面の一例を示す図である。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０および層間絶縁膜３８の上面に形成される。
コレクタ電極２４は、半導体基板１０の下面に形成される。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で形成される。本明細書において、エミッタ電極５２とコレクタ電極２４とを結ぶ方向を深さ方向と称する。
半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０はシリコン基板である。半導体基板１０の上面側には、Ｐ−型のベース領域１４が形成される。
当該断面において、トランジスタ部７０の上面側には、Ｎ＋型のエミッタ領域１２、Ｐ−型のベース領域１４およびＮ＋型の蓄積領域１６が、半導体基板１０の上面側から順番に形成される。
当該断面において、ダイオード部８０の上面側には、Ｐ−型のベース領域１４が形成されている。ダイオード部８０には、蓄積領域１６が形成されていない。また、トランジスタ部７０と隣接するメサ部の上面には、コンタクト領域１５が形成されている。
トランジスタ部７０において、蓄積領域１６の下面にはＮ−型のドリフト領域１８が形成される。ドリフト領域１８とベース領域１４との間に、ドリフト領域１８よりも高濃度の蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、オン電圧を低減することができる。
蓄積領域１６は、トランジスタ部７０の各メサ部に形成される。蓄積領域１６は、各メサ部におけるベース領域１４の下面全体を覆うように設けられてよい。ダイオード部８０において、ベース領域１４の下面には、ドリフト領域１８が形成される。トランジスタ部７０およびダイオード部８０の双方において、ドリフト領域１８の下面にはＮ＋型のバッファ領域２０が形成される。
バッファ領域２０は、ドリフト領域１８の下面側に形成される。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、Ｐ＋型のコレクタ領域２２およびＮ＋型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
トランジスタ部７０において、バッファ領域２０の下面には、Ｐ＋型のコレクタ領域２２が形成される。ダイオード部８０において、バッファ領域２０の下面には、Ｎ＋型のカソード領域８２が形成される。
半導体基板１０の上面側には、１以上のゲートトレンチ部４０、および、１以上のダミートレンチ部３０が形成される。各トレンチ部は、半導体基板１０の上面から、ベース領域１４を貫通して、ドリフト領域１８に到達する。エミッタ領域１２、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。トレンチ部が不純物領域を貫通するとは、不純物領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間に不純物領域を形成したものも、トレンチ部が不純物領域を貫通しているものに含まれる。
ゲートトレンチ部４０は、半導体基板１０の上面側に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に形成される。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
ゲート導電部４４は、深さ方向において、少なくとも隣接するベース領域１４と対向する領域を含む。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面において層間絶縁膜３８により覆われる。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層にチャネルが形成される。
ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、半導体基板１０の上面側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って形成される。ダミー導電部３４は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜３２よりも内側に形成される。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えばダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。当該断面におけるダミートレンチ部３０は、半導体基板１０の上面において層間絶縁膜３８により覆われる。
蓄積領域１６は、不純物として水素を含む。不純物としての水素とは、ドナー化した水素を指す。蓄積領域１６には、水素以外の不純物が含まれていてもよい。ただし、蓄積領域１６に含まれる不純物のうち、最も高濃度の不純物が水素である。
蓄積領域１６は、半導体基板１０の上面または下面からプロトン（水素イオン）を注入して活性化することで形成できる。プロトンは、リンイオン等に比べて容易に深い位置まで注入することができ、注入位置のばらつきも小さい。このため、不純物として水素を含む蓄積領域１６は、ベース領域１４に対する相対的な位置、および、深さ方向における幅を精度よく制御することができ、半導体装置１００の閾値の変動を抑制できる。エミッタ領域１２は、不純物としてリンを含んでよい。エミッタ領域１２は、リンよりも低濃度の水素を更に含んでもよい。
蓄積領域１６は、トランジスタ部７０のみに形成されてもよいし、トランジスタ部７０とダイオード部８０の両方に形成されてもよい。本例ではトランジスタ部７０のみに形成されている。なお図２においては、ダイオード部８０に形成された場合の蓄積領域１６を点線で示している。蓄積領域１６がダイオード部８０にも形成されていると、ダイオード部がオン動作するときに、少数キャリアがベース領域１４から過剰に注入されるのを抑制できる。
ダイオード部８０のダミートレンチ部３０下面側で、ドリフト領域１８の深さ方向の中心よりも上面側に、ライフタイムキラー３６が導入されてよい。ライフタイムキラー３６は、プロトン注入によって導入された水素のピーク濃度の位置より下面側に、ピーク濃度を備えてよい。ライフタイムキラー３６は再結合中心であって、結晶欠陥であってよく、空孔、複空孔、これらと半導体基板を構成する元素との複合欠陥、転位、ヘリウム、ネオンなどの希ガス元素、白金などの金属元素などでよい。ライフタイムキラー３６により、ダイオード部８０、およびダイオード部８０とトランジスタ部７０の境界近傍において、キャリアのライフタイムを低下させる。これにより、ダイオード部８０の逆回復特性を改善する他、境界近傍のキャリアの集中を抑制してターンオフ破壊、逆回復破壊、短絡破壊等の破壊耐量を改善できる。
ライフタイムキラー３６は、ダイオード部８０からトランジスタ部７０に延伸してよい。ライフタイムキラー３６のトランジスタ部７０側の端の位置は、コレクタ領域２２とカソード領域８２との境界よりもトランジスタ部７０の内部にあってよい。さらにライフタイムキラー３６は、ダミートレンチ部３０の下部に形成されてよい。ライフタイムキラー３６は、ゲートトレンチ部４０の下部には形成されなくてよい。
図３は、図２のｃ−ｃ'断面における不純物および水素の濃度分布の一例を示す図である。図３においては、トランジスタ部７０におけるエミッタ領域１２からドリフト領域１８の上端までの濃度分布を示す。図３のように、不純物または水素の濃度を示す図の縦軸は対数軸である。縦軸における一つの目盛が１０倍を示している。
本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化した不純物の濃度を指す。図３に示すドーピング濃度は、ドナーおよびアクセプタの濃度差に対応する。また、本明細書において水素濃度とは、ドナー化した水素だけでなく、ドナー化していない水素も含めた濃度を指す。
蓄積領域１６は、半導体基板１０に注入された水素のうち、所定のドナー化率でドナー化した水素を不純物として有する。一例として水素のドナー化率は、０．１％から１０％程度である。このため、蓄積領域１６が有するべきドーピング濃度に対して、１０倍以上、１０００倍以下程度の濃度の水素を蓄積領域１６に注入する。蓄積領域１６におけるドーピング濃度および水素濃度の値はピーク値ＤｃおよびＤｈを用いてよい。
深さ方向において、蓄積領域１６のドーピング濃度分布のピーク位置をＰｃ、水素濃度分布のピーク位置をＰｈとする。本例の蓄積領域１６は、ドナー化した水素を不純物として有するので、ピーク位置Ｐｃおよびピーク位置Ｐｈは概ね一致する。
また、ベース領域１４にも水素が含まれていてよい。ベース領域１４に含まれる水素は、ドナー化していなくてよい。ベース領域１４に注入された水素（またはプロトン）により、ベース領域１４における欠陥を終端して、欠陥を回復させることができる。
ベース領域１４に含まれる水素の濃度は、水素が所定のドナー化率でドナー化した場合に、ベース領域１４の導電型が反転しない程度である。本例の深さ方向における水素濃度分布は、ピーク位置Ｐｈから半導体基板１０の上面まで徐々に減少する。ベース領域１４におけるドーピング濃度のピーク位置Ｐｂにおける水素濃度は、ベース領域１４におけるドーピング濃度のピーク値Ｄｂより低くてよい。本例における当該水素濃度は、ドーピング濃度のピーク値Ｄｂの１０％以下である。
なお、ライフタイムキラー３６の濃度のピーク位置は、水素濃度のピーク位置（Ｐｈ）と重ならない位置にあってよい。ライフタイムキラー３６のうち特に空孔を含む点欠陥等は、ダングリングボンドが水素で終端されて、ライフタイムが長くなる場合があるので、ピーク位置をずらすことで終端効果を抑えることができる。ライフタイムキラー３６の濃度のピーク位置は、蓄積領域のピーク位置Ｐｃと重ならない位置であってもよい。
図４は、図２のｃ−ｃ'断面における不純物および水素の濃度分布の他の例を示す図である。本例では、深さ方向における水素濃度分布が、ベース領域１４および蓄積領域１６の双方においてピークを有する。蓄積領域１６における水素濃度分布は、図３に示した蓄積領域１６における水素濃度分布と同様である。本例では、半導体基板１０に対して、深さの異なる２つの飛程でプロトンを注入することで、水素濃度分布の２つのピークを形成する。
本例において、蓄積領域１６における水素濃度分布のピーク値Ｄｈ２は、ベース領域１４における水素濃度分布のピーク値Ｄｈ１よりも高い。これにより、ベース領域１４の導電型がｎ型に反転することを抑制しつつ、蓄積領域１６において比較的に高いドーピング濃度を実現できる。ただし、ベース領域１４の導電型がｎ型に反転しないことを条件として、ベース領域１４の水素濃度分布のピーク値Ｄｈ１は、蓄積領域１６における水素濃度分布のピーク値Ｄｈ２よりも高くてよい。
また、深さ方向において、ベース領域１４のドーピング濃度のピーク位置Ｐｂと、ベース領域１４の水素濃度分布のピーク位置Ｐｈ１とは一致していてよい。ベース領域１４のドーピング濃度のピーク位置Ｐｂには比較的に多くの欠陥が形成されるので、当該位置に水素濃度分布のピークを配置することで、ベース領域１４における欠陥を効率よく回復させることができる。なお、ピーク位置Ｐｈ１およびＰｂは、深さ方向において±０．１μｍ以下程度の誤差を有していてもよい。
また、ベース領域１４における水素濃度分布のピーク値Ｄｈ１は、ドリフト領域１８におけるドーピング濃度Ｄｄよりも高い。ドリフト領域１８におけるドーピング濃度Ｄｄは、ドリフト領域１８におけるドーピング濃度の平均値であってよい。ベース領域１４における水素濃度を比較的に高くすることで、ベース領域１４における多くの欠陥を回復させることができる。
また、ベース領域１４におけるドーピング濃度分布のピーク値Ｄｂよりも、ベース領域１４における水素濃度分布のピーク値Ｄｈ１のほうが大きくてよい。水素濃度をより高めることで、より多くの欠陥を回復させることができる。ただし、水素濃度のピーク値Ｄｈ１は、ベース領域１４の導電型がｎ型に反転しない程度の大きさである。一例として水素濃度のピーク値Ｄｈ１は、ドーピング濃度のピーク値Ｄｂの１０倍より小さくてよく、５倍より小さくてよく、２倍より小さくてもよい。あるいは、ベース領域１４におけるドーピング濃度分布のピーク値Ｄｂよりも、ベース領域１４における水素濃度分布のピーク値Ｄｈ１のほうが小さくてよい。
また、ベース領域１４における水素濃度分布のピークの幅は、ベース領域１４におけるドーピング濃度分布のピークの幅より小さくてよい。濃度分布のピークの幅とは、例えば濃度がピーク値の１／１０以上である深さ方向における幅を指す。つまり、ベース領域１４における水素濃度分布のピークは、ベース領域１４におけるドーピング濃度分布のピークよりも急峻であってよい。
なお、ベース領域１４と蓄積領域１６とのｐｎ接合近傍のドーピング濃度は、点線で示すように、ドリフト領域１８のドーピング濃度より高くてもよい。また、蓄積領域１６のベース領域１４側のドーピング濃度分布は、蓄積領域１６のピーク濃度より低い濃度で深さ方向に所定の幅を備えてよい。この場合、濃度勾配が小さくなるキンクを備えてよい。これにより、ベース領域１４と蓄積領域１６とのｐｎ接合近傍での電界強度増大を抑制することができる。
図５は、図１におけるａ−ａ'断面の他の例を示す図である。本例の半導体装置１００は、ベース領域１４および蓄積領域１６の間に、蓄積領域１６よりもドーピング濃度の低い中間領域１７を有する。中間領域１７の導電型は蓄積領域１６と同一である。
図６は、図５のｃ−ｃ'断面における不純物および水素の濃度分布の一例を示す図である。本例では、ベース領域１４の下端と、蓄積領域１６におけるドーピング濃度のピーク位置Ｐｃとの間において、ドーピング濃度がドリフト領域１８のドーピング濃度Ｄｄの１０倍より小さい領域を中間領域１７とする。中間領域１７のドーピング濃度は、ドリフト領域１８のドーピング濃度Ｄｄと同一であってよい。また、中間領域１７のドーピング濃度は、ドリフト領域１８のドーピング濃度Ｄｄよりも大きくてよい。
例えば中間領域１７は、ベース領域１４と蓄積領域１６との間にドリフト領域１８が残存するように、ベース領域１４から離れた位置にプロトンを注入することで形成できる。プロトンは、半導体基板１０の深い位置に容易に注入できる。このため、水素を不純物として有する蓄積領域１６を、半導体基板１０の深い位置に容易に形成できる。
製造ばらつき等により、蓄積領域１６の深さ位置がベース領域１４側にシフトしてしまうと、半導体装置１００の閾値電圧が変動してしまう。これに対して中間領域１７を設けることで、蓄積領域１６の深さ位置がベース領域１４側にシフトしても、閾値電圧の変動を抑制できる。
なお、ベース領域１４と蓄積領域１６とのｐｎ接合近傍のドーピング濃度は、点線で示すように、ドリフト領域１８のドーピング濃度より高くてもよい。また、蓄積領域１６のベース領域１４側のドーピング濃度分布は、蓄積領域１６のピーク濃度より低い濃度で深さ方向に所定の幅を備えてよい。この場合、濃度勾配が小さくなるキンクを備えてよい。これにより、ベース領域１４と蓄積領域１６とのｐｎ接合近傍での電界強度増大を抑制することができる。
図７は、図１におけるａ−ａ'断面の他の例を示す図である。本例のダミートレンチ部３０は、ゲートトレンチ部４０よりも深い位置まで形成されている。また、本例の半導体装置１００は、２つのダミートレンチ部３０の間において、ゲートトレンチ部４０の下端よりも下側に形成された高濃度領域１９を有する。
高濃度領域１９は、ドリフト領域１８よりもドーピング濃度が高いＮ＋型の領域である。高濃度領域１９は、蓄積領域１６と同一のドーピング濃度のピーク値を有してよく、蓄積領域１６よりも高いドーピング濃度のピーク値を有してもよい。
高濃度領域１９は、不純物として水素を含む。高濃度領域１９は、蓄積領域１６と同様に、プロトンを注入および活性化することで形成してよい。プロトン注入で高濃度領域１９を形成することで、半導体基板１０の深い位置に高濃度領域１９を形成できる。深さ方向において中間領域１７の幅は、蓄積領域１６の幅よりも小さくてよい。
高濃度領域１９と蓄積領域１６との間には、ドリフト領域１８が残存している。ベース領域１４と蓄積領域１６の間には、中間領域１７が設けられてよく、設けられていなくともよい。
図７に示した構造により、ゲートトレンチ部４０の下端の電界集中を緩和できる。また、キャリア蓄積効果を向上させることができる。
図８は、図１におけるａ−ａ'断面の他の例を示す図である。本例の半導体装置１００は、ダミートレンチ部３０に代えて、絶縁トレンチ部６０を有する。絶縁トレンチ部６０は、ダミートレンチ部３０におけるダミー絶縁膜３２およびダミー導電部３４に代えて、トレンチ内に絶縁材料が充填されている。
他の構造は、図１から図７において説明したいずれかの半導体装置１００の構造と同一である。図８においては、図７に示した半導体装置１００におけるダミートレンチ部３０を、絶縁トレンチ部６０で代替している。
図９は、半導体基板１０の上面近傍における断面を部分的に示す図である。本例の半導体装置１００は、バリアメタル６２を更に備える。一例としてバリアメタル６２は、チタンを含む。バリアメタル６２は、窒化チタン膜とチタン膜との積層膜であってよい。バリアメタル６２は、半導体基板１０の表面に露出したエミッタ領域１２と、各トレンチ部の上方に設けられた層間絶縁膜３８の上面全体とを覆うように形成される。
外気中の水素を半導体基板１０の内部に取り込んで欠陥を回復させる目的で、層間絶縁膜３８上のバリアメタル６２を部分的に除去する場合がある。これに対して半導体装置１００においては、蓄積領域１６およびベース領域１４に水素を意図的に注入する。このため、外気中の水素を取り込む必要が無く、バリアメタル６２で層間絶縁膜３８の上面全体を覆うことができる。
このような構造により、半導体装置１００を封止するモールド樹脂からのイオン、または、エミッタ電極５２上に形成されるメッキからのイオン等が、半導体基板１０または層間絶縁膜３８の内部に取り込まれることを防止できる。このため、半導体装置１００の特性変動を抑制できる。
図１０は、半導体装置１００の製造方法の一例を示すフローチャートである。まず工程Ｓ１２００において、半導体装置１００の上面側の構造を形成する。工程Ｓ１２００には、エミッタ領域１２およびベース領域１４を形成する不純物領域形成段階が含まれる。また、工程Ｓ１２００には、不純物領域形成段階の後に各トレンチ部を形成するトレンチ形成段階が含まれる。また、工程Ｓ１２００には、各トレンチ部を覆う層間絶縁膜３８を形成する層間絶縁膜形成段階が含まれる。
次に工程Ｓ１２０２において、半導体基板１０および層間絶縁膜３８の上面全体にバリアメタル６２を形成する。次に工程Ｓ１２０４において、半導体基板１０の上面側からプロトンを注入して蓄積領域１６を形成する。蓄積領域１６を形成する場合の、プロトンのドーズ量は、一例として１．０×１０１５／ｃｍ２以上である。注入したプロトンの一部がドナー化して、蓄積領域１６を形成する。工程Ｓ１２０４においては、ベース領域１４にもプロトンを注入してよい。また、工程Ｓ１２０４においては、半導体基板１０の下面側からプロトンを注入してもよい。プロトンを注入した後、３５０℃から４５０℃程度の温度で熱処理を行ってプロトンを活性化してもよい。
バリアメタル６２を形成した後に半導体基板１０の上面側からプロトンを注入することで、プロトンまたは水素が半導体基板１０の上面側から抜け出てしまうことを抑制できる。このため、半導体基板１０の上面から浅い位置に設けたベース領域１４にも水素を残存させやすくなり、欠陥を回復させることができる。
次に工程Ｓ１２０６において、エミッタ電極５２を形成する。エミッタ電極５２の形成温度は、３５０℃から４５０℃程度である。プロトン注入後の熱処理を省略して、エミッタ電極５２の形成時にプロトンを活性化させてもよい。なお、工程Ｓ１２０４および工程Ｓ１２０６の順番は入れ替えてもよい。エミッタ電極５２を形成した後にプロトンを注入することで、プロトンが半導体基板１０の上面から抜け出ることを更に抑制できる。また、エミッタ電極５２を形成した後に、半導体基板１０に電子線を照射して、キャリアライフタイムを調整してもよい。
次に工程Ｓ１２０８において、半導体基板１０の下面側を研削して、半導体基板１０の厚みを調整する。半導体基板１０の厚みは、半導体装置１００が有するべき耐圧に応じて設定される。
次に工程Ｓ１２１０において、半導体装置１００の下面側の構造を形成する。下面側の構造とは、例えばコレクタ領域２２およびカソード領域８２である。次に、工程Ｓ１２１２において、半導体基板１０の下面側からプロトンを注入して、バッファ領域２０を形成する。次に工程Ｓ１２１４において熱処理を行い、バッファ領域２０に注入したプロトンを活性化させる。
バッファ領域２０には、深さ位置を異ならせて複数回プロトンを注入してよい。これにより、バッファ領域２０の深さ方向におけるドーピング濃度分布には、複数のピークが形成される。バッファ領域２０のドーピング濃度分布において、半導体基板１０の下面から見て最も深い位置のピーク値は、次に深い位置のピーク値よりも大きい。また、蓄積領域１６におけるドーピング濃度のピーク値は、バッファ領域２０におけるドーピング濃度のいずれのピーク値よりも大きくてよい。また、同じタイミングで、半導体基板１０の下面側から、ベース領域１４と蓄積領域１６に水素（プロトン）を注入しても良い。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した方法における手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１７・・・中間領域、１８・・・ドリフト領域、１９・・・高濃度領域、２０・・・バッファ領域、２１・・・接続部、２２・・・コレクタ領域、２４・・・コレクタ電極、２５・・・接続部、２６、２８・・・コンタクトホール、３０・・・ダミートレンチ部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３６・・・ライフタイムキラー、３８・・・層間絶縁膜、４０・・・ゲートトレンチ部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４８・・・ゲートランナー、４９・・・コンタクトホール、５０・・・ゲート金属層、５２・・・エミッタ電極、５４・・・コンタクトホール、６０・・・絶縁トレンチ部、６２・・・バリアメタル、７０・・・トランジスタ部、８０・・・ダイオード部、８２・・・カソード領域、１００・・・半導体装置
本発明の第１の態様においては、半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板の内部に設けられた第１導電型のエミッタ領域を備えてよい。半導体装置は、半導体基板の内部においてエミッタ領域の下方に設けられた第２導電型のベース領域を備えてよい。半導体装置は、半導体基板の内部においてベース領域よりも下方に設けられ、不純物として水素を含む、第１導電型の蓄積領域を備えてよい。半導体装置は、半導体基板の上面からエミッタ領域、ベース領域および蓄積領域を貫通して設けられたトレンチ部を備えてよい。
また、図１においては半導体装置１００における半導体基板の活性領域を示すが、半導体装置１００は、活性領域を囲んでエッジ終端構造部を有してよい。活性領域は、半導体装置１００をオン状態に制御した場合に電流が流れる領域を指す。エッジ終端構造部は、半導体基板の上面側の電界集中を緩和する。エッジ終端構造部は、例えばガードリング、フィールドプレート、リサーフ又はこれらを組み合わせた構造を有する。
トランジスタ部７０における、ダイオード部８０との境界において連続して配列されるダミートレンチ部３０の数は、ダイオード部８０と離れたトランジスタ部７０の内側において連続して配列されるダミートレンチ部３０の数よりも多くてよい。なお、トレンチ部の数とは、配列方向に配列されたトレンチ部の延伸部分の数を指す。
ゲート導電部４４は、配列方向において、少なくとも隣接するベース領域１４と対向する領域を含む。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面において層間絶縁膜３８により覆われる。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層にチャネルが形成される。

Claims (11)

  1. 半導体基板と、
    前記半導体基板の内部に設けられた第１導電型のエミッタ領域と、
    前記半導体基板の内部において前記エミッタ領域の下方に設けられた第２導電型のベース領域と、
    前記半導体基板の内部において前記ベース領域よりも下方に設けられ、不純物として水素を含む、第１導電型の蓄積領域と、
    前記半導体基板の上面から前記エミッタ領域、前記ベース領域および前記蓄積領域を貫通して設けられたトレンチ部と
    を備える半導体装置。
  2. 前記ベース領域に、水素が含まれる
    請求項１に記載の半導体装置。
  3. 前記半導体基板の深さ方向における水素の濃度分布が、前記ベース領域および前記蓄積領域の双方においてピークを有する
    請求項２に記載の半導体装置。
  4. 前記蓄積領域における水素濃度分布のピーク値は、前記ベース領域における水素濃度分布のピーク値よりも高い
    請求項２または３に記載の半導体装置。
  5. 前記半導体基板の深さ方向において、前記ベース領域のドーピング濃度分布のピーク位置と、前記ベース領域の水素濃度分布のピーク位置とが一致している
    請求項２から４のいずれか一項に記載の半導体装置。
  6. 前記ベース領域におけるドーピング濃度分布のピーク値よりも、前記ベース領域における水素濃度分布のピーク値のほうが大きい
    請求項２から５のいずれか一項に記載の半導体装置。
  7. 前記半導体基板の内部において前記蓄積領域よりも下方に設けられ、前記エミッタ領域よりもドーピング濃度の低い第１導電型のドリフト領域を更に備え、
    前記ベース領域における水素濃度分布のピーク値は、前記ドリフト領域におけるドーピング濃度よりも高い
    請求項２から６のいずれか一項に記載の半導体装置。
  8. 前記半導体基板の内部において、前記ベース領域と前記蓄積領域との間に、前記蓄積領域よりもドーピング濃度の低い中間領域を更に備える
    請求項１から７のいずれか一項に記載の半導体装置。
  9. 前記半導体基板の上面において前記トレンチ部を覆うように設けられた層間絶縁膜と、
    前記トレンチ部の上方における前記層間絶縁膜の上面全体に設けられたバリアメタルと
    を更に備える請求項１から８のいずれか一項に記載の半導体装置。
  10. 半導体基板の上面側に、第１導電型のエミッタ領域、および、前記エミッタ領域の下方に設けられた第２導電型のベース領域を形成する不純物領域形成段階と、
    前記半導体基板にプロトンを注入して、前記ベース領域よりも下方に設けられ、不純物として水素を含む第１導電型の蓄積領域を形成するプロトン注入段階と
    を備える半導体装置の製造方法。
  11. 前記不純物領域形成段階と前記プロトン注入段階との間に、
    前記半導体基板の上面から前記エミッタ領域および前記ベース領域を貫通するトレンチ部を形成するトレンチ形成段階と、
    前記半導体基板の上面において前記トレンチ部を覆うように層間絶縁膜を形成する層間絶縁膜形成段階と、
    前記トレンチ部の上方における前記層間絶縁膜の上面全体にバリアメタルを形成するバリアメタル形成段階と
    を備える請求項１０に記載の半導体装置の製造方法。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112015000206T5 (de) 2014-10-03 2016-08-25 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
JP6645594B2 (ja) * 2017-02-15 2020-02-14 富士電機株式会社 半導体装置
US11081554B2 (en) * 2017-10-12 2021-08-03 Semiconductor Components Industries, Llc Insulated gate semiconductor device having trench termination structure and method
JP6777245B2 (ja) * 2017-11-16 2020-10-28 富士電機株式会社 半導体装置
JP7207512B2 (ja) * 2018-01-31 2023-01-18 三菱電機株式会社 半導体装置、電力変換装置及び半導体装置の製造方法
WO2019181852A1 (ja) * 2018-03-19 2019-09-26 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7551274B2 (ja) * 2018-04-04 2024-09-17 富士電機株式会社 半導体装置
CN110808283A (zh) * 2018-08-06 2020-02-18 上海先进半导体制造股份有限公司 具有载流子存储区的ligbt
JP6958740B2 (ja) * 2018-08-14 2021-11-02 富士電機株式会社 半導体装置および製造方法
US11069770B2 (en) * 2018-10-01 2021-07-20 Ipower Semiconductor Carrier injection control fast recovery diode structures
CN111129133B (zh) * 2018-10-30 2021-03-02 比亚迪半导体股份有限公司 一种逆导型沟槽绝缘栅双极型晶体管及其制作方法
WO2020149354A1 (ja) 2019-01-18 2020-07-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7222435B2 (ja) 2019-10-11 2023-02-15 富士電機株式会社 半導体装置および半導体装置の製造方法
CN113632236B (zh) * 2019-10-11 2024-10-18 富士电机株式会社 半导体装置和半导体装置的制造方法
JP7400834B2 (ja) * 2019-12-18 2023-12-19 富士電機株式会社 半導体装置および半導体装置の製造方法
US11996452B2 (en) 2020-01-17 2024-05-28 Fuji Electric Co., Ltd. Semiconductor device including an IGBT with reduced variation in threshold voltage
DE102020110072A1 (de) * 2020-04-09 2021-10-14 Infineon Technologies Ag Vertikale leistungs-halbleitervorrichtung und herstellungsverfahren
CN114600252A (zh) * 2020-06-18 2022-06-07 丹尼克斯半导体有限公司 具有受控阳极注入的逆导型igbt
JP7459694B2 (ja) * 2020-07-08 2024-04-02 株式会社デンソー 半導体装置
JP2022163554A (ja) * 2021-04-14 2022-10-26 富士電機株式会社 炭化珪素半導体装置及びその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001127286A (ja) * 1999-10-27 2001-05-11 Toyota Central Res & Dev Lab Inc 絶縁ゲート型半導体装置、およびその製造方法ならびにインバータ回路
JP2007311627A (ja) * 2006-05-19 2007-11-29 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2013138172A (ja) * 2011-11-30 2013-07-11 Denso Corp 半導体装置
WO2016051970A1 (ja) * 2014-09-30 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0722198B2 (ja) * 1987-07-15 1995-03-08 富士電機株式会社 絶縁ゲ−ト形バイポ−ラトランジスタ
JP2008078397A (ja) 2006-09-21 2008-04-03 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置の製造方法
JP5089191B2 (ja) 2007-02-16 2012-12-05 三菱電機株式会社 半導体装置およびその製造方法
KR101794182B1 (ko) * 2009-11-02 2017-11-06 후지 덴키 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
JP2013074181A (ja) * 2011-09-28 2013-04-22 Toyota Motor Corp 半導体装置とその製造方法
US9466689B2 (en) * 2012-03-30 2016-10-11 Fuji Electric Co., Ltd. Method for manufacturing a semiconductor device and semiconductor device manufactured thereby
JP6102092B2 (ja) 2012-06-22 2017-03-29 サンケン電気株式会社 半導体装置及びその製造方法
DE102012020785B4 (de) 2012-10-23 2014-11-06 Infineon Technologies Ag Erhöhung der Dotierungseffizienz bei Protonenbestrahlung
JP6421570B2 (ja) 2013-12-20 2018-11-14 株式会社デンソー 半導体装置
DE102014107161B4 (de) * 2014-05-21 2019-10-31 Infineon Technologies Ag Verfahren zur Herstellung eines IGBTs und IGBT
JP6274154B2 (ja) * 2015-05-27 2018-02-07 トヨタ自動車株式会社 逆導通ｉｇｂｔ
JP7078133B2 (ja) * 2018-11-16 2022-05-31 富士電機株式会社 半導体装置および製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001127286A (ja) * 1999-10-27 2001-05-11 Toyota Central Res & Dev Lab Inc 絶縁ゲート型半導体装置、およびその製造方法ならびにインバータ回路
JP2007311627A (ja) * 2006-05-19 2007-11-29 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2013138172A (ja) * 2011-11-30 2013-07-11 Denso Corp 半導体装置
WO2016051970A1 (ja) * 2014-09-30 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法

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