JP2007311627A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】絶縁ゲート型の半導体装置において、ターンオフ時の電力損失を抑制しつつ、コレクタ−エミッタ間のオン電圧を低減する。
【解決手段】第１主面及び第２主面を有する半導体基板１に、ｎ型の第１ベース層２が設けられ、その上層にｐ型の第２ベース層３が設けられている。第１ベース層２と第２ベース層３との間には、キャリア蓄積層４が設けられている。キャリア蓄積層４は、高濃度不純物層４ａと低濃度不純物層４ｂとを有し、高濃度不純物層４ａは１．５μｍ以上の厚さであり、この層の不純物濃度が層全体にわたり１．０×１０１６ｃｍ−３以上であるようにした。このような構造とすることにより、ターンオフ時の電力損失を抑制しつつ、コレクタ−エミッタ間のオン電圧を低減することができる。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、絶縁ゲート型のバイポーラトランジスタを有する絶縁ゲート型半導体装置及びその製造方法に関するものである。
パワー半導体素子では、スイッチング素子として、トレンチ構造の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ；Insulated Gate Bipolar Transistor）が広く用いられている。以下、ＩＧＢＴの構造例について説明する。
半導体基板の第１主面と第２主面との間にｎ型ベース層が設けられ、ｎ型ベース層の第１主面側にｐ型ベース層が設けられている。ｐ型ベース層の中には、ｎ型エミッタ層が選択的に形成されている。ｎ型エミッタ層およびｐ型ベース層を貫通するようにトレンチが形成され、その内面に沿って絶縁膜が形成されている。この絶縁膜を介して、トレンチの内部にゲート電極が埋め込まれている。ｎ型ベース層の第２主面側には、ｐ型のコレクタ層が設けられている。
上記ＩＧＢＴの動作時、即ちゲート−エミッタ間に所定の電圧が印加された時には、ｐ型ベース層の内部でトレンチに沿ってチャネルが形成され、コレクタ−エミッタ間がオンし、電流が流れる。このときのコレクタ−エミッタ間の電圧、即ちオン電圧は小さい方が望ましい。また、ＩＧＢＴをターンオフする際の電力損失、すなわちターンオフロスも小さい方が望ましい。一般に、オン電圧の低減とターンオフロスの抑制とは、トレードオフの関係にある。
特許文献１には、上記オン電圧を低減させるため、ｐ型ベース層とｎ型ベース層との間に、ｎ型ベース層よりも不純物濃度の高いキャリア蓄積層を設けたＩＧＢＴの構造が開示されている。
特開２００５−３４７２８９号公報
上記従来のＩＧＢＴでは、通常、キャリア蓄積層のｎ型不純物が、半導体基板の深さ方向に正規分布している。このため、キャリア蓄積層の不純物濃度が高い部分の厚さが薄くなり、オン電圧を十分に低減できないという問題があった。
本発明は上記課題を解決するためになされたもので、ターンオフ時の電力損失を抑制しつつ、コレクタ−エミッタ間のオン電圧を低減できる絶縁ゲート型の半導体装置及びその製造方法を提供することを目的とする。
本発明に係る絶縁ゲート型半導体装置は、第１主面及び第２主面を有する半導体基板と、前記半導体基板の前記第１主面と前記第２主面との間に設けられた第１導電型の第１ベース層と、前記半導体基板の前記第１主面に設けられた第２導電型の第２ベース層と、前記半導体基板の前記第１ベース層と前記第２ベース層との間に設けられ、前記第１ベース層よりも不純物濃度が高い高濃度不純物層を有する第１導電型のキャリア蓄積層と、前記半導体基板の前記第２ベース層内に選択的に設けられ、前記キャリア蓄積層と所定間隔を有する第１導電型のエミッタ層と、前記半導体基板の前記第１主面側から前記エミッタ層及び前記第２ベース層を貫通して設けられた溝と、前記溝の内面を覆う絶縁膜と、前記絶縁膜を介して前記溝に埋め込まれた電極と、前記半導体基板の前記第２主面に設けられた第２導電型のコレクタ層とを備え、前記高濃度不純物層は１．５μｍ以上の厚さを有し、前記高濃度不純物層の不純物濃度は、前記高濃度不純物層の全体にわたり１．０×１０１６ｃｍ−３以上であることを特徴とする。
また、本発明に係る絶縁ゲート型半導体装置の製造方法は、第１主面及び第２主面を有し、これらの主面の間に第１導電型の第１ベース層が設けられた半導体基板の前記第１主面から第１の深さに至る範囲で、前記第１ベース層よりも不純物濃度が高い第１導電型の高濃度不純物層を有するキャリア蓄積層を形成する工程と、前記半導体基板の前記第１主面から、前記第１の深さよりも浅い第２の深さに至る範囲で、前記キャリア蓄積層の前記高濃度不純物層に接する第２導電型の第２ベース層を形成する工程と、前記半導体基板の前記第１主面から、前記第２の深さよりも浅い第３の深さに至る範囲で、第１導電型のエミッタ層を選択的に形成する工程と、前記半導体基板の前記第１主面側から前記エミッタ層および前記第２ベース層を貫通する溝を形成する工程と、前記溝の内面を絶縁膜で覆う工程と、前記絶縁膜を介して前記溝に電極膜を埋め込む工程と、前記半導体基板の前記第２主面に、第２導電型のコレクタ層を形成する工程とを備え、前記高濃度不純物層は１．５μｍ以上の厚さを有し、前記高濃度不純物層の不純物濃度は、前記高濃度不純物層の全体にわたり１．０×１０１６ｃｍ−３以上であることを特徴とする。本発明のその他の特徴については、以下において詳細に説明する。
本発明によれば、ターンオフ時の電力損失を抑制しつつ、コレクタ−エミッタ間のオン電圧を低減できる絶縁ゲート型の半導体装置及びその製造方法を得ることができる。
以下、図面を参照しながら本発明の実施の形態について説明する。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。
実施の形態１．
本実施の形態に係る絶縁ゲート型の半導体装置について、図１を参照しながら説明する。この半導体装置は、トレンチ型の絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor；以下、「ＩＧＢＴ」という）を有している。この半導体装置は、第１主面（上主面）及び第２主面（下主面）を有する半導体基板１を用いて形成され、半導体基板１の第１主面と第２主面との間には、ｎ型不純物を含むｎ型（第１導電型）の第１ベース層２が設けられている。半導体基板１の第１主面には、ｐ型（第２導電型）の第２ベース層３が設けられている。半導体基板１の第１ベース層２と第２ベース層３との間には、キャリア蓄積層４が設けられている。この層は、第１ベース層２よりも不純物濃度が高いｎ型の高濃度不純物層４ａと、高濃度不純物層４ａよりも不純物濃度が低い低濃度不純物層４ｂとを有している。
キャリア蓄積層４の高濃度不純物層４ａは、第２ベース層３に接するように設けられ、キャリア蓄積層４のそれ以外の部分、すなわち低濃度不純物層４ｂは、高濃度不純物層４ａと第１ベース層２との間に設けられている。低濃度不純物層４ｂの不純物濃度は、第１ベース層２の不純物濃度よりも高く、かつ、高濃度不純物層４ａの不純物濃度よりも低くなっている。
半導体基板１の第１主面の近傍で、第２ベース層３内に、ｎ型のエミッタ層５が選択的に設けられている。エミッタ層５は、半導体基板１の第１主面の近傍で、キャリア蓄積層４と所定間隔を有するように設けられている。半導体基板１の第１主面側からエミッタ層５、第２ベース層３およびキャリア蓄積層４を貫通して、半導体基板１にトレンチ６が形成されている。トレンチ６の内面を覆うように、第１絶縁膜７が形成されている。この第１絶縁膜７を介して、トレンチ６の内部にゲート電極８が埋め込まれている。トレンチ６の上面及びエミッタ層５の上面を部分的に覆うように、第２絶縁膜９が形成されている。半導体基板１の第１主面の表面で、エミッタ層５および第２ベース層３の露出した部分と接する（を覆う）ように、エミッタ電極１０が形成されている。これによって、エミッタ電極１０は、エミッタ層５および第２ベース層３と電気的に接続されている。
半導体基板１の第２主面（下主面）側で、第１ベース層２を覆うように、ｎ型バッファ層１１が設けられ、さらにこれを覆うように、ｐ型コレクタ層１２が設けられている。すなわち半導体基板１の第２主面にｐ型コレクタ層１２が設けられている。さらに、第２主面の表面には、ｐ型コレクタ層１２を覆うように、コレクタ電極１３が設けられ、この電極は、ｐ型コレクタ層１２と電気的に接続されている。
ここで、図１に示したＩＧＢＴの動作について説明する。まず、コレクタ−エミッタ間に所定の電圧を印加し、ゲート電極８−エミッタ電極１０間に所定の電圧を印加して、コレクタ−エミッタ間をオン状態とする。このとき、第２ベース層３のトレンチ６に沿った領域にチャネルが形成される。そして、エミッタ電極１０から電子が注入され、エミッタ層５、第２ベース層３に形成されたチャネル、キャリア蓄積層４を経由して、第１ベース層２に至る。一方、コレクタ電極１３から正孔が注入され、ｐ型コレクタ層１２、ｎ型バッファ層１１を経由して第１ベース層２に至る。このようにして、コレクタ−エミッタ間に電流が流れる。このとき、キャリア蓄積層４には第１ベース層２から注入された正孔が蓄積される。この正孔により、電子電流の横方向の広がりが助長される。
次に、図１の絶縁ゲート型半導体装置の不純物濃度プロファイルについて説明する。図１の半導体基板１の深さ方向Ｄに沿ったエミッタ層５、第２ベース層３、高濃度不純物層４ａ、低濃度不純物層４ｂ、および第１ベース層２の位置をそれぞれａ、ｂ、ｃ、ｄおよびｅとする。これらの位置の半導体基板１の第１主面からの深さをＸｊとし、Ｘｊに対応するキャリア濃度をプロットした結果を図２に示す。従来技術による半導体装置のキャリア濃度を点線Ａで示し、本実施の形態１の半導体装置のキャリア濃度を実線Ｂで示す。
図２に示すように、点線Ａ（従来技術）および実線Ｂ（本実施の形態）のキャリア濃度プロファイルには、位置ａと位置ｂの境界、および位置ｂと位置ｃの境界で凹部が形成されている。これは、位置ａと位置ｂの境界でエミッタ層５と第２ベース層３のｐｎ接合が形成され、位置ｂと位置ｃの境界で第２ベース層３とキャリア蓄積層４のｐｎ接合が形成されているためである。
図２の点線Ａ（従来技術）で示したキャリア濃度は、位置ｃ、ｄでは、Ｘｊの増加に伴い減少している。つまり従来技術の絶縁ゲート型半導体装置におけるキャリア蓄積層４のキャリア濃度は、半導体基板１の主面からの深さＸｊの増加に従い減少している。これに対して、実線Ｂ（本実施の形態）で示したキャリア濃度は、位置ｃの２．０μｍ≦Ｘｊ＜４．５μｍの範囲（高濃度不純物層４ａ）において２．０×１０１６ｃｍ−３でほぼ一定の値を呈し、また、位置ｄの４．５μｍ≦Ｘｊ＜６．０μｍの範囲（低濃度不純物層４ｂ）において７．０×１０１４ｃｍ−３でほぼ一定の値を呈している。そして位置ｃと位置ｄの境界では、キャリア濃度が階段状に変化している。
つまり、本実施の形態の絶縁ゲート型半導体装置では、キャリア蓄積層４は、キャリア濃度が１．０×１０１６ｃｍ−３以上となり、１．５μｍ以上の厚さの高濃度不純物層４ａを含むようにした。また、高濃度不純物層４ａの半導体基板１の深さ方向の不純物濃度がほぼ一定の値であり、１．０×１０１６ｃｍ−３以上かつ１．０×１０１７ｃｍ−３以下の範囲となるようにした。さらに、キャリア蓄積層４の半導体基板１の深さ方向の不純物濃度が、高濃度不純物層４ａと低濃度不純物層４ｂとの境界で階段状に変化する構造とした。
すなわち本実施の形態１に係る絶縁ゲート型半導体装置では、キャリア蓄積層４の高濃度不純物層４ａが１．５μｍ以上の厚さを有し、この高濃度不純物層４ａの不純物濃度は、高濃度不純物層４ａの全体にわたり１．０×１０１６ｃｍ−３以上となるようにした。そして、このような構造とすることにより、キャリア蓄積層４内での電子電流の横方向の広がりを助長させることができ、キャリア蓄積層４における正孔の蓄積効果を高めることができることが分かった。
また、本実施の形態１では、トレンチ６が、キャリア蓄積層４を貫通する構造とした。ここで、トレンチ６の底面がキャリア蓄積層４の内部に設けられている構造では、製造ばらつき等により、トレンチ６の底面のエッジ部分が、第１ベース層２とキャリア蓄積層４の境界近傍の位置となる場合がある。この場合、コレクタ−エミッタ間の耐圧ばらつきが大きくなるという不具合が生じる。しかし、本実施の形態１では、トレンチ６がキャリア蓄積層４を貫通する構造としたので、トレンチ６の底面をキャリア蓄積層４の底面よりも十分に深くして、マージンを大きくした構造設計が可能となる。これにより、製造ばらつき等によるコレクタ−エミッタ間の耐圧ばらつきを小さく抑えることができる。
次に、本実施の形態１の絶縁ゲート型半導体装置のオン電圧および飽和電流について説明する。図１に示した半導体装置、及び従来技術の半導体装置のコレクタ−エミッタ間の電流−電圧特性（ＩＣＥ−ＶＣＥ特性）を図３に示す。なおこの図では便宜的に、コレクタ−エミッタ間電流ＩＣＥは、半導体装置における直接的な電流値ではなく電流密度によって表している。従来技術の半導体装置の２５℃、１２５℃におけるＩＣＥ−ＶＣＥ特性をそれぞれＡ（２５℃）、Ａ（１２５℃）とし、本実施の形態１の半導体装置の２５℃、１２５℃におけるＩＣＥ−ＶＣＥ特性をそれぞれＢ（２５℃）、Ｂ（１２５℃）とする。
ここで、図３において、ゲート電圧（ゲート−エミッタ間電圧）ＶＧＥを１５Ｖ（一定）とし、所定のコレクタ−エミッタ間電流密度ＩＣＥ、ここでは８４．５（Ａ／ｃｍ２）の電流が流れる際のＶＣＥをオン電圧と定義する。Ａ（２５℃）及びＢ（２５℃）のオン電圧を比較すると、Ｂ（２５℃）のオン電圧の方が低い。また、Ａ（１２５℃）及びＢ（１２５℃）のオン電圧を比較すると、Ａ（１２５℃）のオン電圧は１．９４Ｖであり、Ｂ（１２５℃）のオン電圧は１．８１Ｖである。すなわちＡ（１２５℃）と比較して、Ｂ（１２５℃）のオン電圧の方が約６．７％低い。従って、２５℃、１２５℃のいずれの温度条件下においても、本実施の形態１の半導体装置は、従来技術と比較してオン電圧を低減できることが分かる。
これは、図１の高濃度不純物層４ａが１．５μｍ以上の厚さを有し、この層の不純物濃度が層全体にわたり１．０×１０１６ｃｍ−３以上となるようにしたことにより、キャリア蓄積層４内での電子電流の横方向の広がりが助長され、高濃度不純物層４ａにおける抵抗値の低減によるものと考えられる。また、図１に示した半導体装置は、オン電圧を低減させてもターンオフ時の電力損失をほぼ一定にできることが分かった。すなわち、本実施の形態１に係る絶縁ゲート型半導体装置によれば、ターンオフ時の電力損失を抑制しつつ、オン電圧を低減させることができる。
次に、ＩＣＥの電流が飽和した状態の電流、すなわち飽和電流について比較を行った。Ａ（２５℃）及びＢ（２５℃）の飽和電流値を比較すると、Ｂ（２５℃）の飽和電流の方が小さい。同様にＡ（１２５℃）及びＢ（１２５℃）の飽和電流値を比較すると、Ｂ（１２５℃）の飽和電流の方が小さい。従って、２５℃、１２５℃のいずれの温度条件下においても、本実施の形態１の半導体装置は、従来技術と比較して、飽和電流値を低減できることが分かる。そしてこのことで、本実施の形態１の半導体装置が、従来技術と比較して短絡安全動作領域（ＳＣＳＯＡ）などを向上させることができる。
以上説明したように、本実施の形態１に係る半導体装置によれば、ターンオフ時の電力損失を抑制しつつ、コレクタ−エミッタ間のオン電圧を低減することができる。
次に、本実施の形態１に係る半導体装置の製造方法について、図１を参照しながら説明する。まず、第１主面（上主面）及び第２主面（下主面）を有し、これらの主面の間にｎ型（第１導電型）の第１ベース層２が設けられた半導体基板１を準備する。
次に、半導体基板１の第１主面から第１の深さＤ１に至る範囲で、第１ベース層２よりも不純物濃度が高いｎ型の高濃度不純物層４ａと、この層よりも不純物濃度が低い低濃度不純物層４ｂを有するキャリア蓄積層４を形成する。この工程は、エピタキシャル成長法を用いて行う。
エピタキシャル成長法を用いる場合は、所望のキャリア濃度を有する高濃度不純物層４ａおよび低濃度不純物層４ｂが形成されるように、例えばＡsＨ３（アルシン）やＰＨ３（ホスフィン）などの反応ガスを添加、調整して、気相エピタキシー（VPE：Vapor Phase Epitaxy）を行う。なお、このエピタキシャル成長工程では、本来のキャリア蓄積層４だけでなく、後に第２ベース層３やエミッタ層５が形成される領域も半導体基板１（形成時のキャリア濃度は高濃度不純物層相当）として形成されている。つまりは、図１におけるＤ１部がエピタキシャル成長によって形成されている。
次に、半導体基板１の第１主面から、第１の深さＤ１よりも浅い第２の深さＤ２に至る範囲で、キャリア蓄積層４の高濃度不純物層４ａに接するｐ型（第２導電型）の第２ベース層３を形成する。この工程は、イオン注入法を用いて行い、半導体基板１の第１主面（エピタキシャル成長で形成された高濃度不純物層表面）からホウ素などのｐ型不純物を注入し、その後、熱処理などを必要に応じて行う。そしてこの第２ベース層３形成後において、キャリア蓄積層４の高濃度不純物層４ａが１．５μｍ以上の厚さとなり、この不純物層の不純物濃度が、層全体にわたり１．０×１０１６ｃｍ−３以上となるようにする。
次に、リソグラフィ、イオン注入及び熱処理などにより、半導体基板１の第１主面から、第２の深さＤ２よりも浅い第３の深さＤ３に至る範囲で、トレンチ６が形成される領域にあわせてｎ型のエミッタ層５を選択的に形成する。
次に、リソグラフィ及びドライエッチングなどにより、半導体基板１の第１主面側から、選択的に形成されたエミッタ層５、第２ベース層３およびキャリア蓄積層４を貫通するように、トレンチ６を形成する。次に、トレンチ６の内面を、シリコン酸化膜などの第１絶縁膜７で覆う。次に、第１絶縁膜７を介して、トレンチ６の内部に、ＣＶＤ法などにより、多結晶シリコン膜などの導電体をゲート電極膜８として埋め込む。
次に、ＣＶＤ法、リソグラフィ及びドライエッチングなどにより、トレンチ６の上面及びエミッタ層５の上面を部分的に覆うように、シリコン酸化膜などの第２絶縁膜９を形成する。さらに、半導体基板１の第１主面上で、エミッタ層５及び第２ベース層３の露出した部分に、アルミスパッタなどによりエミッタ電極１０を形成し、相互に電気的な接続が行われる。
次に、イオン注入および熱処理などにより、第１ベース層２の第２主面側を覆うように、ｎ型バッファ層１１を形成する。次に、イオン注入および熱処理により、ｎ型バッファ層１１を覆うように、半導体基板１の第２主面にｐ型のコレクタ層１２を形成する。さらに、半導体基板１の第２主面の表面にアルミニウムなどからなるコレクタ電極１３を形成し、ｐ型コレクタ層１２との電気的な接続が行われる。
以上説明した製造方法により、図１に示した絶縁ゲート型半導体装置を形成することができる。
実施の形態２．
本実施の形態に係る絶縁ゲート型の半導体装置について、図４を参照しながら説明する。ここでは、実施の形態１で示した図１と異なる点を中心に説明する。実施の形態１に示した半導体装置は、図１に示したように、半導体基板１の位置ｃに高濃度不純物層４ａが設けられ、位置ｄに低濃度不純物層４ｂが設けられた構造であった。これに対して本実施の形態２では、図４に示すように、第２ベース層３の下に、第２ベース層３と所定間隔（Ｄ４−Ｄ２）をあけて、高濃度不純物層４ａのみからなるキャリア蓄積層４が設けられた構造とする。すなわち本実施の形態２では、キャリア蓄積層４の高濃度不純物層４ａが、第２ベース層３の下層に、第２ベース層３と離間して設けられた構造とする。その他の構成については、実施の形態１で示した図１と同様である。
上記構造とすることにより、キャリア蓄積層４を形成するための不純物が分布する範囲と、第２ベース層３を形成するための不純物が分布する範囲とが重なるのを防止できる。すなわち、このような構造であれば、従来技術による半導体装置のように、その不純物濃度が正規分布を有するキャリア蓄積層に第２ベース層３を形成する必要がなく、不純物濃度分布が平坦な領域に第２ベース層３を形成することができるので、第２ベース層３を安定して形成することが可能となる。
このため、第２ベース層３の不純物濃度分布のばらつきが抑えられ、エミッタ層５の底面と第２ベース層３の底面との間隔が短くなること（短チャネル化）を防止できる。従って、実施の形態１の効果と同様に、飽和電流を小さく抑え、そのばらつきも低減することができる。この結果、コレクタ−エミッタ間の耐圧ばらつきを低減することができる。
次に、図４の絶縁ゲート型半導体装置の不純物濃度プロファイルについて、図５を参照しながら説明する。ここでは、実施の形態１で示した図２と異なる点を中心に説明する。本実施の形態２による半導体装置のキャリア濃度を実線Ｃで示す。点線Ａ（従来技術）で示したキャリア濃度は、位置ｃ、ｄの範囲では、Ｘｊの増加に伴い減少している。これに対して実線Ｃ（本実施の形態２）で示したキャリア濃度は、位置ｃの２．０μｍ≦Ｘｊ＜４．５μｍの範囲では、９．０×１０１３ｃｍ−３であり、ほぼ一定の値である。また、このキャリア濃度は、位置ｄの４．５μｍ≦Ｘｊ≦６．０μｍの範囲（キャリア蓄積層４）において２．０×１０１６ｃｍ−３であり、ほぼ一定の値である。さらに、このキャリア濃度は位置ｅの６．０μｍ＜Ｘｊ≦１０μｍの範囲において９．０×１０１３ｃｍ−３でほぼ一定であり、位置ｃのキャリア濃度と同一である。そして位置ｃと位置ｄの境界、および位置ｄと位置ｅの境界では、キャリア濃度が階段状に変化している。その他の構成については、実施の形態１で示した図２と同様である。
次に、本実施の形態２の絶縁ゲート型半導体装置のオン電圧、および飽和電流について図６を参照しながら説明する。ここでは、実施の形態１で示した図３と異なる点を中心に説明する。図３と同様に、従来技術の半導体装置の２５℃、１２５℃におけるＩＣＥ−ＶＣＥ特性をそれぞれＡ（２５℃）、Ａ（１２５℃）とし、本実施の形態２の半導体装置の２５℃、１２５℃におけるＩＣＥ−ＶＣＥ特性をそれぞれＣ（２５℃）、Ｃ（１２５℃）とする。Ａ（２５℃）及びＣ（２５℃）のオン電圧を比較すると、Ｃ（２５℃）のオン電圧の方が低い。また、Ａ（１２５℃）及びＣ（１２５℃）のオン電圧を比較すると、Ａ（１２５℃）のオン電圧は１．９４Ｖであり、Ｃ（１２５℃）のオン電圧は１．８６Ｖである。すなわちＡ（１２５℃）と比較して、Ｃ（１２５℃）のオン電圧の方が約４．１％低い。従って、２５℃、１２５℃のいずれの温度条件下においても、本実施の形態２の半導体装置は、従来技術と比較してオン電圧を低減できることが分かる。
以上説明したように、本実施の形態２に係る絶縁ゲート型半導体装置によれば、実施の形態１で得られる効果と同様に、コレクタ−エミッタ間の飽和電流を小さく抑え、そのばらつきも低減することができる。この結果、上記電極間の耐圧ばらつきを低減することができる。
次に、本実施の形態２に係る絶縁ゲート型半導体装置の製造方法について、図４を参照しながら説明する。ここでは、実施の形態１で説明した製造方法と異なる点を中心に、つまりは、キャリア蓄積層４の形成方法を中心に説明する。
実施の形態１では、半導体基板１の第１主面から、第１の深さＤ１に至るまでの範囲（図１の位置ａ、ｂ、ｃ及びｄ）でキャリア蓄積層４をエピタキシャル成長法を用いて形成し、その後、半導体基板１の第１主面から、第１の深さＤ１よりも浅い第２の深さＤ２に至る範囲で、キャリア蓄積層４の高濃度不純物層４ａに接するｐ型の第２ベース層３を形成するようにした。
これに対して本実施の形態２では、キャリア蓄積層４の高濃度不純物層４ａを、半導体基板１の第１主面からの深さＤ２よりも深い、第４の深さＤ４から第１の深さＤ１の範囲（図４の位置ｄ）で形成する。そしてこの工程は、エピタキシャル成長法だけでなく、高エネルギーイオン注入法及びプロトン照射法のいずれかの方法を用いて行うことができる。
エピタキシャル成長法を用いる場合は、実施の形態１と基本的に同様であり、所望のキャリア濃度を有するキャリア蓄積層４である高濃度不純物層４ａおよび第１ベース層２が形成されるように、例えばＡｓＨ３（アルシン）やＰＨ３（ホスフィン）などの反応ガスを添加、調整して気相エピタキシー（ＶＰＥ）を行う。
なお、このエピタキシャル成長工程では、本来のキャリア蓄積層４および第１ベース層２だけでなく、後に第２ベース層３やエミッタ層５が形成される領域も半導体基板１（形成時のキャリア濃度は第１ベース層相当）として形成している。つまりは、図４におけるＤ１部がエピタキシャル成長によって形成されている。
また、高エネルギーイオン注入法を用いる場合は、半導体基板１の第１主面から所望の深さに、所望の濃度の不純物層が形成されるように、注入加速度を適宜調節しながら、燐や砒素などのｎ型不純物を注入する。
以上の他にも、燐や砒素などのｎ型不純物をイオン注入する代わりに、プロトン（１Ｈ＋）照射を用いても良い。
この工程の後に、半導体基板１の第１主面から、第４の深さＤ４よりも浅い第２の深さＤ２に到る範囲で、キャリア蓄積層４の高濃度不純物層４ａと離間するように、ｐ型の第２ベース層３を形成する。そして以降、エミッタ層５他における形成工程は、実施の形態１と同様である。
以上説明した製造方法により、図４に示した絶縁ゲート型半導体装置を形成することができる。
実施の形態１に係る絶縁ゲート型半導体装置の断面図である。 図１の絶縁ゲート型半導体装置のキャリア濃度プロファイルを示す図である。 図１の絶縁ゲート型半導体装置のコレクタ−エミッタ間の電流−電圧特性を示す図である。 実施の形態２に係る絶縁ゲート型半導体装置の断面図である。 図４の絶縁ゲート型半導体装置のキャリア濃度プロファイルを示す図である。 図４の絶縁ゲート型半導体装置のコレクタ−エミッタ間の電流−電圧特性を示す図である。
符号の説明
１ 半導体基板、２ 第１ベース層、３ 第２ベース層、４ キャリア蓄積層、４ａ 高濃度不純物層、４ｂ 低濃度不純物層、５ エミッタ層、６ トレンチ、７ 第１絶縁膜、８ ゲート電極、９ 第２絶縁膜、１０ エミッタ電極、１１ ｎ型バッファ層、１２ ｐ型コレクタ層、１３ コレクタ電極。

Claims (13)

  1. 第１主面及び第２主面を有する半導体基板と、
    前記半導体基板の前記第１主面と前記第２主面との間に設けられた第１導電型の第１ベース層と、
    前記半導体基板の前記第１主面に設けられた第２導電型の第２ベース層と、
    前記半導体基板の前記第１ベース層と前記第２ベース層との間に設けられ、前記第１ベース層よりも不純物濃度が高い高濃度不純物層を有する第１導電型のキャリア蓄積層と、
    前記半導体基板の前記第２ベース層内に選択的に設けられ、前記キャリア蓄積層と所定間隔を有する第１導電型のエミッタ層と、
    前記半導体基板の前記第１主面側から前記エミッタ層及び前記第２ベース層を貫通して設けられた溝と、
    前記溝の内面を覆う絶縁膜と、
    前記絶縁膜を介して前記溝に埋め込まれた電極と、
    前記半導体基板の前記第２主面に設けられた第２導電型のコレクタ層とを備え、
    前記高濃度不純物層は１．５μｍ以上の厚さを有し、前記高濃度不純物層の不純物濃度は、前記高濃度不純物層の全体にわたり１．０×１０１６ｃｍ−３以上であることを特徴とする絶縁ゲート型半導体装置。
  2. 前記キャリア蓄積層の前記高濃度不純物層は、前記第２ベース層に接するように設けられ、
    前記キャリア蓄積層の前記高濃度不純物層以外の部分の不純物濃度は、前記第１ベース層の不純物濃度よりも高く、かつ、前記高濃度不純物層の不純物濃度よりも低いことを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
  3. 前記キャリア蓄積層の前記高濃度不純物層は、前記第２ベース層と離間して設けられていることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
  4. 前記キャリア蓄積層の前記半導体基板の深さ方向の不純物濃度は、前記高濃度不純物層とそれ以外の部分との境界で階段状に変化することを特徴とする請求項１〜３のいずれかに記載の絶縁ゲート型半導体装置。
  5. 前記高濃度不純物層の前記半導体基板の深さ方向の不純物濃度は、１．０×１０１６ｃｍ−３以上かつ１．０×１０１７ｃｍ−３以下の範囲であることを特徴とする請求項１〜４のいずれかに記載の絶縁ゲート型半導体装置。
  6. 前記溝は、前記キャリア蓄積層を貫通して設けられていることを特徴とする請求項１〜５のいずれかに記載の絶縁ゲート型半導体装置。
  7. 前記半導体基板の前記第１主面の表面には、前記エミッタ層と電気的に接続されたエミッタ電極が設けられ、
    前記半導体基板の前記第２主面の表面には、前記コレクタ層と電気的に接続されたコレクタ電極が設けられていることを特徴とする請求項１〜６のいずれかに記載の絶縁ゲート型半導体装置。
  8. 前記キャリア蓄積層は、エピタキシャル成長法を用いて形成されたものであることを特徴とする請求項１〜７のいずれかに記載の絶縁ゲート型半導体装置。
  9. 第１主面及び第２主面を有し、これらの主面の間に第１導電型の第１ベース層が設けられた半導体基板の前記第１主面から第１の深さに至る範囲で、前記第１ベース層よりも不純物濃度が高い第１導電型の高濃度不純物層を有するキャリア蓄積層を形成する工程と、
    前記半導体基板の前記第１主面から、前記第１の深さよりも浅い第２の深さに至る範囲で、前記キャリア蓄積層の前記高濃度不純物層に接する第２導電型の第２ベース層を形成する工程と、
    前記半導体基板の前記第１主面から、前記第２の深さよりも浅い第３の深さに至る範囲で、第１導電型のエミッタ層を選択的に形成する工程と、
    前記半導体基板の前記第１主面側から前記エミッタ層および前記第２ベース層を貫通する溝を形成する工程と、
    前記溝の内面を絶縁膜で覆う工程と、
    前記絶縁膜を介して前記溝に電極膜を埋め込む工程と、
    前記半導体基板の前記第２主面に、第２導電型のコレクタ層を形成する工程とを備え、
    前記高濃度不純物層は１．５μｍ以上の厚さを有し、前記高濃度不純物層の不純物濃度は、前記高濃度不純物層の全体にわたり１．０×１０１６ｃｍ−３以上であることを特徴とする絶縁ゲート型半導体装置の製造方法。
  10. 第１主面及び第２主面を有し、これらの主面の間に第１導電型の第１ベース層が設けられた半導体基板の前記第１主面から第１の深さに至る範囲で、前記第１ベース層よりも不純物濃度が高い第１導電型の高濃度不純物層を有するキャリア蓄積層を形成する工程と、
    前記半導体基板の前記第１主面から、前記第１の深さよりも浅い第２の深さに至る範囲で、前記キャリア蓄積層の前記高濃度不純物層と離間した第２導電型の第２ベース層を形成する工程と、
    前記半導体基板の前記第１主面から、前記第２の深さよりも浅い第３の深さに至る範囲で、第１導電型のエミッタ層を選択的に形成する工程と、
    前記半導体基板の前記第１主面側から前記エミッタ層および前記第２ベース層を貫通する溝を形成する工程と、
    前記溝の内面を絶縁膜で覆う工程と、
    前記絶縁膜を介して前記溝に電極膜を埋め込む工程と、
    前記半導体基板の前記第２主面に、第２導電型のコレクタ層を形成する工程とを備え、
    前記高濃度不純物層は１．５μｍ以上の厚さを有し、前記高濃度不純物層の不純物濃度は、前記高濃度不純物層の全体にわたり１．０×１０１６ｃｍ−３以上であることを特徴とする絶縁ゲート型半導体装置の製造方法。
  11. 前記溝を形成する工程において、前記溝を、前記キャリア蓄積層を貫通して形成することを特徴とする請求項９又は１０に記載の絶縁ゲート型半導体装置の製造方法。
  12. 前記キャリア蓄積層を形成する工程を、エピタキシャル成長法を用いて行うことを特徴とする請求項９〜１１のいずれかに記載の絶縁ゲート型半導体装置の製造方法。
  13. 前記キャリア蓄積層を形成する工程を、イオン注入法又はプロトン照射法を用いて行うことを特徴とする請求項１０又は１１に記載の絶縁ゲート型半導体装置の製造方法。
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