DE69637225T2

DE69637225T2 - BiCMOS-Bauteil und Verfahren zur Herstellung desselben

Info

Publication number: DE69637225T2
Application number: DE69637225T
Authority: DE
Inventors: Taizo Osaka-shi Fujii; Takehiro Ibaraki-shi Hirai; Sugao Katano-shi Fujinaga
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp
Priority date: 1995-04-07
Filing date: 1996-04-09
Publication date: 2008-01-03
Anticipated expiration: 2016-04-10
Also published as: EP0736898A3; DE69637225D1; US5851863A; EP0736898B1; EP0736898A2

Description

HINTERGRUND DER ERFINDUNG
Diese Erfindung betrifft eine Halbleitervorrichtung, in der Bipolartransistoren und Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) auf einem Halbleitersubstrat ausgebildet werden, und ein Verfahren zu dessen Herstellung.
Ein BiCMOS (bipolar complementary metal-oxide semiconductor – bipolarer komplementärer Metall-Oxid-Halbleiter), der die Vorteile von sowohl Bipolartransistoren als auch MOSFETs nutzen, war als eine der attraktivsten Technologien für äußerst funktionale LSI-Schaltungen (LSI für large scale integration – Großintegration) bekannt. Der Bipolartransistor hat einerseits die Fähigkeit einer analogen Verarbeitung mit hoher Genauigkeit, die Fähigkeit einer hohen Stromsteuerung und die Fähigkeit eines Betriebs bei hoher Geschwindigkeit. Andererseits hat ein CMOSFET Fähigkeiten hoher Dichte und niedriger Energie.
Die Druckschrift JP-3 129 874 offenbart eine solche BiCMOS-Vorrichtung.
Ein weiteres herkömmliches Verfahren zur Herstellung einer BiCMOS-Halbleitervorrichtung, die in NIKKEI ELECTRONICS (3. August 1981, Seiten 156 – 191) gezeigt wird, wird mit Bezug auf 9(a) – 9(f) der Zeichnungen beschrieben. Hier werden ein npn-Transistor (Bereich Rnpn) und ein pMOSFET (Bereich Rmsp) als ein Bipolartransistor bzw. als ein MOSFET ausgebildet.
Wie in 9(a) veranschaulicht ist, ist auf einem p-Halbleitersubstrat 301 eine Fotolack-Maske Fr1 ausgebildet. Ein n-Dotierstoff wird durch die erste Fotolack-Maske Fr1 in das Halbleitersubstrat 301 diffundiert. Es werden eine Quell-Diffusionsschicht 303 zur Isolierung zwischen Elementen und eine Kollektor-Diffusionsschicht 304 aus einem npn-Transistor gebildet.
Wien 9(b) veranschaulicht ist, wird durch zum Beispiel selektive Oxidation ein thermischer Oxidfilm 305 gebildet.
Als Nächstes werden, wie in 9(c) dargestellt ist, Ionen eines p-Dotierstoffs durch eine zweite Fotolack-Maske Fr2 mit vorgegebenen Öffnungen implantiert, um eine Kanal-Dotiermittel-Diffusionsschicht 307 zum Steuern der pMOSFET-Schwellenspannung zu bilden.
Gemäß 9(d) werden Ionen eines p-Dotierstoffs durch eine dritte Fotolack-Maske Fr3 mit vorgegebenen Öffnungen implantiert, um eine intrinsische Basis-Diffusionsschicht 309 des npn-Transistors zu bilden.
Als Nächstes werden, wie in 9(e) veranschaulicht ist, ein Gate-Oxidfilm 310 und ein polykristallines Silizium-Gate 311 des pMOSFET gebildet.
Ionen eines n-Dotierstoffs werden durch eine vierte Fotolack-Maske Fr4 implantiert, um eine Emitter-Diffusionsschicht 313 des npn-Transistors zu bilden.
Als Nächstes werden, wie in 9(f) veranschaulicht ist, Ionen eines p-Dotierstoffs durch eine fünfte Fotolack-Maske Fr5 implantiert, um Source-Drain-Diffusionsschichten 315 des pMOSFET zu bilden.
Wenn alle Diffusionsschichten gebildet sind und jeder Anschluss mit einer Metallelektrode versehen ist, ist die Herstellung abgeschlossen.
Bei dem oben beschriebenen BiCMOS-Herstellungsverfahren erfordern jedoch der Schritt von 9(c) zum Ausbilden der Schicht 309 des npn-Transistors und der Schritt von 9(b) zum Ausbilden der Schicht 307 des pMOSFET getrennte Fotolack-Masken (d. h., die zweite und dritte Maske Fr2 und Fr3), obwohl in beiden Schritten Dotierstoffe der gleichen Leitung (n-Leitung) Implantiert werden, wobei zwei aufeinander folgende Ionen-Implantationen notwendig sind. Angesichts dessen können diese zwei Verfahren gleichzeitig ausgeführt werden. Es ist jedoch notwendig, die Konzentration und die Tiefe des Dotierstoffs der intrinsischen Basis-Diffusions schicht 309 des npn-Transistors bis zu einem gewissen Grad zu erhöhen, um einen Kollektor-Emitter-Durchschlag zu verhindern. Da die Kanal-Dotiermittel-Diffusionsschicht 307 des pMOSFET die Schicht zur Bildung eines vergrabenen Kanals des pMOSFET ist, lässt dies es nicht zu, dass die Schicht 307 genauso stark dotiert oder so tief ausgebildet ist wie die Schicht 309. Die gleichzeitige Bildung der Schichten 307 und 309 mit einer einzigen Fotolack-Maske ist daher schwierig.
Mittlerweile wird für den Fall von pMOSFETs ein Source-Drain-Durchschlag bedenklich, da Transistoren immer feiner werden. Um ein solches Problem zu beseitigen, ohne die Eigenschaften des npn-Transistors zu beeinflussen, muss eine hohe Konzentration von Dotierstoffen unter dem Kanal eines MOSFET erreicht werden. Eine Diffusionsschicht mit Durchschlagsstopper, die mit dem gleichen Typ von Dotierstoff wie die Quell-Diffusionsschicht 303 (rückseitiges Gate) diffundiert ist, muss unterhalb des Kanals in einem zusätzlichen Schritt gebildet werden. Dies kann zu einem weiteren Anstieg der Anzahl von Herstellungsschritten führen.
Das herkömmliche Verfahren hat das Problem, dass die Anzahl der Herstellungsschritte ansteigt, wobei daher die Produktionskosten steigen.
Da die Größe der Transistoren abnimmt, nimmt der Abstand zwischen den MOS-FETs gleichfalls ab. Dies bewirkt wahrscheinlich, dass ein parasitärer MOSFET zwischen einem MOSFET und einem weiteren MOSFET erzeugt wird, der elektrisch leitet. Mit anderen Worten, es wird ein parasitärer MOSFET erzeugt, in dem ein thermischer Oxidfilm 305 als ein Isolator wie eine Gate-Isolationsschicht fungiert, wobei ein nicht erwarteter elektrischer Strom fließt. Dieses Problem kann gelöst werden, indem eine Kanal-Stoppschicht außerhalb eines aktiven Bereiches des MOS-FET gebildet wird, der einem Kanalbereich des parasitären MOSFET entspricht. Dies führt jedoch nicht nur zu einem Anstieg der Anzahl von Herstellungsschritten, sondern auch der Produktionskosten.
ZUSAMMENFASSUNG DER ERFINDUNG
Unter Berücksichtigung der oben erwähnten Probleme mit den Verfahren nach dem Stand der Technik entstand die vorliegende Erfindung. Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Schichtstruktur bereitzustellen, die in der Lage ist, äußerst funktionsfähige Transistoren und ein Verfahren zum Ausführen einer solchen Schichtstruktur mit einer geringeren Anzahl von Herstellungsschritten zu erreichen.
Die vorliegende Erfindung stellt eine Halbleitervorrichtung bereit, bei der wenigstens ein erster Bipolartransistor mit einer vertikalen Bipolartransistor-Struktur, wenigstens ein zweiter Bipolartransistor mit einer vertikalen Bipolartransistor-Struktur und wenigstens ein MOSFET auf einem Halbleitersubstrat ausgebildet sind, wie in Anspruch 1 angeführt ist.
Es wird bevorzugt, dass in der ersten und der zweiten Halbleiterschicht des MOS-FET:

(i) der Konzentrations-Spitzenpunkt des Dotierstoffs des ersten Leitfähigkeitstyps flacher ist als der Konzentrations-Spitzenpunkt des Dotierstoffs des zweiten Leitfähigkeitstyps;
(ii) die Konzentration des Dotierstoffs des ersten Leitfähigkeitstyps in Oberflächenbereichen des Halbleitersubstrats höher ist als die Konzentration des Dotierstoffs des zweiten Leitfähigkeitstyps; und
(iii) mit zunehmender Tiefe die Konzentration des Dotierstoffs des ersten Leitfähigkeitstyps kontinuierlich abnimmt, während die Konzentration des Dotierstoffs des zweiten Leitfähigkeitstyps kontinuierlich zunimmt.

Infolge einer solchen Anordnung wirkt ein Bereich, in dem die Konzentration des Dotierstoffs des ersten Leitfähigkeitstyps zu der des Dotierstoffs des zweiten Leitfähigkeitstyps ungefähr gleich wird, als ein Kanal zu der Zeit, in der MOSFET arbeitet. Zusätzlich wirkt ein tieferer Bereich mit einer höheren Konzentration des Dotierstoffs des zweiten Leitfähigkeitstyps als ein Durchschlagsstopper. Dadurch wird ein bei niedriger Spannung arbeitender MOSFET mit einem vergrabenen Kanals erreicht, der eine niedrige Schwellenspannung hat. Daher können, selbst wenn die Dichte der Halbleitervorrichtung zunimmt, die Energieableitung und die erzeugte Wärmemenge niedrig gehalten werden. Die Eigenschaften der einzelnen Bipolartransistoren bleiben unbeeinflusst. Zusätzlich zu diesen Vorteilen können die Durchschlagsstoppschicht und der vergrabene Kanal des MOSFET gebildet werden, indem der Schritt zum Bilden der intrinsischen Basis-Schichten des ersten und des zweiten Bipolartransistors genutzt wird. Dies verringert die Anzahl von Herstellungsschritten und die Anzahl von Fotolack-Masken, wobei daher die Produktionskosten reduziert werden.
Es wird bevorzugt, dass an der Grenze zwischen der ersten und der zweiten Halbleiterschicht des MOSFET die Konzentration des Dotierstoffs des ersten Leitfähigkeitstyps und die Konzentration des Dotierstoffs des zweiten Leitfähigkeitstyps in einer Tiefe von 50 nm bis 300 nm von der Oberfläche des Halbleitersubstrats aus ungefähr gleich sind.
Es wird bevorzugt, dass die Konzentration des Dotierstoffs des zweiten Leitfähigkeitstyps in der intrinsischen Basis-Schicht des ersten Bipolartransistors und die Konzentration des Dotierstoffs des ersten Leitfähigkeitstyps in der intrinsischen Basis-Schicht des zweiten Bipolartransistors jeweils in den Bereich von 1 × 10¹⁷ bis 1 × 10¹⁹/cm³ fallen.
Es ist möglich, dass ein MOSFET mit dem gleichen Leitfähigkeitstyp wie der MOS-FET mit einer höheren Schwellenspannung als der MOSFET auf dem Halbleitersubstrat ausgebildet wird,
wobei der MOSFET mit gleichem Leitfähigkeitstyp und hoher Schwellenspannung enthält:
einen Gate-Isolierfilm, der auf dem Halbleitersubstrat ausgebildet ist;
eine Gate-Elektrode, die auf dem Gate-Isolierfilm ausgebildet ist;
Source-Drain-Schichten, die ausgebildet werden, indem ein Dotierstoff eines ersten Leitfähigkeitstyps in Bereiche des Halbleitersubstrats auf beiden Seiten der Gate-Elektrode implantiert wird; und
eine dritte Halbleiterschicht eines zweiten Leitfähigkeitstyps, die ausgebildet wird, indem in einen Bereich des Halbleitersubstrats unter der Gate-Elektrode und den Source-Drain-Bereichen ein Dotierstoff eines zweiten Leitfähigkeitstyps in der gleichen Tiefe und Konzentration wie die erste und die zweite Halbleiterschicht des MOSFET implantiert wird.
Infolge einer solchen Anordnung werden zwei unterschiedliche Arten von MOSFETs mit unterschiedlichen Schwellenspannungen gebildet, wobei es möglich wird, eine MOSFET-Struktur entsprechend der Schaltungscharakteristik auszuwählen. Zusätzlich ist es möglich, zwei unterschiedliche Arten von MOSFETs mit unterschiedlichen Schwellenspannungen zu bilden, indem der Schritt zum Bilden der intrinsischen Basis-Schichten des Bipolartransistors verwendet wird. Die Produktionskosten können in einem größeren Ausmaß reduziert werden.
Es ist möglich, dass ein MOSFET mit dem zu dem MOSFET mit einer hohen Schwellenspannung entgegengesetzten Leitfähigkeitstyp und ein MOSFET mit dem zu dem MOSFET mit einer niedrigen Schwellenspannung entgegengesetzten Leitfähigkeitstyp auf dem Halbleitersubstrat ausgebildet sind,
wobei der MOSFET mit entgegengesetztem Leitfähigkeitstyp und niedriger Schwellenspannung enthält:
einen Gate-Isolierfilm, der auf dem Halbleitersubstrat ausgebildet ist;
eine Gate-Elektrode, die auf dem Gate-Isolierfilm ausgebildet ist;
Source-Drain-Schichten, die ausgebildet werden, indem ein Dotierstoff eines zweiten Leitfähigkeitstyps in Bereiche des zweiten Halbleitersubstrats auf beiden Seiten der Gate-Elektrode implantiert wird; und
eine vierte Halbleiterschicht eines ersten Leitfähigkeitstyps, die in einem Bereich des Halbleitersubstrats unter der Gate-Elektrode und den Source-Drain-Bereichen ausgebildet ist, wobei die vierte Halbleiterschicht mit einem Dotierstoff eines ersten Leitfähigkeitstyps dotiert ist;
und der MOSFET mit entgegengesetztem Leitfähigkeitstyp und hoher Schwellenspannung enthält:
einen Gate-Isolierfilm, der auf dem Halbleitersubstrat ausgebildet ist;
eine Gate-Elektrode, die auf dem Gate-Isolierfilm ausgebildet ist;
Source-Drain-Schichten, die ausgebildet werden, indem ein Dotierstoff eines zweiten Leitfähigkeitstyps in Bereiche des Halbleitersubstrats auf beiden Seiten der Gate-Elektrode implantiert wird; und
eine fünfte Halbleiterschicht eines ersten Leitfähigkeitstyps, die in einem Bereich des Halbleitersubstrats unter der Gate-Elektrode und den Source-Drain-Bereichen ausgebildet ist, wobei die fünfte Halbleiterschicht mit einem Dotierstoff eines ersten Leitfähigkeitstyps in der gleichen Tiefe und Konzentration wie die intrinsische Basis-Schicht des zweiten Bipolartransistors dotiert ist und außerdem mit einem Dotierstoff eines ersten Leitfähigkeitstyps in der gleichen Tiefe und Konzentration wie die vierte Halbleiterschicht des MOSFET mit entgegengesetztem Leitfähigkeitstyp und niedriger Schwellenspannung dotiert ist.
Infolge einer solchen Anordnung werden nMOSFETs mit unterschiedlichen Schwellenspannungen und pMOSFETs gebildet. Daher kann man BiCMOS-Halbleitervorrichtungen mit einem hohen Gebrauchswert erhalten.
Bei jeder der oben beschriebenen Anordnungen ist es möglich, dass sie (A) einen Isolator aus einer isolierenden Schicht, die auf dem Halbleitersubstrat in einer Weise ausgebildet ist, dass sie jeden MOSFET umgibt, und (B) eine Kanal-Stoppschicht enthält, die in einem Bereich des Substrats unter dem Isolator ausgebildet ist.
Eine solche Anordnung unterdrückt die Erzeugung eines parasitären MOSFET, woraufhin äußerst zuverlässige Niedrigenergie-Halbleitervorrichtungen erreicht werden können.
Es wird bevorzugt, dass der erste Leitfähigkeitstyp p-Leitung ist, während der zweite Leitfähigkeitstyp n-Leitung ist.
Infolge einer solchen Anordnung wird der erste Bipolartransistor ein pnp-Transistor, wobei der zweite Bipolartransistor ein npn-Transistor und der MOSFET ein pMOS-FET wird. In einem solchen Fall ist die intrinsische Basis-Schicht des npn-Transistors flacher als die intrinsische Basisschicht des pnp-Transistors. Dies macht es möglich, einen npn-Transistor zum bilden, der eine größere Stromverstärkung bei einer ziemlich flachen Tiefe haben soll. Daher bleibt die Bipolartransistor-Charakteristik unbeeinflusst. Die pMOSFET-Charakteristik kann durch Bereitstellung eines vergrabenen Kanals verbessert werden. Die oben beschriebenen Wirkungen können erfolgreich erreicht werden.
Die vorliegende Erfindung stellt ein Verfahren zur Herstellung einer Halbleitervorrichtung bereit, bei der wenigstens ein erster Bipolartransistor mit einer vertikalen Bipolartransistor-Struktur, wenigstens ein zweiter Bipolartransistor mit einer vertikalen Bipolartransistor-Struktur und wenigstens ein MOSFET auf einem Halbleitersubstrat ausgebildet sind, wie in Anspruch 1 angeführt ist.
Es wird bevorzugt, dass der zweite und der dritte Schritt, die im Anspruch 11 angeführt sind, so ausgeführt werden, dass in einem Bereich des Halbleitersubstrats unter der Gate-Elektrode des MOSFET:

Mit dem oben beschriebenen Verfahren werden die intrinsischen Basis-Schichten der Bipolartransistoren im zweiten und im dritten Schritt gebildet. Eine Schicht, die mit einem Dotierstoff eines ersten Leitfähigkeitstyps stark dotiert ist, wird in einem Oberflächenbereich des Halbleitersubstrats unter der Gate-Elektrode des MOSFET gebildet, während eine Schicht, die mit einem Dotierstoff eines zweiten Leitfähigkeitstyps stark dotiert ist, unter jener Schicht des ersten Leitfähigkeitstyps gebildet wird. Ein Bereich, in dem die Konzentration des Dotierstoffs des ersten Leitfähigkeitstyps mit der Konzentration des Dotierstoffs des zweiten Leitfähigkeitstyps ungefähr gleich wird, wird ein vergrabener Kanal, wobei seine darunter liegende Schicht, die mit einem Dotierstoff eines zweiten Leitfähigkeitstyps stark dotiert ist, ein Durchschlagsstopper wird. Im Vergleich mit einem herkömmlichen Verfahren, das drei Schritte und Fotolack-Masken erfordert, um die gleiche Struktur wie oben zu bilden, ist die vorliegende Erfindung in der Lage, die Anzahl von Fotolack-Masken und die Anzahl von Herstellungsschritten zu reduzieren. Daher können die Produktionskosten gekürzt werden.
Es wird bevorzugt, dass der zweite und der dritte Schritt so ausgeführt werden, dass die Konzentration des Dotierstoffs des ersten Leitfähigkeitstyps und die Konzentration des Dotierstoffs des zweiten Leitfähigkeitstyps bei einer Tiefe von 50 nm bis 300 nm von der Oberfläche des Halbleitersubstrats aus ungefähr gleich sind.
Es wird bevorzugt, dass der zweite und der dritte Schritt so ausgeführt werden, dass die Konzentration des Dotierstoffs des zweiten Leitfähigkeitstyps in der intrinsischen Basis-Schicht des ersten Bipolartransistors und die Konzentration des Dotierstoffs des ersten Leitfähigkeitstyps in der intrinsischen Basis-Schicht des zweiten Bipolartransistors jeweils in den Bereich von 1 × 10¹⁷ bis 1 × 10¹⁹/cm³ fallen.
Es ist möglich, dass im ersten Schritt ein aktiver Bereich eines MOSFET mit dem gleichen Leitfähigkeitstyp wie der MOSFET mit einer höheren Schwellenspannung als der MOSFET auf dem Halbleitersubstrat gebildet wird, dass im zweiten Schritt die aktiven Bereiche der MOSFETs mit einem Dotierstoff eines zweiten Leitfähigkeitstyps implantiert werden und dass im dritten Schritt der aktive Bereich des MOSFET mit gleichem Leitfähigkeitstyp und hoher Schwellenspannung nicht der Implantation mit einem Dotierstoff eines ersten Leitfähigkeitstyps unterliegt.
Entsprechend diesem Verfahren wird kein Bereich des ersten Leitfähigkeitstyps in einem beliebigen Oberflächenbereich des Halbleitersubstrats unter dem Gate des MOSFET mit gleichem Leitfähigkeitstyp und hoher Schwellenspannung und auch kein vergrabener Kanal gebildet, wobei infolgedessen die Schwellenspannung ansteigt. Daher ist es möglich, zwei unterschiedliche Arten von MOSFETs mit unterschiedlichen Schwellenspannungen zu bilden, ohne die Anzahl von Fotolack-Masken und die Anzahl von Herstellungsschritten erhöhen zu müssen.
Es ist möglich, dass im ersten Schritt ein aktiver Bereich eines MOSFET mit entgegengesetztem Leitfähigkeitstyp zum MOSFET mit einer hohen Schwellenspannung und ein aktiver Bereich eines MOSFET mit entgegengesetztem Leitfähigkeitstyp zum MOSFET mit einer niedrigen Schwellenspannung gebildet werden, dass das Verfahren des Weiteren den Schritt zum Implantieren eines Dotierstoffs eines ersten Leitfähigkeitstyps in die aktiven Bereiche der MOSFETs mit entgegengesetztem Leitfähigkeitstyp umfasst und dass im dritten Schritt nur in den aktiven Bereich des MOSFET mit entgegengesetztem Leitfähigkeitstyp und hoher Schwellenspannung ein Dotierstoff eines ersten Leitfähigkeitstyps implantiert wird.
Entsprechend einer solchen Anordnung haben der MOSFET mit entgegengesetztem Leitfähigkeitstyp und hoher Schwellenspannung und der MOSFET mit entgegengesetztem Leitfähigkeitstyp und niedriger Schwellenspannung unterschiedliche Konzentrationen des Dotierstoffs des ersten Leitfähigkeitstyps in jeweiligen Bereichen unter deren Gate-Elektroden, mit anderen Worten, sie haben unterschiedliche Schwellenspannungen. Daher ist es möglich, eine Halbleitervorrichtung mit zwei unterschiedlichen Arten von MOSFETs mit unterschiedlichen Schwellenspannungen durch eine geringere Anzahl von Herstellungsschritten und durch eine geringere Anzahl von Fotolack-Masken zu bilden.
Es ist möglich, eine Kanal-Stoppschicht des MOSFET zu bilden, indem Gebrauch von einem beliebigen der oben beschriebenen Schritte gemacht wird.
Infolge einer solchen Anordnung wird es möglich, eine Halbleitervorrichtung mit einer Struktur zu bilden, die in der Lage ist, das Auftreten eines parasitären MOSFET zu verhindern, ohne die Anzahl der Herstellungsschritte und die Anzahl der Fotolack-Masken erhöhen zu müssen.
Es wird in jedem der vorangegangenen Schritte bevorzugt, dass der erste Leitfähigkeitstyp p-Leitung ist, während andererseits der zweite Leitfähigkeitstyp n-Leitung ist.
Infolge einer solchen Anordnung wird es möglich, eine Halbleitervorrichtung mit der oben beschriebenen Struktur durch eine geringere Anzahl von Herstellungsschritten und durch eine geringere Anzahl von Fotolack-Masken zu bilden.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Es zeigen:
1(a) – (c) Querschnittsansichten, die die ersten Halbschritte der Herstellung einer Halbleitervorrichtung zeigen, die gemäß einem ersten Ausführungsbeispiel dieser Erfindung gefertigt wird;
2(a) – (c) Querschnittsansichten, die die zweiten Halbschritte der Herstellung der Halbleitervorrichtung des ersten Ausführungsbeispiels zeigen;
3 eine Querschnittsansicht, die einen Schritt der Herstellung einer Halbleitervorrichtung zeigt, die gemäß einem zweiten Ausführungsbeispiel dieser Erfindung gefertigt wird;
4(a) – (c) Querschnittsansichten, die die ersten Halbschritte der Herstellung einer Halbleitervorrichtung zeigen, die gemäß einem dritten Ausführungsbeispiel dieser Erfindung gefertigt wird;
5(a) – (c) Querschnittsansichten, die die zweiten Halbschritte der Herstellung der Halbleitervorrichtung des dritten Ausführungsbeispiels zeigen;
6(a) und (b) Querschnittsansichten, die Schritte der Herstellung einer Halbleitervorrichtung zeigen, die gemäß einem vierten Ausführungsbeispiel dieser Erfindung gefertigt wird;
7(a) und (b) Querschnittsansichten, die Schritte der Herstellung einer Halbleitervorrichtung des vierten Ausführungsbeispiels zeigen;
8(a) und (b) Querschnittsansichten, die Schritte der Herstellung einer Halbleitervorrichtung des vierten Ausführungsbeispiels zeigen;
9 eine Querschnittsansicht, die einen Schritt der Herstellung einer herkömmlichen BiCMOS-Halbleitervorrichtung zeigt;
10(a) – (c) grafische Darstellungen, die die Konzentrationsverteilung des in einem Bereich unter einer Gate-Elektrode in einem pMOSFET-Bildungsbereich implantierten p-Dotierstoffs, die Konzentrationsverteilung des in einem Bereich unter einer Gate-Elektrode in einem pMOSFET-Bildungsbereich implantierten n-Dotierstoffs und die daraus resultierende wirksame Dotierstoff-Konzentrationsverteilung zeigen, die durch Kombinieren der Verteilung von 10(a) bzw. der Verteilung von 10(b) erreicht wird.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
AUSFÜHRUNGSBEISPIEL 1
Es wird eine Halbleitervorrichtung des ersten Ausführungsbeispiels zusammen mit einem Verfahren zu deren Herstellung beschrieben, indem ein Bezug auf 1(a) – 1(c) und 2(a) – 2(c) hergestellt wird.
Das vorliegende Ausführungsbeispiel ist ein Beispiel dieser Erfindung, in der ein vertikaler pnp-Transistor (Bereich Rpnp), ein vertikaler npn-Transistor (Bereich Rnpn) und ein pMOSFET (Bereich Rmsp) gebildet werden.
Ionen eines n-Dotierstoffs, zum Beispiel Arsen-Ionen werden in ausgewählte Bereiche eines p-Halbleitersubstrats 101 mit einem Widerstand zwischen 10 und 20 Ω·cm bei 60 keV mit einer Ionendosis von 1 × 10¹⁵/cm² implantiert. Es wird ein Glühverfahren bei zum Beispiel 900 Grad Celsius etwa 30 Minuten lang ausgeführt, um eine vergrabene n-Schicht 102 zu bilden. Danach wird eine epitaxiale n-Schicht 103 gebildet, deren Widerstand und Dicke 1 Ω·cm bzw. 2,5 μm betragen.
Ionen eines p-Dotierstoffs, zum Beispiel Bor-Ionen (B⁺) werden durch eine erste Fotolack-Maske Fr1 mit vorgegebenen Öffnungen bei 150 keV mit einer Ionendosis von 2 × 10¹²/cm² implantiert, um eine Quell-Diffusionsschicht 105 zur Isolierung zwischen Elementen und eine Kollektor-Diffusionsschicht 106 des pnp-Transistors zu bilden.
Als Nächstes wird gemäß 1(b) ein thermischer Oxidfilm 107, der ein Isolator wird, durch selektive Oxidation auf dem Halbleitersubstrat mit einer Dicke von etwa 350 nm gebildet. Um die gleiche Konzentrationsverteilung gemäß 10(b) zu erhalten, wird anschließend eine Ionenimplantation mit Ionen eines n-Dotierstoffs, zum Beispiel Phosphor-Ionen (P⁺) durch eine zweite Fotolack-Maske Fr2 mit vorgegebenen Öffnungen bei 120 keV mit einer Ionendosis von 1,5 × 10¹³/cm² ausgeführt, um eine intrinsische Basis-Diffusionsschicht 109 des pnp-Transistors und eine PT-VT- Diffusionsschicht 110 zu bilden, die als ein Durchschlagsstopper und als eine Schwellenspannungs-Steuersektion des pMOSFET fungieren.
Um gemäß 1(c) die gleiche Konzentrationsverteilung wie die in 10(a) gezeigte zu erhalten, werden Ionen eines p-Dotierstoffs, zum Beispiel Bor-Ionen (B⁺) durch eine dritte Fotolack-Maske Fr3 mit vorgegebenen Öffnungen bei 30 keV mit einer Ionendosis von 1,5 × 10¹³/cm² implantiert, um eine intrinsische Basis-Diffusionsschicht 112 des npn-Transistors und eine Kanal-Dotiermittel-Diffusionsschicht 113 des pMOSFET zu bilden.
Gemäß 2(a) wird die Oberfläche des Halbleitersubstrats mit einem etwa 15 nm dicken Gate-Oxidfilm 114 überzogen, wobei danach ein polykristallines n-Silizium-Gate 115 gebildet wird. Anschließend werden Ionen eines n-Dotierstoffs, zum Beispiel Arsen-Ionen (As⁺) durch eine vierte Fotolack-Maske Fr4 bei 40 keV mit einer Ionendosis von 1 × 10¹⁶/cm² implantiert, um eine Emitter-Diffusionsschicht 117 und eine Kollektor-Kontakt-Diffusionsschicht 118 des npn-Transistors und eine Basis-Kontakt-Diffusionsschicht 119 des pnp-Transistors zu bilden.
Als Nächstes werden gemäß 2(b) die Ionen eines p-Dotierstoffs, zum Beispiel Borfluorid-Ionen (BF²⁺) bei 40 keV mit einer Ionendosis von 3 × 10¹⁵/cm² implantiert, um eine Emitter-Diffusionsschicht 121 und eine Kollektor-Kontakt-Diffusionsschicht 122 des pnp-Transistors, eine Basis-Kontakt-Diffusionsschicht 123 des npn-Transistors und Source-Drain-Diffusionsschichten 124 des pMOSFET zu bilden.
Schließlich wird gemäß 2(c) ein Schutzfilm 125 auf der gesamten Oberfläche des Halbleitersubstrats ausgebildet. Es wird eine Metallelektrode 126 gebildet, wobei die Bildung der einzelnen Transistoren abgeschlossen ist.
Es wird bevorzugt, dass Dotierstoffe mit einer Ionendosis von etwa 1 × 10¹⁷/cm² bis etwa 1 × 10¹⁹/cm² in den Schritten gemäß 1(b) und 1(c) implantiert werden.
Es wird hier nun die Konzentration von Dotierstoffen in jeder der Schichten der Transistoren erörtert, die in den oben beschriebenen Schritten gebildet wurden. Wenn:

(a) die Konzentration des Dotierstoffs (p-Leitung) in der Kollektor-Diffusionsschicht 106 des pnp-Transistors = Dp0;
(b) die anfängliche Konzentration des Dotierstoffs (n-Leitung) in der epitaxialen n-Schicht 103 = Dn0;
(c) die Konzentration des im Schritt von 1(b) implantierten Dotierstoffs (n-Leitung, Phosphor) = Dn1;
(d) die Konzentration des im Schritt von 1(c) implantierten Dotierstoffs (p-Leitung, Bor) = Dp1;
(e) die Konzentration des im Schritt von 2(a) implantierten Dotierstoffs (n-Leitung, Arsen) = Dn2; und
(f) die Konzentration des im Schritt von 2(b) implantierten Dotierstoffs (p-Leitung, Borfluorid) = Dp2;

1. pnp-TRANSISTOR

Emitter-Diffusionsschicht 121:	Dp2 + Dp0 – Dn1
Intrinsische Basis-Diffusionsschicht 109:	Dn1 – Dp0
Basis-Kontakt-Diffusionsschicht 119:	Dn2 + Dn1 – Dp0
Kollektor-Diffusionsschicht 106:	Dp0
Kollektor-Kontakt-Diffusionsschicht 122:	Dp2 + Dp0

2. npn-TRANSISTOR

Emitter-Diffusionsschicht 117:	Dn2 + Dn0 – Dp1
Intrinsische Basis-Diffusionsschicht 112:	Dp1 – Dn0
Basis-Kontakt-Diffusionsschicht 123:	Dp2 + Dp1 – Dn0
Kollektor-Diffusionsschicht (103):	Dn0
Kollektor-Kontakt-Diffusionsschicht 118:	Dn2 + Dn0

3. pMOSFET

Kanal-Dotiermittel-Diffusionsschicht 113:	Dp1 – Dn1 – Dn0
PT-VT-Diffusionsschicht 110:	Dn1 + Dn0 – Dp1
Source-Drain-Diffusionsschicht 124:	Dp2 + Dp1 – Dn1 – Dn0

Die im Schritt von 1(b) verwendete Ionen-Implantationsenergie ist viel kleiner als die in 1(a) verwendete, wobei daher die Tiefe der intrinsischen Basis-Diffusionsschicht 112 des npn-Transistors flacher wird als die Tiefe der intrinsischen Basis-Diffusionsschicht 109 des pnp-Transistors. Zusätzlich unterscheiden sich in einem Bereich, der sich zwischen der PT-VT-Diffusionsschicht 110 und der Kanal-Dotiermittel-Diffusionsschicht 113 erstreckt, die Schichten 109 und 110 voneinander im Spitzenpunkt der Konzentration des Dotierstoffs, obwohl sie auf das gleiche Konzentrationsniveau dotiert werden. Mit anderen Worten, der Spitzenpunkt der Konzentration des in die Schicht 109 implantierten n-Dotierstoffs (Phosphor) ist tiefer als der Spitzenpunkt der Konzentration des in die Kanal-Dotiermittel-Diffusionsschicht 113 implantierten p-Dotierstoffs (Bor) (siehe 10(a) und (b)).
Gemäß 10(c) ist die wirksame Konzentration des p-Dotierstoffs in der Nähe der Oberfläche des Halbleitersubstrats hoch, wird aber hinter dem Spitzenpunkt niedrig und wird schließlich negativ. Andererseits verändert sich die wirksame Konzentration des n-Dotierstoffs umgekehrt zur Konzentration des p-Dotierstoffs. Das heißt, ein stark mit Bor dotierter Abschnitt wird in einem Bereich in der Nähe der Substratoberfläche gebildet. Die Konzentration von Bor nimmt ab, während die Konzentration von Phosphor zunimmt. Spezieller wird, nachdem ein p-Bereich, der eine erste Halbleiterschicht ist, in der Nähe des Halbleitersubstrats gebildet wird, ein n-Bereich, der eine zweite Halbleiterschicht ist, unter dem p-Bereich gebildet. Die Konzentration des p-Dotierstoffs und die Konzentration des n-Dotierstoffs decken sich auf halbem Wege zwischen dem p-dotierten Bereich und dem n-dotierten Bereich. Ein Bereich um die Stelle, wo die p- und n-Dotierstoffkonzentrationen gleich sind, fungiert als ein Ka nal, wenn der pMOSFET arbeitet. Mit anderen Worten, es wird ein vergrabener Kanal gebildet, wobei man einen pMOSFET mit wünschenswerten Eigenschaften erhält.
Um die Schwellenspannung des pMOSFET im adäquaten Bereich aufrechtzuerhalten, decken sich vorzugsweise die Konzentration des p-Dotierstoffs und die Konzentration des n-Dotierstoffs in einer Tiefe zwischen 50 nm und 300 nm.
Zusätzlich kann die Tiefe der intrinsischen Basis-Diffusionsschicht 112 des npn-Transistors reduziert werden, wodurch es möglich wird, eine hohe Stromverstärkung zu erreichen. Die Tiefe der intrinsischen Basis-Diffusionsschicht 109 des pnp-Transistors ist etwas tief; wenn jedoch die Konzentration des p-Dotierstoffs in der Kollektorschicht 106 geregelt wird, wird es dadurch möglich, pnp-Transistoren mit guten Charakteristiken bereitzustellen. Daher wird die Bipolartransistor-Charakteristik nicht beeinflusst.
Gemäß dem vorliegenden Ausführungsbeispiel werden im Schritt von 1(b) die intrinsische Basis-Diffusionsschicht 109 des pnp-Transistors und die PT-VT-Diffusionsschicht 110 des pMOSFET mittels der gleichen Fotolack-Maske, d. h., der Fotolack-Maske Fr2 gebildet. Des Weiteren werden im Schritt von 1(c) die intrinsische Basis-Diffusionsschicht 112 des npn-Transistors und die Kanal-Dotiermittel-Diffusionsschicht 113 des pMOSFET mittels der gleichen Fotolack-Maske (d. h., die Fotolack-Maske Fr3) gebildet. Bei der Herstellung einer herkömmlichen BiCMOS-Halbleitervorrichtung gemäß 9(a) – (f) (der Schritt zum Bilden eines pnp-Transistors wird nicht dargestellt) erfordert die Bildung einer intrinsischen Basis-Diffusionsschicht des pnp-Transistors zusätzlich zu den Schritten gemäß 9(c) und (d) einen Schritt mehr. Es sind wenigstens drei Fotolack-Masken erforderlich und es werden wenigstens drei Schritte benötigt.
Umgekehrt dazu sind gemäß dem vorliegenden Ausführungsbeispiel nur zwei Schritte von 1(b) und (c), die nur zwei Fotolack-Masken verwenden (d. h., die zweite und die dritte Fotolack-Maske Fr2 und Fr3), erforderlich, um die intrinsische Basis-Diffusionsschicht 109 des pnp-Transistors, die intrinsische Basis-Diffusionsschicht 112 des npn-Transistors und die Kanal-Dotiermittel-Diffusionsschicht 113 und die PT-VT-Diffusionsschicht 110 des pMOSFET zu bilden. Die Anzahl von pMOSFET-Schritten kann reduziert werden, wobei dadurch die Produktionskosten reduziert werden können.
In dem vorliegenden Ausführungsbeispiel wird thermische Oxidation zur Bildung des Oxidfilms verwendet. Es kann stattdessen eine CVD-Technologie verwendet werden. An Stelle eines Ionen-Implantationsverfahrens kann ein thermisches Diffusionsverfahren verwendet werden, um Kollektor- und Basis-Kontaktschichten eines Bipolartransistors zu bilden. Kontakt-Diffusionsschichten sind nicht immer erforderlich.
AUSFÜHRUNGSBEISPIEL 2
Mit Bezug auf 3 wird nun ein Transistor auf der Basis des zweiten Ausführungsbeispiels erläutert. 3 zeigt im Querschnitt einen Schritt im vorliegenden Ausführungsbeispiel. Dieser Schritt von 3 ist äquivalent zu dem Schritt von 1(b) des ersten Ausführungsbeispiels.
Ein Schritt, der der gleiche ist wie der Schritt von 1(a), wird im vorliegenden Ausführungsbeispiel zuerst ausgeführt. Anschließend wird der Schritt von 3 ausgeführt. Spezieller wird der thermische Oxidfilm 107, der ein Isolator wird, mit einer Dicke von etwa 350 nm auf dem Halbleitersubstrat durch eine selektive Oxidation gebildet. Es wird die zweite Fotolack-Maske Fr2 mit vorgegebenen Öffnungen gebildet. Zu dieser Zeit werden auch entsprechende Öffnungen in Abschnitten des thermischen Oxidfilms 107 an beiden Seiten des Bereiches Rmsp gebildet, wo der pMOS-FET ausgebildet ist. Ionen eines n-Dotierstoffs, zum Beispiel Phosphor-Ionen (P⁺) werden durch die zweite Fotolack-Maske Fr2 bei 120 keV mit einer Ionendosis von 1,5 × 10¹³/cm² implantiert, um die intrinsische Basis-Diffusionsschicht 109 des pnp-Transistors, die PT-VT-Diffusionsschicht 110 des pMOSFET und die Kanalstopp-Diffusionsschicht 127 zu bilden.
Danach werden Schritte ausgeführt, die mit denen gemäß 1(c) und 2(a) – (c) identisch sind.
Gemäß dem vorliegenden Ausführungsbeispiel wird eine BiCMOS-Halbleitervorrichtung gebildet, indem die gleiche Anzahl von Herstellungsschritten wie im ersten Ausführungsbeispiel ausgeführt wird, wobei Kanalstopp-Diffusionsschichten 127 durch Diffusion mit n-Dotierstoffen in isolierende Bereiche auf beiden Seiten des pMOSFET durch die Fotolack-Maske Fr2 gebildet werden können, deren Muster sich leicht von der unterscheidet, die im ersten Ausführungsbeispiel verwendet wird.
Zusätzlich zu dem Vorteil, dass die gleiche Wirkung wie im ersten Ausführungsbeispiel erzielt werden kann, kann die Erzeugung eines parasitären MOSFET verhindert werden, in dem die thermischen Oxidfilme 107 an jeder Seite des pMOSFET als Gate-Oxidfilme wirken, ohne dass die Anzahl der Herstellungsschritte ansteigen muss.
Obwohl in dem vorliegenden Ausführungsbeispiel die Kanalstopp-Diffusionsschicht 127 außerhalb des aktiven Bereiches des pMOSFET gebildet wird, kann sie einstöckig durch eine Anordnung so ausgebildet werden, dass sich Dotierstoffe zur Außenseite des aktiven Bereiches durch Diffusion erstrecken.
AUSFÜHRUNGSBEISPIEL 3
Mit Bezug auf 4(a) – (c) und 5(a) – (c) wird nun das dritte Ausführungsbeispiel erläutert.
Es wird der Schritt von 4(a) ausgeführt, der die gleiche Abwicklung wie der Schritt von 1(a) hat.
Der thermische Oxidfilm 107, der ein Isolator wird, wird mit einer Dicke von etwa 350 nm auf dem Halbleitersubstrat durch selektive Oxidation ausgebildet. Ionen eines p-Dotierstoffs, zum Beispiel Bor-Ionen (B⁺) werden durch die zweite Fotolack-Maske Fr2 bei 30 keV mit einer Ionendosis von 1,5 × 10¹³/cm² implantiert, um die intrinsische Basis-Diffusionsschicht 112 des npn-Transistors zu bilden.
Als Nächstes wird gemäß 4(c) die Oberfläche des Halbleitersubstrats mit dem Gate-Oxidfilm 114 mit einer Dicke von etwa 15 nm überzogen. Anschließend wird das polykristalline n-Silizium-Gate 115 gebildet. Ionen eines n-Dotierstoffs, zum Beispiel Phosphor-Ionen (P⁺) werden durch die dritte Fotolack-Maske Fr3 durch ein vierstufiges Ionen-Implantationsverfahren mit großem Neigungswinkel (Neigungswinkel: 25 Grad) bei 150 keV mit einer Ionendosis von 3 × 10¹²/cm² implantiert. Unter solchen Bedingungen wird die gesamte Dosis etwa 1,2 × 10¹³/cm² betragen. In diesem Schritt werden sowohl die intrinsische Basis-Diffusionsschicht 109 des pnp-Transistors als auch die PT-VT-Diffusionsschicht 110 des pMOSFET gebildet.
Wo eine vierstufige Implantation ausgeführt wird, sind die adäquaten Implantationsparameter wie folgt. Im Fall von Phosphor (P⁺) beträgt die Implantationsenergie 100 – 180 keV, vorzugsweise 120 - 150 keV, wobei die Dosis pro Implantation von 1 × 10¹²/cm² bis 5 × 10¹²/cm² (insgesamt: 4 × 10¹²/cm² bis 2 × 10¹³/cm²) beträgt und der Neigungswinkel der Ionen-Implantationsrichtung von 10 bis 45 Grad, vorzugsweise von 15 bis 30 Grad beträgt.
Es werden Schritte gemäß 5(a) – (c) ausgeführt, die mit denen gemäß 1(a) – (c) identisch sind. Diese Schritte werden hier nicht beschrieben.
Wenn im vorliegenden Ausführungsbeispiel:

(a) die Konzentration des Dotierstoffs (p-Leitung) in der Kollektor-Diffusionsschicht 106 des pnp-Transistors Dp0 ist;
(b) die Konzentration des Dotierstoffs in der epitaxialen n-Schicht 103 Dn0 ist;
(c) die Konzentration des im Schritt von 4(b) implantierten Dotierstoffs (p-Leitung, Bor) Dp1 ist;
(d) die Konzentration des im Schritt von 4(c) implantierten Dotierstoffs (n-Leitung, Phosphor) Dn1 ist;
(e) die Konzentration des im Schritt von 5(a) implantierten Dotierstoffs (n-Leitung, Arsen) Dn2 ist; und
(f) die Konzentration des im Schritt von 2(b) implantierten Dotierstoffs (p-Leitung, Borfluorid) Dp2 ist;

1. pnp-TRANSISTOR

Emitter-Diffusionsschicht 121:	Dp2 + Dp0 – Dn1
Intrinsische Basis-Diffusionsschicht 109:	Dn1 – Dp0
Basis-Kontakt-Diffusionsschicht 119:	Dn2 + Dn1 – Dp0
Kollektor-Diffusionsschicht 106:	Dp0
Kollektor-Kontakt-Diffusionsschicht 122:	Dp2 + Dp0

2. npn-TRANSISTOR

Emitter-Diffusionsschicht 117:	Dn2 + Dn0 – Dp1
Intrinsische Basis-Diffusionsschicht 112:	Dp1 – Dn0
Basis-Kontakt-Diffusionsschicht 123:	Dp2 + Dp1 – Dn0
Kollektor-Diffusionsschicht (103):	Dn0
Kollektor-Kontakt-Diffusionsschicht 118:	Dn2 + Dn0

3. pMOSFET

Source-Drain-Diffusionsschicht 124:	Dp2 – Dn1 – Dn0
PT-VT-Diffusionsschicht 110:	Dn1 + Dn0
Quell-Diffusionsschicht 103:	Dn0
(Kanalbereich)

Im Schritt von 4(c) werden die intrinsische Basis-Diffusionsschicht 109 des pnp-Transistors und die PT-VT-Diffusionsschicht 110 des pMOSFET durch Dotierstoff-Ionenimplantation durch die gleiche Fotolack-Maske wie im ersten Ausführungsbeispiel ausgebildet. Im vorliegenden Ausführungsbeispiel wird eine solche Ionenimplantation jedoch durch eine vierstufige Ionenimplantation mit großem Neigungswin kel ausgeführt. Anders als im ersten Ausführungsbeispiel werden im vorliegenden Ausführungsbeispiel keine Kanal-Dotiermittel-Diffusionsschichten zur Bildung von vergrabenen Kanälen gebildet. Das vorliegende Ausführungsbeispiel findet Anwendung bei der Herstellung von pMOSFETs mit Oberflächenkanal. Der Grad des Eintritts der PT-VT-Diffusionsschicht 110 in einen Bereich direkt unter dem Gate kann durch den Neigungswinkel einer Ionenimplantationsrichtung des Dotierstoffs im Schritt von 4(c) geregelt werden, wobei die Schwellenspannung adäquat durch die Struktur der PT-VT-Diffusionsschicht 110 geregelt werden kann. Das vorliegende Ausführungsbeispiel ist mit dem ersten Ausführungsbeispiel bei der Anzahl von durchgeführten Herstellungsschritten und bei der Anzahl von verwendeten Fotolack-Masken identisch. Daher ist das vorliegende Ausführungsbeispiel in der Lage, die gleiche Wirkung wie das erste Ausführungsbeispiel bereitzustellen.
Im vorliegenden Ausführungsbeispiel wird eine vierstufige Ionenimplantation mit großem Neigungswinkel beim Bilden einer Taschen-Implantationsschicht verwendet. An Stelle der Verwendung einer vierstufigen Ionenimplantation mit Neigungswinkel können zwei oder mehr Ionenimplantationen mit unterschiedlichen Implantationsrichtungen ausgeführt werden. Zusätzlich kann ein Rotations-Implantationsverfahren verwendet werden, in dem ein Halbleitersubstrat mit einer fixierten Ionen-Implantationsquelle kontinuierlich gedreht wird.
AUSFÜHRUNGSBEISPIEL 4
Mit Bezug nun auf 6(a) und (b), 7(a) und (b) und 8(a) – (c) wird unten das vierte Ausführungsbeispiel beschrieben.
Die Beschreibung wird bezüglich eines BiCMOS vorgenommen, der einen vertikalen pnp-Transistor (Bereich Rpnp), einen vertikalen npn-Transistor (Bereich Rnpn), einen ersten pMOSFET (Bereich Rmsp1), einen zweiten pMOSFET (Bereich Rmsp2), einen ersten nMOSFET (Bereich Rmsn1) und einen zweiten nMOSFET (Bereich Rmsn2) enthält.
Gemäß 6(a) werden Ionen eines n-Dotierstoffs, zum Beispiel Arsen-Ionen in ausgewählte Abschnitte des p-Halbleitersubstrats 101 mit zum Beispiel einem Widerstand zwischen 10 und 20 Ω·cm bei 60 keV mit einer Ionendosis von 1 × 10¹⁵/cm² implantiert. Anschließend wird ein Glühverfahren bei einer Temperatur von zum Beispiel 900 Grad Celsius etwa 30 Minuten lang ausgeführt, um die vergrabene n-Schicht 102 zu bilden. Danach wird die epitaxiale n-Schicht 103 gebildet, deren Widerstand und Dicke 1 Ω·cm bzw. 2,5 μm betragen. Dieser Schritt ist im Grunde der gleiche wie der Schritt von 1 des ersten Ausführungsbeispiels.
Ionen eines p-Dotierstoffs, zum Beispiel Bor-Ionen (B⁺), werden durch die erste Fotolack-Maske Fr1 bei 150 keV mit einer Ionendosis von 2 × 10¹²/cm² implantiert, um die Quell-Diffusionsschicht 104, die ein rückseitiges Gate von jedem nMOSFET wird, die Quell-Diffusionsschicht 105 für die Isolierung der Elemente und die Kollektor-Diffusionsschicht 106 des pnp-Transistors zu bilden.
Als Nächstes wird gemäß 6(b) der thermische Oxidfilm 107, der ein Isolator wird, mit einer Dicke von etwa 350 nm auf dem Halbleitersubstrat durch selektive Oxidation gebildet. Bor-Ionen (B⁺) werden durch die zweite Fotolack-Maske Fr2 mit vorgegebenen Öffnungen bei 130 keV mit einer Ionendosis von 3,8 × 10¹²/cm² implantiert, um die PT-VT-Diffusionsschichten 108 des ersten und des zweiten nMOSFET zu bilden. Diese PT-VT-Diffusionsschicht 108 wirkt nicht nur als Durchschlagsstopper, sondern hat auch eine Funktion zum Regeln der Schwellenspannung. Zu dieser Zeit durchstoßen Bor-Ionen (B⁺) den thermischen Oxidfilm 107 des Öffnungsbereiches der Fotolack-Maske Fr2 nach unten ins Innere des Halbleitersubstrats. Daher erstreckt sich die PT-VT-Diffusionsschicht 108 unter den thermischen Oxidfilm 107, wobei dieser Bereich 108a als eine Kanal-Stoppschicht wirkt.
Gemäß 7(a) werden Ionen eines n-Dotierstoffs, zum Beispiel Phosphor-Ionen (P⁺) durch die dritte Fotolack-Maske Fr3 mit vorgegebenen Öffnungen bei 120 keV mit einer Ionendosis von 1,5 × 10¹³/cm² implantiert, um die intrinsische Basis-Diffusionsschicht 109 des pnp-Transistors, die PT-VT-Diffusionsschichten 110a und 110b des ersten und des zweiten pMOSFET zu bilden. Diese PT-VT-Diffusionsschichten 110a und 110b werden durch Diffusion in die Nähe des Randes des isolierenden Bereiches ausgedehnt, wobei diese Bereiche als Kanalstopper wirken.
Dotierstoff-Ionen können jedoch durch im thermischen Oxidfilm 107 ausgebildete Öffnungen in das Substrat implantiert werden, um Kanal-Stoppschichten des nMOS-FET und des pMOSFET zu bilden.
Als Nächstes werden gemäß 7(b) Ionen eines p-Dotierstoffs, zum Beispiel Bor-Ionen (B⁺) durch die vierte Fotolack-Maske Fr4 bei 30 keV mit einer Ionendosis von 1,5 × 10¹³/cm² implantiert, um die intrinsische Basis-Diffusionsschicht 112 des npn-Transistors, die Kanal-Dotiermittel-Diffusionsschicht 113 des zweiten pMOSFET und die zweite Kanal-Dotiermittel-Diffusionsschicht 111 des ersten nMOSFET zu bilden. Zu dieser Zeit ist weder der Bereich Rmsp1, wo der erste pMOSFET ausgebildet ist, nach der Bereich Rmsn2, wo der zweite nMOSFET ausgebildet ist, einer Ionenimplantation ausgesetzt.
Gemäß 8(a) wird die Oberfläche des Halbleitersubstrats mit dem Gate-Oxidfilm 114 mit einer Dicke von etwa 15 nm überzogen, wobei danach das polykristalline n-Silizium-Gate 115 gebildet wird. Anschließend werden Ionen eines n-Dotierstoffs, zum Beispiel Arsen-Ionen (As⁺) durch die vierte Fotolack-Maske Fr4 bei 40 keV mit einer Ionendosis von 1 × 10¹⁶/cm² implantiert, um die Emitter-Diffusionsschicht 117 und die Kollektor-Kontakt-Diffusionsschicht 118 des npn-Transistors, die Basis-Kontakt-Diffusionsschicht 119 des pnp-Transistors und die Source-Drain-Diffusionsschichten 116a und 116b des ersten und des zweiten nMOSFET zu bilden.
Gemäß 8(b) werden Ionen eines p-Dotierstoffs, zum Beispiel Borfluorid-Ionen (BF²⁺) durch die fünfte Fotolack-Maske Fr5 mit vorgegebenen Öffnungen bei 40 keV mit einer Ionendosis von 3 × 10¹⁵/cm² implantiert, um die Emitter-Diffusionsschicht 121 und die Kollektor-Kontakt-Diffusionsschicht 122 des pnp-Transistors, die Basis-Kontakt-Diffusionsschicht 123 des npn-Transistors und die Source-Drain-Diffusionsbereiche 124a und 124b des ersten und des zweiten pMOSFET zu bilden.
Schließlich wird gemäß 8(c) der Schutzfilm 125 auf der gesamten Oberfläche des Halbleitersubstrats gebildet, wobei die Metallelektrode 126 ausgebildet wird. Nun ist jeder der Transistoren fertig gestellt.
Wenn im vorliegenden Ausführungsbeispiel:

(a) die Konzentration des Dotierstoffs (p-Leitung) in der Kollektor-Diffusionsschicht 106 des pnp-Transistors = Dp0;
(b) die anfängliche Konzentration des Dotierstoffs (n-Leitung) in der epitaxialen Schicht 103 = Dn0;
(c) die Konzentration des im Schritt von 6(b) implantierten Dotierstoffs (p-Leitung, Bor) = Dp1';
(d) die Konzentration des im Schritt von 7(a) implantierten Dotierstoffs (n-Leitung, Phosphor) = Dn1;
(e) die Konzentration des im Schritt von 7(b) implantierten Dotierstoffs (p-Leitung, Bor) = Dp1;
(f) die Konzentration des im Schritt von 8(a) implantierten Dotierstoffs (n-Leitung, Arsen) = Dn2; und
(g) die Konzentration des im Schritt von 8(b) implantierten Dotierstoffs (p-Leitung, Borfluorid) = Dp2;

1. pnp-TRANSISTOR

Emitter-Diffusionsschicht 121:	Dp2 + Dp0 – Dn1
Intrinsische Basis-Diffusionsschicht 109:	Dn1 – Dp0
Basis-Kontakt-Diffusionsschicht 119:	Dn2 + Dn1 – Dp0
Kollektor-Diffusionsschicht 106:	Dp0
Kollektor-Kontakt-Diffusionsschicht 122:	Dp2 + Dp0

2. npn-TRANSISTOR

Emitter-Diffusionsschicht 117:	Dn2 + Dn0 – Dp1
Intrinsische Basis-Diffusionsschicht 112:	Dp1 – Dn0
Basis-Kontakt-Diffusionsschicht 123:	Dp2 + Dp1 – Dn0
Kollektor-Diffusionsschicht (103):	Dn0
Kollektor-Kontakt-Diffusionsschicht 118:	Dn2 + Dn0

3. Erster pMOSFET

PT-VT-Diffusionsschicht 110a:	Dn1 + Dn0
(Kanalbereich)
Source-Drain-Diffusionsschicht 124a:	Dp2 – Dn1 – Dn0

4. Zweiter pMOSFET

Kanal-Dotiermittel-Diffusionsschicht 113:	Dp1 – Dn1 – Dn0
PT-VT-Diffusionsschicht 110b:	Dn1 + Dn0 – Dp1
Source-Drain-Diffusionsschicht 124b:	Dp2 + Dp1 – Dn1 – Dn0

5. Erster nMOSFET

PT-VT-Diffusionsschicht 108:	Dp1 + Dp1' + Dp0
Source-Drain-Diffusionsschicht 116a:	Dn2 – Dp1 – Dp1' – Dp0
Kanal-Dotiermittel-Diffusionsschicht 111:	Dp1' + Dp0

6. Zweiter nMOSFET

PT-VT-Diffusionsschicht 108:	Dp1' + Dp0
(Kanalbereich)
Source-Drain-Diffusionsschicht 116b:	Dn2 – Dp1' – Dp0

Der zweite pMOSFET des vorliegenden Ausführungsbeispiels hat die PT-VT-Diffusionsschicht 110b und die Kanal-Dotiermittel-Diffusionsschicht 113 und ist ein MOS-FET mit niedriger Schwellenspannung mit einem vergrabenen Kanal. Andererseits hat der erste pMOSFET des vorliegenden Ausführungsbeispiels die PT-VT-Diffusionsschicht 110a, die als ein Durchschlagsstopper im Halbleitersubstrat und außerdem als ein Kanalbereich in der Nähe der Substratoberfläche wirkt. Der erste pMOSFET ist daher ein MOSFET mit hoher Schwellenspannung.
Beim ersten nMOSFET wird die Diffusionsschicht 111, die ein Kanalbereich wird, durch dreimaliges Ausführen von Implantationen mit p-Dotierstoffen gebildet. Folglich wird der erste nMOSFET ein MOSFET mit einer hohen Schwellenspannung. Andererseits wird beim zweiten nMOSFET die Diffusionsschicht 108, die ein Kanalbereich wird, durch zweimaliges Ausführen von Implantationen mit p-Dotierstoffen gebildet. Folglich wird der zweite nMOSFET ein MOSFET mit einer niedrigen Schwellenspannung.
Im vorliegenden Ausführungsbeispiel werden nur zwei Fotolack-Masken, d. h., die Masken Fr3 und Fr4 (siehe 7(a) und (b)) zum Bilden der intrinsischen Basis-Diffusionsschicht 112 des npn-Transistors und der PT-VT-Diffusionsschicht 110b und der Kanal-Dotiermittel-Diffusionsschicht 113 des zweiten pMOSFET verwendet. Folglich ist das vorliegende Ausführungsbeispiel in der Lage, die gleiche Wirkung wie das erste Ausführungsbeispiel zu erzielen.
Des Weiteren können gemäß dem vorliegenden Ausführungsbeispiel durch die zwei Schritte gemäß 7(a) und (b) zwei unterschiedliche Arten von pMOSFETs mit unterschiedlichen Schwellenspannungen gebildet werden, ohne dass die Anzahl von Herstellungsschritten und die Anzahl von Fotolack-Masken ansteigen muss, mit anderen Worten, es werden ein MOSFET mit hoher Schwellenspannung (der erste pMOSFET) und ein MOSFET mit niedriger Schwellenspannung (der zweite pMOS-FET) gebildet.
Der Schritt von 6(b) kann in Fällen weggelassen werden, wo in einem nMOSFET kein Durchschlagsstopper gebildet wird. Demzufolge ist es möglich, durch Verwendung des Schrittes von 7(b) zwei unterschiedliche Arten von nMOSFETs mit unterschiedlichen Schwellenspannungen zu bilden, ohne dass die Anzahl von Herstellungsschritten und die Anzahl von Fotolack-Masken ansteigen muss, mit anderen Worten, es werden ein MOSFET mit hoher Schwellenspannung (der erste nMOS-FET) und ein MOSFET mit niedriger Schwellenspannung (der zweite nMOSFET) gebildet.
Wie oben beschrieben ist, ist das vorliegende Ausführungsbeispiel in der Lage, die gleiche Wirkung wie das erste Ausführungsbeispiel zu erzielen. Ein weiterer Vorteil des vorliegenden Ausführungsbeispiels ist, dass es möglich gemacht wird, zwei unterschiedliche Arten von pMOSFETs mit unterschiedlichen Schwellenspannungen und zwei unterschiedliche Arten von nMOSFETs zu bilden, mit anderen Worten, MOSFETs mit hoher Schwellenspannung (der erste pMOSFET und der erste nMOS-FET) und MOSFETs mit niedriger Schwellenspannung (der zweite pMOSFET und der zweite nMOSFET) können durch eine viel geringere Anzahl von Schritten gebildet werden.
WEITERE AUSFÜHRUNGSBEISPIELE
Entweder im ersten Ausführungsbeispiel oder im zweiten Ausführungsbeispiel kann ein nMOSFET auf dem Halbleitersubstrat gebildet werden. In einem solchen Fall kann der nMOSFET auf einer p-Quell-Diffusionsschicht 103 gebildet werden, wobei eine PT-VT-Diffusionsschicht des nMOSFET im Schritt von 1(c) gebildet werden kann.
Im Schritt von 4(c) des dritten Ausführungsbeispiels kann die Implantationsrichtung von Phosphor-Ionen (P⁺) stark geneigt sein, so dass sich die PT-VT-Diffusionsschichten 110 auf beiden Seiten der Gate-Elektrode unter dem Gate überlappen.

Claims

Halbleitervorrichtung, bei der wenigstens ein erster Bipolartransistor (pnpTr) mit einer vertikalen Bipolartransistor-Struktur, wenigstens ein zweiter Bipolartransistor (npnTr) mit einer vertikalen Bipolartransistor-Struktur und wenigstens ein MOSFET auf einem Halbleitersubstrat (101) ausgebildet sind, (a) wobei der erste Bipolartransistor (pnpTr) enthält: eine Kollektor-Schicht (106), die ausgebildet wird, indem ein Dotierstoff eines ersten Leitfähigkeitstyp (p) in das Halbleitersubstrat (101) implantiert wird; eine intrinsische Basis-Schicht (109), die ausgebildet wird, indem ein Dotierstoff eines zweiten Leitfähigkeitstyps (n) in einen Bereich implantiert wird, der von der Kollektor-Schicht (106) umgeben ist; eine Emitter-Schicht (121), die ausgebildet wird, indem ein Dotierstoff eines ersten Leitfähigkeitstyps (p) in einen Bereich implantiert wird, der von der intrinsischen Basis-Schicht (109) umgeben ist; (b) wobei der zweite Bipolartransistor (npnTr) enthält: eine Kollektor-Schicht (103), die ausgebildet wird, indem ein Dotierstoff eines zweiten Leitfähigkeitstyps (n) in das Halbleitersubstrat (101) implantiert wird; eine intrinsische Basis-Schicht (112), die ausgebildet wird, indem ein Dotierstoff eines ersten Leitfähigkeitstyps (p) in einen Bereich implantiert wird, der von der Kollektor-Schicht (103) umgeben ist und der flacher ist als die intrinsische Basis-Schicht (109) des ersten Bipolartransistors (pnpTr); eine Emitter-Schicht (117), die ausgebildet wird, indem ein Dotierstoff eines zweiten Leitfähigkeitstyps (n) in einen Bereich implantiert wird, der von der intrinsischen Basis-Schicht (112) umgeben ist; (c) wobei der MOSFET enthält: einen Gate-Isolierfilm (114), der auf dem Halbleitersubstrat (101) ausgebildet ist; eine Gate-Elektrode (115), die auf dem Gate-Isolierfilm (114) ausgebildet ist; Source-Drain-Schichten (124), die in Bereichen des Halbleitersubstrats (101) auf beiden Seiten der Gate-Elektrode (115) ausgebildet sind, in die ein Dotierstoff eines ersten Leitfähigkeitstyps (p) implantiert ist; eine erste Halbleiterschicht (113) eines ersten Leitfähigkeitstyps (p), die in einem Oberflächenbereichs des Halbleitersubstrats (101) zwischen den Source-Drain-Schichten (124) ausgebildet ist; eine zweite Halbleiterschicht (110) eines zweiten Leitfähigkeitstyps (n), die in einem Bereich des Halbleitersubstrats unter den Source-Drain-Bereichen (124) und der ersten Halbleiterschicht (113) ausgebildet ist; dadurch gekennzeichnet, dass ein Bereich, in den ein Dotierstoff eines ersten Leitfähigkeitstyps (p) implantiert ist, und ein Bereich, in den ein Dotierstoff eines zweiten Leitfähigkeitstyps (n) implantiert ist, einander in der ersten und der zweiten Halbleiterschicht (113; 110) überlappen, wobei der Dotierstoff (p) des ersten Leitfähigkeitstyps in der gleichen Tiefe und Konzentration implantiert ist, wie die intrinsische Basis-Schicht (112) des zweiten Bipolartransistors (npnTr) und der Dotierstoff des zweiten Leitfähigkeitstyps (n) in der gleichen Tiefe und Konzentration implantiert ist wie die intrinsische Basis-Schicht (109) des ersten Bipolartransistors (pnpTr), und wobei ein vergrabener Kanal an einem Grenzabschnitt zwischen der erste und der zweiten Halbleiterschicht (113, 110) ausgebildet ist.
Halbleitervorrichtung nach Anspruch 1, wobei in der ersten (113) und der zweiten (110) Halbleiterschicht des MOSFET: der Konzentrations-Spitzenpunkt des Dotierstoffs des ersten Leitfähigkeitstyps flacher ist als der Konzentrations-Spitzenpunkt des Dotierstoffs des zweiten Leitfähigkeitstyps; die Konzentration des Dotierstoffs des ersten Leitfähigkeitstyps in Oberflächenbereichen des Halbleitersubstrats höher ist als die Konzentration des Dotierstoffs des zweiten Leitfähigkeitstyps; und mit zunehmender Tiefe die Konzentration des Dotierstoffs des ersten Leitfähigkeitstyps kontinuierlich abnimmt, während die Konzentration des Dotierstoffs des zweiten Leitfähigkeitstyps kontinuierlich zunimmt.
Halbleitervorrichtung nach Anspruch 2, wobei an der Grenze zwischen der ersten (113) und der zweiten (110) Halbleiterschicht des MOSFET die Konzentration des Dotierstoffs des ersten Leitfähigkeitstyps und die Konzentration des Dotierstoffs des zweiten Leitfähigkeitstyps einander in einer Tiefe von 50 nm bis 300 nm von der Oberfläche des zweiten Halbleitersubstrats aus ungefähr gleich sind.
Halbleitervorrichtung nach Anspruch 2, wobei die Konzentration des Dotierstoffs des zweiten Leitfähigkeitstyps in der intrinsischen Basis-Schicht (109) des ersten Bipolartransistors (pnpTr) und die Konzentration des Dotierstoffs des ersten Leitfähigkeitstyps in der intrinsischen Basis-Schicht (112) des zweiten Bipolartransistors (npnTr) jeweils in den Bereich von 1 × 10¹⁷ bis 1 × 10¹⁹/cm³ fallen.
Halbleitervorrichtung nach Anspruch 1, wobei die Halbleitervorrichtung des Weiteren umfasst: einen Isolator aus einem isolierenden Film, der auf dem Halbleitersubstrat so ausgebildet ist, dass er den MOSFET umgibt; und eine Kanal-Stoppschicht, die ausgebildet wird, indem in wenigstens einen Abschnitt eines Bereiches des Halbleitersubstrats unter dem Isolator ein Dotierstoff eines zweiten Leitfähigkeitstyps in der gleichen Tiefe und Konzentration wie die erste und die zweite Halbleiterschicht des MOSFET implantiert wird.
Halbleitervorrichtung nach Anspruch 1, wobei ein MOSFET mit dem gleichen Leitfähigkeitstyp wie der MOSFET, der eine höhere Schwellenspannung hat als der MOSFET, auf dem Halbleitersubstrat ausgebildet ist, der MOSFET mit gleichem Leitfähigkeitstyp und hoher Schwellenspannung enthält: einen Gate-Isolierfilm, der auf dem Halbleitersubstrat ausgebildet ist; eine Gate-Elektrode, die auf dem Gate-Isolierfilm ausgebildet ist; Source-Drain-Schichten, die ausgebildet werden, indem ein Dotierstoff eines ersten Leitfähigkeitstyps in Bereiche des Halbleitersubstrats auf beiden Seiten der Gate-Elektrode implantiert wird; und eine dritte Halbeiterschicht eines zweiten Leitfähigkeitstyps ausgebildet wird, indem in einen Bereich des Halbleitersubstrats unter der Gate-Elektrode und den Source-Drain-Bereichen ein Dotierstoff eines zweiten Leitfähigkeitstyps in der gleichen Tiefe und Konzentration wie die erste und die zweite Halbleiterschicht des MOSFET implantiert wird.
Halbleitervorrichtung nach Anspruch 6, die des Weiteren umfasst: einen Isolator aus einem isolierenden Film, der auf dem Halbleitersubstrat so ausgebildet ist, dass er den MOSFET und den MOSFET mit gleichem Leitfähigkeitstyp und hoher Schwellenspannung umgibt; und eine Kanal-Stoppschicht, die ausgebildet wird, indem in wenigstens einen Abschnitt eines Bereiches des Halbleitersubstrats unter dem Isolator ein Dotierstoff eines zweiten Leitfähigkeitstyps in der gleichen Tiefe und Konzentration wie die erste und die zweite Halbleiterschicht des MOSFET implantiert wird.
Halbleitervorrichtung nach Anspruch 1, wobei ein MOSFET mit dem zu dem MOSFET mit einer hohen Schwellenspannung entgegengesetzten Leitfähigkeitstyp und ein MOSFET mit dem zu dem MOSFET mit einer niedrigen Schwellenspannung entgegengesetzten Leitfähigkeitstyp auf dem Halbleitersubstrat ausgebildet sind: der MOSFET mit entgegengesetztem Leitfähigkeitstyp und niedriger Schwellenspannung enthält: einen Gate-Isolierfilm, der auf dem Halbleitersubstrat ausgebildet ist; eine Gate-Elektrode, die auf dem Gate-Isolierfilm ausgebildet ist; Source-Drain-Schichten, die ausgebildet werden, indem ein Dotierstoff eines zweiten Leitfähigkeitstyps in Bereiche des zweiten Halbleitersubstrats auf beiden Seiten der Gate-Elektrode implantiert wird; und eine vierte Halbleiterschicht eines ersten Leitfähigkeitstyps, die in einem Bereich des Halbleitersubstrats unter der Gate-Elektrode und den Source-Drain-Bereichen ausgebildet ist, wobei die vierte Halbleiterschicht mit einem Dotierstoff eines ersten Leitfähigkeitstyps dotiert ist; und der MOSFET mit entgegengesetztem Leitfähigkeitstyp und hoher Schwellenspannung enthält: einen Gate-Isolierfilm, der auf dem Halbleitersubstrat ausgebildet ist; eine Gate-Elektrode, die auf dem Gate-Isolierfilm ausgebildet ist; Source-Drain-Schichten, die ausgebildet werden, indem ein Dotierstoff eines zweiten Leitfähigkeitstyps in Bereiche des Halbleitersubstrats auf beiden Seiten der Gate-Elektrode implantiert wird; und eine fünfte Halbleiterschicht eines ersten Leitfähigkeitstyps, die in einem Bereich des Halbleitersubstrats unter der Gate-Elektrode und den Source-Drain-Bereichen ausgebildet ist, wobei die fünfte Halbleiterschicht mit einem Dotierstoff eines ersten Leitfähigkeitstyps in der gleichen Tiefe und Konzentration wie die intrinsische Basis-Schicht des zweiten Bipolartransistors dotiert ist und des Weiteren mit einem Dotierstoff eines ersten Leitfähigkeitstyps in der gleichen Tiefe und Konzentration wie die vierte Halbleiterschicht des MOSFET mit entgegengesetztem Leitfähigkeitstyp und niedriger Schwellenspannung dotiert ist.
Halbleitervorrichtung nach Anspruch 8, die des Weiteren umfasst: einen Isolator eines isolierenden Films, der auf dem Halbleitersubstrat so ausgebildet ist, dass er den MOSFET, den MOSFET mit gleichem Leitfähigkeitstyp und hoher Schwellenspannung, den MOSFET mit entgegengesetztem Leitfähigkeitstyp und hoher Schwellenspannung und den MOSFET mit entgegengesetztem Leitfähigkeitstyp und niedriger Schwellenspannung umgibt; eine erste Kanal-Stoppschicht, die ausgebildet wird, indem in wenigstens einen Abschnitt eines Bereiches des Halbleitersubstrats unter dem Isolator neben dem MOSFET und dem MOSFET mit gleichem Leitfähigkeitstyp und hoher Schwellenspannung ein Dotierstoff eines zweiten Leitfähigkeitstyp und der gleichen Tiefe und Konzentration wie die erste und die zweite Halbleiterschicht des MOSFET implantiert wird; und eine zweite Kanal-Stoppschicht, die ausgebildet wird, indem in wenigstens einen Abschnitt eines Bereiches des Halbleitersubstrats unter dem Isolator neben den MOSFETs mit entgegengesetztem Leitfähigkeitstyps ein Dotierstoff eines ersten Leitfähigkeitstyps in der gleichen Tiefe und Konzentration wie die vierte Halbleiterschicht des MOSFET mit entgegengesetztem Leitfähigkeitstyp und niedriger Schwellenspannung implantiert wird.
Halbleitervorrichtung nach Anspruch 1, wobei der erste Leitfähigkeitstyp p-Leitung ist und der zweite Leitfähigkeitstyp n-Leitung ist.
Verfahren zum Herstellen einer Halbleitervorrichtung, bei der wenigstens ein erster Bipolartransistor (pnpTr) mit einer vertikalen Bipolartransistor-Struktur, wenigstens ein zweiter Bipolartransistor (npnTr) mit einer vertikalen Bipolartransistor-Struktur und wenigstens ein MOSFET auf einem Halbleitersubstrat ausgebildet sind; wobei das Verfahren zum Herstellen einer Halbleitervorrichtung umfasst: (a) einen ersten Schritt des Ausbildens einer Kollektor-Schicht (106) eines ersten Leitfähigkeitstyps (p) des ersten Bipolartransistors (pnpTr), einer Kollektor-Schicht (103) eines zweiten Leitfähigkeitstyps (n) des zweiten Bipolartransistors (npnTr) und eines aktiven Bereiches eines zweiten Leitfähigkeitstyps (n) des MOSFET; (b) einen zweiten Schritt des Implantierens eines Dotierstoffs eines zweiten Leitfähigkeitstyps (n) in einen Bereich, der von der Kollektor-Schicht (106) des ersten Bipolartransistors (pnpTr) umgeben ist, und in den aktiven Bereich des MOSFET; (c) einen dritten Schritt des Implantierens eines Dotierstoffs eines ersten Leitfähigkeitstyps (p) bei einer geringeren Implantationsenergie als einer Implantationsenergie, die in dem zweiten Schritt eingesetzt wird, in den Bereich, der von der Kollektor-Schicht (103) des zweiten Bipolartransistors (npnTr) umgeben ist, und in einen Bereich des aktiven Bereiches des MOSFET, in den der Dotierstoff (n) des zweiten Leitfähigkeitstyps implantiert ist; und (d) einen vierten Schritt des Ausbildens einer Gate-Elektrode (115) auf dem Bereich in dem aktiven Bereich des MOSFET, in den der Dotierstoff (p) des ersten Leitfähigkeitstyps und der Dotierstoff (n) des zweiten Leitfähigkeitstyps implantiert ist; dadurch gekennzeichnet, dass ein vergrabener Kanal in einem Bereich des aktiven Bereiches des MOSFET ausgebildet wird, in dem eine Konzentration des Dotierstoffs des ersten Leitfähigkeitstyps und eine Konzentration des Dotierstoffs des zweiten Leitfähigkeitstyps im Wesentlichen gleich sind.
Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 11, wobei der zweite und der dritte Schritt so ausgeführt werden, dass in einem Bereich des Halbleitersubstrats unter der Gate-Elektrode des MOSFET: der Konzentrations-Spitzenpunkt des Dotierstoffs des zweiten Leitfähigkeitstyps flacher ist als der Konzentrations-Spitzenpunkt des Dotierstoffs des zweiten Leitfähigkeitstyps; die Konzentration des Dotierstoffs des ersten Leitfähigkeitstyps an Oberflächenbereichen des Halbleitersubstrats höher ist als die Konzentration des Dotierstoffs des zweiten Leitfähigkeitstyps; und mit zunehmender Tiefe die Konzentration des Dotierstoffs des ersten Leitfähigkeitstyps kontinuierlich abnimmt, während die Konzentration des Dotierstoffs des zweiten Leitfähigkeitstyps kontinuierlich zunimmt.
Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 11, wobei der zweite und der dritte Schritt so ausgeführt werden, dass die Konzentration des Dotierstoffs des ersten Leitfähigkeitstyps und die Konzentration des Dotierstoffs des zweiten Leitfähigkeitstyps in einer Tiefe von 50 nm bis 300 nm von der Oberfläche des Halbleitersubstrats aus ungefähr gleich sind.
Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 11, wobei der zweite und der dritte Schritt so ausgeführt werden, dass die Konzentration des Dotierstoffs des zweiten Leitfähigkeitstyps in der intrinsischen Basis-Schicht des ersten Bipolartransistors und die Konzentration des Dotierstoffs des ersten Leitfähig keitstyps in der intrinsischen Basis-Schicht des zweiten Bipolartransistors jeweils in den Bereich von 1 × 10¹⁷ bis 1 × 10¹⁹/cm³ fallen.
Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 11, wobei in dem zweiten Schritt ein Dotierstoff des zweiten Leitfähigkeitstyps in wenigstens einen Abschnitt eines isolierenden Bereiches des Halbleitersubstrats implantiert wird, der den aktiven Bereich des MOSFET umgibt.
Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 11, wobei in dem ersten Schritt ein aktiver Bereich eines MOSFET mit dem gleichen Leitfähigkeitstyp wie der MOSFET, der eine höhere Schwellenspannung hat als der MOSFET, auf dem Halbleitersubstrat ausgebildet wird; wobei in dem zweiten Schritt in die aktiven Bereiche der MOSFETs ein Dotierstoff eines zweiten Leitfähigkeitstyps implantiert wird; wobei in dem dritten Schritt der aktive Bereich des MOSFET mit dem gleichen Leitfähigkeitstyp und hoher Schwellenspannung keiner Implantation eine Dotierstoffs eines ersten Leitfähigkeitstyps unterzogen wird.
Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 16, wobei in dem zweiten Schritt ein Dotierstoff eines zweiten Leitfähigkeitstyps in wenigstens einen Abschnitt eines isolierenden Bereiches des Halbleitersubstrats implantiert wird, der die aktiven Bereiche des MOSFET und des MOSFET mit gleichem Leitfähigkeitstyp und hoher Schwellenspannung umgibt.
Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 11, wobei in dem ersten Schritt ein aktiver Bereich eines MOSFET mit dem zu dem MOSFET mit einer hohen Schwellenspannung entgegengesetzten Leitfähigkeitstyp und ein aktiver Bereich eines MOSFET mit dem zu dem MOSFET entgegengesetzten Leitfähigkeitstyp und einer niedrigen Schwellenspannung ausgebildet werden; wobei das Verfahren des Weiteren den Schritt des Implantierens eines Dotierstoffs eines ersten Leitfähigkeitstyps in die aktiven Bereiche der MOSFETs mit entgegengesetztem Leitfähigkeitstyp umfasst; und wobei in dem dritten Schritt nur in den aktiven Bereich des MOSFET mit dem entgegengesetzten Leitfähigkeitstyp und hoher Schwellenspannung ein Dotierstoff eines ersten Leitfähigkeitstyps implantiert wird.
Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 18, wobei in dem zweiten Schritt ein Dotierstoff eines zweiten Leitfähigkeitstyps wenigstens in Abschnitte isolierender Bereiche des zweiten Halbleitersubstrats implantiert wird, die die aktiven Bereiche des MOSFET und des MOSFET mit gleichem Leitfähigkeitstyp und hoher Schwellenspannung umgeben; wobei in dem Schritt des Implantierens des Dotierstoffs des ersten Leitfähigkeitstyps in die aktiven Bereiche der MOSFETs mit entgegengesetztem Leitfähigkeitstyp ein Dotierstoff eines zweiten Leitfähigkeitstyps wenigstens in Abschnitte isolierender Bereiche des Halbleitersubstrats implantiert wird, die die aktiven Bereiche der MOSFETs mit entgegengesetztem Leitfähigkeitstyp umgeben.
Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 11, wobei der erste Leitfähigkeitstyp p-Leitung ist und der zweite Leitfähigkeitstyp n-Leitung ist.