JPH0613557A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0613557A JPH0613557A JP19006792A JP19006792A JPH0613557A JP H0613557 A JPH0613557 A JP H0613557A JP 19006792 A JP19006792 A JP 19006792A JP 19006792 A JP19006792 A JP 19006792A JP H0613557 A JPH0613557 A JP H0613557A
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- Japan
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- type
- base
- diffusion layer
- vertical
- semiconductor device
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 縦型ＰＮＰトランジスタの特性を向上し、電
流利得の安定化を行なう。 【構成】 縦型ＰＮＰトランジスタのコレクタとしてＰ
ウェル拡散層６を用い、ベース領域１０′を、ＭＯＳ部
のＬＤＤ構造を形成するために拡散するＮ型ＬＤＤ拡散
層１０と同時に形成する。これにより、ベース部の濃度
とベース幅をコントロールしてパンチ・スルーを防ぎ、
高周波特性を向上できる。また、エピタキシャル層の膜
厚変動による電流利得の変動も防ぐことができる。
流利得の安定化を行なう。 【構成】 縦型ＰＮＰトランジスタのコレクタとしてＰ
ウェル拡散層６を用い、ベース領域１０′を、ＭＯＳ部
のＬＤＤ構造を形成するために拡散するＮ型ＬＤＤ拡散
層１０と同時に形成する。これにより、ベース部の濃度
とベース幅をコントロールしてパンチ・スルーを防ぎ、
高周波特性を向上できる。また、エピタキシャル層の膜
厚変動による電流利得の変動も防ぐことができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にＢｉ−ＣＭＯＳ半導体装置における縦型Ｐ
ＮＰトランジスタの製造方法に関する。
に関し、特にＢｉ−ＣＭＯＳ半導体装置における縦型Ｐ
ＮＰトランジスタの製造方法に関する。
【０００２】
【従来の技術】図３に従来の縦型ＰＮＰトランジスタを
同一基板上に有するＢｉ−ＣＭＯＳ半導体装置の断面図
を示す。
同一基板上に有するＢｉ−ＣＭＯＳ半導体装置の断面図
を示す。
【０００３】ＣＭＯＳ部はＰ型シリコン基板１にＮ型埋
込層２，Ｐ型埋込層３を有し、Ｎ型エピタキシャル層４
を成長した後にＮウェル拡散層５，Ｐウェル拡散層６を
形成し、それぞれＰ型及びＮ型ＬＤＤ拡散層９，１０と
Ｐ型及びＮ型ＳＤ拡散層１１，１２を有している。
込層２，Ｐ型埋込層３を有し、Ｎ型エピタキシャル層４
を成長した後にＮウェル拡散層５，Ｐウェル拡散層６を
形成し、それぞれＰ型及びＮ型ＬＤＤ拡散層９，１０と
Ｐ型及びＮ型ＳＤ拡散層１１，１２を有している。
【０００４】また、７，８はシリコン酸化膜、１３はゲ
ート・ポリシリコン、１４はＰ−ｃｈＭＯＳドレイン電
極、１５はＰ−ｃｈＭＯＳゲート電極、１６はＰ−ｃｈ
ＭＯＳソース電極、１７はＮ−ｃｈＭＯＳドレイン電
極、１８はＮ−ｃｈＭＯＳゲート電極、１９はＮ−ｃｈ
ＭＯＳソース電極である。
ート・ポリシリコン、１４はＰ−ｃｈＭＯＳドレイン電
極、１５はＰ−ｃｈＭＯＳゲート電極、１６はＰ−ｃｈ
ＭＯＳソース電極、１７はＮ−ｃｈＭＯＳドレイン電
極、１８はＮ−ｃｈＭＯＳゲート電極、１９はＮ−ｃｈ
ＭＯＳソース電極である。
【０００５】縦型ＰＮＰトランジスタ部は、コレクタと
なるＰ型埋込層３を基板との電気的絶縁の目的でＮ型埋
込層２上に有し、コレクタの引き出しに、Ｎ−ｃｈＭＯ
ＳのＰウェル拡散層６を使用し、ベースにはＮ型エピタ
キシャル層４、エミッタにはＮ−ｃｈＭＯＳのＮ型ＳＤ
拡散層１１を兼用している。
なるＰ型埋込層３を基板との電気的絶縁の目的でＮ型埋
込層２上に有し、コレクタの引き出しに、Ｎ−ｃｈＭＯ
ＳのＰウェル拡散層６を使用し、ベースにはＮ型エピタ
キシャル層４、エミッタにはＮ−ｃｈＭＯＳのＮ型ＳＤ
拡散層１１を兼用している。
【０００６】また、２０は縦型ＰＮＰコレクタ電極、２
１は縦型ＰＮＰベース電極、２２は縦型ＰＮＰエミッタ
電極である。
１は縦型ＰＮＰベース電極、２２は縦型ＰＮＰエミッタ
電極である。
【０００７】また、従来のＢｉ−ＣＭＯＳ半導体装置で
は同一基板上に、さらに縦型ＮＰＮトランジスタも有す
るのが通常であるが、ここでは省略した。
は同一基板上に、さらに縦型ＮＰＮトランジスタも有す
るのが通常であるが、ここでは省略した。
【０００８】
【発明が解決しようとする課題】この従来のＢｉ−ＣＭ
ＯＳ半導体装置では、同一基板上に形成するＮＰＮトラ
ンジスタの高速化を計るためにエピ厚を２μｍ以下に薄
くした場合に、縦型ＰＮＰトランジスタのベース領域に
Ｎ型エピタキシャル領域４を使用しているので、濃度が
１０15〜１０16ｃｍ-3と薄く、パンチ・スルーを起こす
という問題点があった。
ＯＳ半導体装置では、同一基板上に形成するＮＰＮトラ
ンジスタの高速化を計るためにエピ厚を２μｍ以下に薄
くした場合に、縦型ＰＮＰトランジスタのベース領域に
Ｎ型エピタキシャル領域４を使用しているので、濃度が
１０15〜１０16ｃｍ-3と薄く、パンチ・スルーを起こす
という問題点があった。
【０００９】また、同様の理由で縦型ＰＮＰトランジス
タの電流利得がＮ型エピタキシャル層４の膜厚の影響を
大きく受けたり、ベース領域を薄くすることが困難であ
ることから縦型ＰＮＰトランジスタの高速化が難しいと
いう問題点もあった。
タの電流利得がＮ型エピタキシャル層４の膜厚の影響を
大きく受けたり、ベース領域を薄くすることが困難であ
ることから縦型ＰＮＰトランジスタの高速化が難しいと
いう問題点もあった。
【００１０】本発明の目的は、電流利得がエピタキシャ
ル層の膜厚変動の影響を受けない半導体装置を提供する
ことにある。
ル層の膜厚変動の影響を受けない半導体装置を提供する
ことにある。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、同一シリコ
ン基板上にＣＭＯＳ素子と縦型ＰＮＰバイポーラ素子を
有する半導体装置の製造方法であって、ＣＭＯＳ素子を
構成する拡散領域の形成と同時に縦型ＰＮＰバイポーラ
素子のベース領域を形成するものである。
め、本発明に係る半導体装置の製造方法は、同一シリコ
ン基板上にＣＭＯＳ素子と縦型ＰＮＰバイポーラ素子を
有する半導体装置の製造方法であって、ＣＭＯＳ素子を
構成する拡散領域の形成と同時に縦型ＰＮＰバイポーラ
素子のベース領域を形成するものである。
【００１２】
【作用】ベース部の濃度のコントロールと、ベース幅の
コントロールとを同時に行ってパンチ・スルーを防止す
る。
コントロールとを同時に行ってパンチ・スルーを防止す
る。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１４】（実施例１）図１は、本発明の実施例１に
係る半導体装置を示す断面図である。
係る半導体装置を示す断面図である。
【００１５】図において、Ｐウェル拡散層６をＮ−ｃｈ
ＭＯＳ部と同時に形成することにより、縦型ＰＮＰバイ
ポーラ素子のエピタキシャル層の領域をＰ型コレクタ領
域６′として形成し、Ｎ型ＬＤＤ拡散層１０をＮ−ｃｈ
ＭＯＳ部と同時に形成することにより、Ｐ型コレクタ領
域６′の内部にＮ型ベース領域１０′を形成する。
ＭＯＳ部と同時に形成することにより、縦型ＰＮＰバイ
ポーラ素子のエピタキシャル層の領域をＰ型コレクタ領
域６′として形成し、Ｎ型ＬＤＤ拡散層１０をＮ−ｃｈ
ＭＯＳ部と同時に形成することにより、Ｐ型コレクタ領
域６′の内部にＮ型ベース領域１０′を形成する。
【００１６】さらに、エミッタ部となるＰ型ＳＤ拡散層
１１をＰ−ｃｈＭＯＳ部と同時に形成して、縦型ＰＮＰ
バイポーラ素子が構成されている。また、１はＰ型シリ
コン基板、２はＮ型埋込層、３はＰ型埋込層、４はＮ型
エピタキシャル層、５はＮウェル拡散層、７，８はシリ
コン酸化膜、９はＰ型ＬＤＤ拡散層、１１はＰ型ＳＤ拡
散層、１２はＮ型ＳＤ拡散層、１３はゲート・ポリシリ
コン、１４はＰ−ｃｈＭＯＳドレイン電極、１５はＰ−
ｃｈＭＯＳゲート電極である。また、１６はＰ−ｃｈＭ
ＯＳソース電極、１７はＮ−ｃｈＭＯＳドレイン電極、
１８はＮ−ｃｈＭＯＳゲート電極、１９はＮ−ｃｈＭＯ
Ｓソース電極、２０は縦型ＰＮＰコレクタ電極、２１は
縦型ＰＮＰベース電極、２２は縦型ＰＮＰエミッタ電極
である。
１１をＰ−ｃｈＭＯＳ部と同時に形成して、縦型ＰＮＰ
バイポーラ素子が構成されている。また、１はＰ型シリ
コン基板、２はＮ型埋込層、３はＰ型埋込層、４はＮ型
エピタキシャル層、５はＮウェル拡散層、７，８はシリ
コン酸化膜、９はＰ型ＬＤＤ拡散層、１１はＰ型ＳＤ拡
散層、１２はＮ型ＳＤ拡散層、１３はゲート・ポリシリ
コン、１４はＰ−ｃｈＭＯＳドレイン電極、１５はＰ−
ｃｈＭＯＳゲート電極である。また、１６はＰ−ｃｈＭ
ＯＳソース電極、１７はＮ−ｃｈＭＯＳドレイン電極、
１８はＮ−ｃｈＭＯＳゲート電極、１９はＮ−ｃｈＭＯ
Ｓソース電極、２０は縦型ＰＮＰコレクタ電極、２１は
縦型ＰＮＰベース電極、２２は縦型ＰＮＰエミッタ電極
である。
【００１７】このようにＰ型コレクタ拡散層６′中にＮ
型ベース領域１０′が形成されているために、ベース幅
を狭く、ベース濃度を高くコントロールすることが可能
であり、パンチ・スルーを防ぎ、高周波特性を向上させ
ることができる。
型ベース領域１０′が形成されているために、ベース幅
を狭く、ベース濃度を高くコントロールすることが可能
であり、パンチ・スルーを防ぎ、高周波特性を向上させ
ることができる。
【００１８】例えばベース濃度を１０18ｃｍ-3にすれ
ば、ベース幅を０．１μｍ程度にすることができる。ま
た、Ｎ型エピタキシャル層４の膜厚に電流利得が左右さ
れない。
ば、ベース幅を０．１μｍ程度にすることができる。ま
た、Ｎ型エピタキシャル層４の膜厚に電流利得が左右さ
れない。
【００１９】（実施例２）図２は、本発明の実施例２を
示す断面図である。この実施例では、従来例の縦型ＰＮ
Ｐバイポーラ素子のベース領域に、予めＮウェル拡散層
５をＰ−ｃｈＭＯＳ部と同時に形成することにより、Ｎ
型ベース領域５′を構成している。
示す断面図である。この実施例では、従来例の縦型ＰＮ
Ｐバイポーラ素子のベース領域に、予めＮウェル拡散層
５をＰ−ｃｈＭＯＳ部と同時に形成することにより、Ｎ
型ベース領域５′を構成している。
【００２０】この実施例では、ベース領域の濃度をＮウ
ェル拡散層５を用いることにより１０17ｃｍ-3程度まで
増加させ、パンチ・スルーを防いでいる。また、実施例
１よりもベース幅は広く、高速性は劣るがアーリー電圧
は高くとれるという利点がある。
ェル拡散層５を用いることにより１０17ｃｍ-3程度まで
増加させ、パンチ・スルーを防いでいる。また、実施例
１よりもベース幅は広く、高速性は劣るがアーリー電圧
は高くとれるという利点がある。
【００２１】
【発明の効果】以上説明したように本発明では、ＣＭＯ
Ｓ部の拡散層を形成する際に、縦型ＰＮＰバイポーラ素
子のベース領域を同時に形成するため、付加工程を増加
させることなく、縦型ＰＮＰの特性を向上させることが
可能できる。さらに、電流利得がエピタキシャル層の膜
厚変動の影響を受けない。
Ｓ部の拡散層を形成する際に、縦型ＰＮＰバイポーラ素
子のベース領域を同時に形成するため、付加工程を増加
させることなく、縦型ＰＮＰの特性を向上させることが
可能できる。さらに、電流利得がエピタキシャル層の膜
厚変動の影響を受けない。
【図１】本発明の実施例１を示す断面図である。
【図２】本発明の実施例２を示す断面図である。
【図３】従来構造を示す断面図である。
１ Ｐ型シリコン基板 ２ Ｎ型埋込層 ３ Ｐ型埋込層 ４ Ｎ型エピタキシャル層 ５ Ｎウェル拡散層 ６ Ｐウェル拡散層 ７，８ シリコン酸化膜 ９ Ｐ型ＬＤＤ拡散層 １０ Ｎ型ＬＤＤ拡散層 １１ Ｐ型ＳＤ拡散層 １２ Ｎ型ＳＤ拡散層 １３ ゲート・ポリシリコン １４ Ｐ−ｃｈＭＯＳドレイン電極 １５ Ｐ−ｃｈＭＯＳゲート電極 １６ Ｐ−ｃｈＭＯＳソース電極 １７ Ｎ−ｃｈＭＯＳドレイン電極 １８ Ｎ−ｃｈＭＯＳゲート電極 １９ Ｎ−ｃｈＭＯＳソース電極 ２０ 縦型ＰＮＰコレクタ電極 ２１ 縦型ＰＮＰベース電極 ２２ 縦型ＰＮＰエミッタ電極 ５′，１０′ Ｎ型ベース領域 ６′ Ｐ型コレクタ領域
Claims (1)
- 【請求項１】 同一シリコン基板上にＣＭＯＳ素子と縦
型ＰＮＰバイポーラ素子を有する半導体装置の製造方法
であって、 ＣＭＯＳ素子を構成する拡散領域の形成と同時に縦型Ｐ
ＮＰバイポーラ素子のベース領域を形成することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19006792A JPH0613557A (ja) | 1992-06-24 | 1992-06-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19006792A JPH0613557A (ja) | 1992-06-24 | 1992-06-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613557A true JPH0613557A (ja) | 1994-01-21 |
Family
ID=16251805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19006792A Pending JPH0613557A (ja) | 1992-06-24 | 1992-06-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613557A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0736898A2 (en) * | 1995-04-07 | 1996-10-09 | Matsushita Electric Industrial Co., Ltd. | BICMOS device and method for the fabrication thereof |
-
1992
- 1992-06-24 JP JP19006792A patent/JPH0613557A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0736898A2 (en) * | 1995-04-07 | 1996-10-09 | Matsushita Electric Industrial Co., Ltd. | BICMOS device and method for the fabrication thereof |
| EP0736898A3 (en) * | 1995-04-07 | 1999-11-03 | Matsushita Electric Industrial Co., Ltd. | BICMOS device and method for the fabrication thereof |
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