JPH03129874A - Bi―CMOS集積回路 - Google Patents

Bi―CMOS集積回路

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JPH03129874A
JPH03129874A JP26962789A JP26962789A JPH03129874A JP H03129874 A JPH03129874 A JP H03129874A JP 26962789 A JP26962789 A JP 26962789A JP 26962789 A JP26962789 A JP 26962789A JP H03129874 A JPH03129874 A JP H03129874A
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JP
Japan
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type
base
well
layer
pnp transistor
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Pending
Application number
JP26962789A
Other languages
English (en)
Inventor
Toshiyuki Sugai
菅井 敏幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Yamagata Ltd
Original Assignee
NEC Yamagata Ltd
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Publication date
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  • Bipolar Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はB i −CMOS集積回路の構造に関する。
〔従来の技術〕
従来技術によるBi−CMO8集積回路について、特に
バーチカルPNPトランジスタを含む断面構造を、第3
図を参照して説明する。
P型シリコン基板1の表面にN型埋込層2とP型埋込層
3とが形成され、全面にN型エピタキシャル層4が成長
されている。
酸化シリコン膜5をマスクとして、P型絶縁層6a、P
型コレクタコンタクト7、Nウェル8aが形成されたの
ち、ゲート酸化膜9とポリシリコンからなるゲート電極
10とが形成される。
さらにN型ベースコンタクト11c、P型ソース12a
、P型ドレイン12b、P型エミッタ12cが形成され
たのちアルミニウム電極13が形成される。
〔発明が解決しようとする課題〕
従来技術においては、バーチカルPNPトランジスタの
ベース層として低濃度のN型エピタキシャル層4がその
まま用いられていた。
パンチスルー電圧で決定されるコレクターエミッタ間耐
圧BVC1lOを高くするためには、N型エピタキシャ
ル層4を厚くしなければならない。
そのためバーチカルPNPトランジスタの高周波特性、
特にβ遮断周波数ftが低下し、NPNトランジスタの
コレクタ直列抵抗rscが増大するため、同様にftの
低下をもたらしている。
さらにバーチカルPNPトランジスタおよびNPNトラ
ンジスタ双方の最大コレクタ電流Icm8が制限される
という問題があった。
〔課題を解決するための手段〕
本発明のB1−CMOS集積回路は、PNPトランジス
タのベースとPチャネルMO8−PETのNウェルとが
同一の工程で形成されているものである。
〔実施例〕
本発明の第1の実施例について、第1図を参照して説明
する。
はじめに比抵抗20〜40ΩcmのP型シリコン基板1
の表面に、ひ素をイオン注入して層抵抗20〜30Ωc
mのN型埋込層2を形成し、はう素をイオン注入して層
抵抗500〜700Ω/口のP型埋込層3を形成したの
ち、比抵抗1〜3Ωcm、厚さ4μmのN型エピタキシ
ャル層4を形成する。
つぎにほう素をイオン注入して層抵抗が数にΩ/口のP
型絶縁層6aとPウェル6bとを形成する。
つぎに高濃度のほう素をイオン注入して層抵抗が30Ω
/口のP型コレクタコンタクト7を形成する。
つぎに高濃度のりんをイオン注入して、N型コレクタコ
ンタクト8を形成する。
つぎにりんをイオン注入して層抵抗が数にΩ/口のNウ
ェル9aとN型ベース9bとを形成する。
つぎにひ素イオン注入により、N型ソース12a、N型
ドレイン12b、N型ベースコンタクト12c、N型エ
ミッタ12dを形成する。
つぎにほう素イオン注入により、P型ソース13a、P
型ドレイン13b、P型エミッタ13c、P型ベース1
3dを形成する。
最後にアルミニウム電極14を形成して素子部が完成す
る。
つぎに本発明の第2の実施例について、第2図を参照し
て説明する。
この実施例においては、特にPウェル6bとP型コレク
タ6cを同時に形成していることである。
〔発明の効果〕
本発明においてバーチカルPNPトランジスタのベース
とPチャネルMO8−FETのNウェルとが同一工程で
形成されることによって、ベース領域の不純物濃度を上
げることができる。
コレクターエミッタ問耐圧BVcwoを下げることなく
、N型エピタキシャル層を薄くすることができ、バーチ
カルPNPトランジスタのα遮断周波数ftを上げ、高
周波特性を改善し、最大コレクタ電流I C11lll
lを増加させることができた。
同時にNPNトランジスタのα遮断周波数ftも改善す
ることができた。
さらに第2の実施例においては、ベース幅15を短縮す
ることにより、特に高周波特性の優れたPNPトランジ
スタを得ることができる。
第1図は本発明の第1の実施例を示す断面図、第2図は
本発明の第2の実施例を示す断面図、第3図は従来技術
によるBi−CMOS集積回路の断面図である。
1・・・P型シリコン基板、2・・・N型埋込層、3・
・・P型埋込層、4・・・N型エピタキシャル層、5・
・・酸化シリコン膜、6a・・・P型絶縁層、6b・・
・Pウェル、6C・・・P型コレクタ、7・・・P型コ
レクタコンタクト、8・・・N型コレクタコンタクト、
9a・・・Nウェル、9b・・・N型ベース、10・・
・ゲート酸化膜、11・・・ゲート電極、12a・・・
N型ソース、12b・・・N型ドレイン、12c・・・
N型ベースコンタクト、12.d・・・N型エミッタ、
13a・・・P型ソース、13b・・・P型ドレイン、
13c・・・P型エミッタ、13d・・・P型ベース、
14・・・アルミニウム電極、15・・・ベース幅。

Claims (1)

    【特許請求の範囲】
  1.  PNPトランジスタのベースとPチャネルMOS−F
    ETのNウェルとが同一の工程で形成されていることを
    特徴とするBi−CMOS集積回路。
JP26962789A 1989-10-16 1989-10-16 Bi―CMOS集積回路 Pending JPH03129874A (ja)

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