JPH03129874A - Bi―CMOS集積回路 - Google Patents
Bi―CMOS集積回路Info
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- JPH03129874A JPH03129874A JP26962789A JP26962789A JPH03129874A JP H03129874 A JPH03129874 A JP H03129874A JP 26962789 A JP26962789 A JP 26962789A JP 26962789 A JP26962789 A JP 26962789A JP H03129874 A JPH03129874 A JP H03129874A
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Links
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- -1 phosphorus ions Chemical class 0.000 abstract description 6
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はB i −CMOS集積回路の構造に関する。
従来技術によるBi−CMO8集積回路について、特に
バーチカルPNPトランジスタを含む断面構造を、第3
図を参照して説明する。
バーチカルPNPトランジスタを含む断面構造を、第3
図を参照して説明する。
P型シリコン基板1の表面にN型埋込層2とP型埋込層
3とが形成され、全面にN型エピタキシャル層4が成長
されている。
3とが形成され、全面にN型エピタキシャル層4が成長
されている。
酸化シリコン膜5をマスクとして、P型絶縁層6a、P
型コレクタコンタクト7、Nウェル8aが形成されたの
ち、ゲート酸化膜9とポリシリコンからなるゲート電極
10とが形成される。
型コレクタコンタクト7、Nウェル8aが形成されたの
ち、ゲート酸化膜9とポリシリコンからなるゲート電極
10とが形成される。
さらにN型ベースコンタクト11c、P型ソース12a
、P型ドレイン12b、P型エミッタ12cが形成され
たのちアルミニウム電極13が形成される。
、P型ドレイン12b、P型エミッタ12cが形成され
たのちアルミニウム電極13が形成される。
従来技術においては、バーチカルPNPトランジスタの
ベース層として低濃度のN型エピタキシャル層4がその
まま用いられていた。
ベース層として低濃度のN型エピタキシャル層4がその
まま用いられていた。
パンチスルー電圧で決定されるコレクターエミッタ間耐
圧BVC1lOを高くするためには、N型エピタキシャ
ル層4を厚くしなければならない。
圧BVC1lOを高くするためには、N型エピタキシャ
ル層4を厚くしなければならない。
そのためバーチカルPNPトランジスタの高周波特性、
特にβ遮断周波数ftが低下し、NPNトランジスタの
コレクタ直列抵抗rscが増大するため、同様にftの
低下をもたらしている。
特にβ遮断周波数ftが低下し、NPNトランジスタの
コレクタ直列抵抗rscが増大するため、同様にftの
低下をもたらしている。
さらにバーチカルPNPトランジスタおよびNPNトラ
ンジスタ双方の最大コレクタ電流Icm8が制限される
という問題があった。
ンジスタ双方の最大コレクタ電流Icm8が制限される
という問題があった。
本発明のB1−CMOS集積回路は、PNPトランジス
タのベースとPチャネルMO8−PETのNウェルとが
同一の工程で形成されているものである。
タのベースとPチャネルMO8−PETのNウェルとが
同一の工程で形成されているものである。
本発明の第1の実施例について、第1図を参照して説明
する。
する。
はじめに比抵抗20〜40ΩcmのP型シリコン基板1
の表面に、ひ素をイオン注入して層抵抗20〜30Ωc
mのN型埋込層2を形成し、はう素をイオン注入して層
抵抗500〜700Ω/口のP型埋込層3を形成したの
ち、比抵抗1〜3Ωcm、厚さ4μmのN型エピタキシ
ャル層4を形成する。
の表面に、ひ素をイオン注入して層抵抗20〜30Ωc
mのN型埋込層2を形成し、はう素をイオン注入して層
抵抗500〜700Ω/口のP型埋込層3を形成したの
ち、比抵抗1〜3Ωcm、厚さ4μmのN型エピタキシ
ャル層4を形成する。
つぎにほう素をイオン注入して層抵抗が数にΩ/口のP
型絶縁層6aとPウェル6bとを形成する。
型絶縁層6aとPウェル6bとを形成する。
つぎに高濃度のほう素をイオン注入して層抵抗が30Ω
/口のP型コレクタコンタクト7を形成する。
/口のP型コレクタコンタクト7を形成する。
つぎに高濃度のりんをイオン注入して、N型コレクタコ
ンタクト8を形成する。
ンタクト8を形成する。
つぎにりんをイオン注入して層抵抗が数にΩ/口のNウ
ェル9aとN型ベース9bとを形成する。
ェル9aとN型ベース9bとを形成する。
つぎにひ素イオン注入により、N型ソース12a、N型
ドレイン12b、N型ベースコンタクト12c、N型エ
ミッタ12dを形成する。
ドレイン12b、N型ベースコンタクト12c、N型エ
ミッタ12dを形成する。
つぎにほう素イオン注入により、P型ソース13a、P
型ドレイン13b、P型エミッタ13c、P型ベース1
3dを形成する。
型ドレイン13b、P型エミッタ13c、P型ベース1
3dを形成する。
最後にアルミニウム電極14を形成して素子部が完成す
る。
る。
つぎに本発明の第2の実施例について、第2図を参照し
て説明する。
て説明する。
この実施例においては、特にPウェル6bとP型コレク
タ6cを同時に形成していることである。
タ6cを同時に形成していることである。
本発明においてバーチカルPNPトランジスタのベース
とPチャネルMO8−FETのNウェルとが同一工程で
形成されることによって、ベース領域の不純物濃度を上
げることができる。
とPチャネルMO8−FETのNウェルとが同一工程で
形成されることによって、ベース領域の不純物濃度を上
げることができる。
コレクターエミッタ問耐圧BVcwoを下げることなく
、N型エピタキシャル層を薄くすることができ、バーチ
カルPNPトランジスタのα遮断周波数ftを上げ、高
周波特性を改善し、最大コレクタ電流I C11lll
lを増加させることができた。
、N型エピタキシャル層を薄くすることができ、バーチ
カルPNPトランジスタのα遮断周波数ftを上げ、高
周波特性を改善し、最大コレクタ電流I C11lll
lを増加させることができた。
同時にNPNトランジスタのα遮断周波数ftも改善す
ることができた。
ることができた。
さらに第2の実施例においては、ベース幅15を短縮す
ることにより、特に高周波特性の優れたPNPトランジ
スタを得ることができる。
ることにより、特に高周波特性の優れたPNPトランジ
スタを得ることができる。
第1図は本発明の第1の実施例を示す断面図、第2図は
本発明の第2の実施例を示す断面図、第3図は従来技術
によるBi−CMOS集積回路の断面図である。
本発明の第2の実施例を示す断面図、第3図は従来技術
によるBi−CMOS集積回路の断面図である。
1・・・P型シリコン基板、2・・・N型埋込層、3・
・・P型埋込層、4・・・N型エピタキシャル層、5・
・・酸化シリコン膜、6a・・・P型絶縁層、6b・・
・Pウェル、6C・・・P型コレクタ、7・・・P型コ
レクタコンタクト、8・・・N型コレクタコンタクト、
9a・・・Nウェル、9b・・・N型ベース、10・・
・ゲート酸化膜、11・・・ゲート電極、12a・・・
N型ソース、12b・・・N型ドレイン、12c・・・
N型ベースコンタクト、12.d・・・N型エミッタ、
13a・・・P型ソース、13b・・・P型ドレイン、
13c・・・P型エミッタ、13d・・・P型ベース、
14・・・アルミニウム電極、15・・・ベース幅。
・・P型埋込層、4・・・N型エピタキシャル層、5・
・・酸化シリコン膜、6a・・・P型絶縁層、6b・・
・Pウェル、6C・・・P型コレクタ、7・・・P型コ
レクタコンタクト、8・・・N型コレクタコンタクト、
9a・・・Nウェル、9b・・・N型ベース、10・・
・ゲート酸化膜、11・・・ゲート電極、12a・・・
N型ソース、12b・・・N型ドレイン、12c・・・
N型ベースコンタクト、12.d・・・N型エミッタ、
13a・・・P型ソース、13b・・・P型ドレイン、
13c・・・P型エミッタ、13d・・・P型ベース、
14・・・アルミニウム電極、15・・・ベース幅。
Claims (1)
- PNPトランジスタのベースとPチャネルMOS−F
ETのNウェルとが同一の工程で形成されていることを
特徴とするBi−CMOS集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26962789A JPH03129874A (ja) | 1989-10-16 | 1989-10-16 | Bi―CMOS集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26962789A JPH03129874A (ja) | 1989-10-16 | 1989-10-16 | Bi―CMOS集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03129874A true JPH03129874A (ja) | 1991-06-03 |
Family
ID=17474986
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26962789A Pending JPH03129874A (ja) | 1989-10-16 | 1989-10-16 | Bi―CMOS集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03129874A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0736898A2 (en) * | 1995-04-07 | 1996-10-09 | Matsushita Electric Industrial Co., Ltd. | BICMOS device and method for the fabrication thereof |
US8528357B2 (en) | 2008-03-31 | 2013-09-10 | Hoshizaki Denki Kabushiki Kaisha | Ice-making machine with ice storage bin |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63175463A (ja) * | 1987-01-14 | 1988-07-19 | Nec Corp | バイmos集積回路の製造方法 |
JPS63250167A (ja) * | 1987-04-07 | 1988-10-18 | Nec Corp | 半導体装置 |
-
1989
- 1989-10-16 JP JP26962789A patent/JPH03129874A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63175463A (ja) * | 1987-01-14 | 1988-07-19 | Nec Corp | バイmos集積回路の製造方法 |
JPS63250167A (ja) * | 1987-04-07 | 1988-10-18 | Nec Corp | 半導体装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0736898A2 (en) * | 1995-04-07 | 1996-10-09 | Matsushita Electric Industrial Co., Ltd. | BICMOS device and method for the fabrication thereof |
EP0736898B1 (en) * | 1995-04-07 | 2007-08-29 | Matsushita Electric Industrial Co., Ltd. | BICMOS device and method for the fabrication thereof |
US8528357B2 (en) | 2008-03-31 | 2013-09-10 | Hoshizaki Denki Kabushiki Kaisha | Ice-making machine with ice storage bin |
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