JPS63250167A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63250167A JPS63250167A JP8596487A JP8596487A JPS63250167A JP S63250167 A JPS63250167 A JP S63250167A JP 8596487 A JP8596487 A JP 8596487A JP 8596487 A JP8596487 A JP 8596487A JP S63250167 A JPS63250167 A JP S63250167A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000009792 diffusion process Methods 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000012535 impurity Substances 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 238000005468 ion implantation Methods 0.000 abstract description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract description 2
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 2
- 239000011574 phosphorus Substances 0.000 abstract description 2
- 238000009933 burial Methods 0.000 abstract 2
- 230000015556 catabolic process Effects 0.000 description 9
- 238000000605 extraction Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 102000004207 Neuropilin-1 Human genes 0.000 description 1
- 108090000772 Neuropilin-1 Proteins 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に高耐圧縦型バイポーラ
素子とC−MOS素子を含むパイ・モス(Bi−MOS
)半導体装置に関する。
素子とC−MOS素子を含むパイ・モス(Bi−MOS
)半導体装置に関する。
従来、高耐圧のバイポーラ素子と低電圧動作のCMOS
素子を同一基板上に混在させる場合には、例えばP型基
板の上にN型エピタキシャル層を積み、そのエピタキシ
ャル層内にバイポーラおよびC−MOSの各素子が形成
される。この際、バイポーラ素子の中に高い電流増幅を
要求される縦型PNP)ランジスタを含む場合には、ベ
ース領域となるこりN型エピタキシャル層を充分厚膜に
設定してコレクタ・エミッタ間のパンチスルー耐圧を向
上せしめるのが通常である。
素子を同一基板上に混在させる場合には、例えばP型基
板の上にN型エピタキシャル層を積み、そのエピタキシ
ャル層内にバイポーラおよびC−MOSの各素子が形成
される。この際、バイポーラ素子の中に高い電流増幅を
要求される縦型PNP)ランジスタを含む場合には、ベ
ース領域となるこりN型エピタキシャル層を充分厚膜に
設定してコレクタ・エミッタ間のパンチスルー耐圧を向
上せしめるのが通常である。
第4図は縦型PNPトランジスタを含む従来のB 1−
M09半導体装置の断面図を示すものであるが、N−c
h MOS)LランジスタL岨、P−ch MOS
)ランジスタよ工、横型NPNトランジストUおよび縦
型PNPトランジスタ40を混在させるP型半導体基板
1上のN型エピタキシャル成長層2の膜厚はすでに述べ
た如く、縦型PNPトランジスタのパンチスルー耐圧を
充分設定する目的で通常27μm程度の厚膜に形成され
る。ここで、3および4はそれぞれC−MOSトランジ
スタのPウェルおよびNウェルの各領域、5はP+不純
物層からなる絶縁拡散領域、6および7はそれぞれ高耐
圧PNPトランジスタのエミッタ拡散層およびベース領
域、8および9はそのコレクタ側のP+埋込層および絶
縁兼コレクタ取出拡散領域をそれぞれ示すものである。
M09半導体装置の断面図を示すものであるが、N−c
h MOS)LランジスタL岨、P−ch MOS
)ランジスタよ工、横型NPNトランジストUおよび縦
型PNPトランジスタ40を混在させるP型半導体基板
1上のN型エピタキシャル成長層2の膜厚はすでに述べ
た如く、縦型PNPトランジスタのパンチスルー耐圧を
充分設定する目的で通常27μm程度の厚膜に形成され
る。ここで、3および4はそれぞれC−MOSトランジ
スタのPウェルおよびNウェルの各領域、5はP+不純
物層からなる絶縁拡散領域、6および7はそれぞれ高耐
圧PNPトランジスタのエミッタ拡散層およびベース領
域、8および9はそのコレクタ側のP+埋込層および絶
縁兼コレクタ取出拡散領域をそれぞれ示すものである。
しかしながら、このようにエピタキシャル成長層を厚く
すると各素子間を分離する絶縁拡散領域の横方向の広が
りが拡大するのでチップサイズが大型化し生産性が低下
する。
すると各素子間を分離する絶縁拡散領域の横方向の広が
りが拡大するのでチップサイズが大型化し生産性が低下
する。
本発明の目的は、上記の状況に鑑み、エピタキシャル成
長層の膜厚を厚膜化することなく縦型バイポーラ・トラ
ンジスタのコレクタ・エミッタ間パンチスルー耐圧を向
上せしめたBi−MO3構成の半導体装置を提供するこ
とである。
長層の膜厚を厚膜化することなく縦型バイポーラ・トラ
ンジスタのコレクタ・エミッタ間パンチスルー耐圧を向
上せしめたBi−MO3構成の半導体装置を提供するこ
とである。
本発明によれば、半導体装置は、−導電型の半導体基板
と、前記半導体基板上に成長される逆導電型のエピタキ
シャル成長層と、前記エピタキシャル成長層内に混在し
て形成される縦型バイポーラ・トランジスタ素子および
C−MOSトランジスタ素子とを含み、前記縦型バイポ
ーラ・トランジスタ素子のベース領域を形成する前記エ
ピタキシャル成長層のエミッタ拡散層直下の領域には前
記CMOS)ランジスタ素子のウェル領域と同時拡散さ
れる前記エピタキシャル成長層と同じ逆導電型のウェル
領域が形成されることによらて構成される゛。
と、前記半導体基板上に成長される逆導電型のエピタキ
シャル成長層と、前記エピタキシャル成長層内に混在し
て形成される縦型バイポーラ・トランジスタ素子および
C−MOSトランジスタ素子とを含み、前記縦型バイポ
ーラ・トランジスタ素子のベース領域を形成する前記エ
ピタキシャル成長層のエミッタ拡散層直下の領域には前
記CMOS)ランジスタ素子のウェル領域と同時拡散さ
れる前記エピタキシャル成長層と同じ逆導電型のウェル
領域が形成されることによらて構成される゛。
すなわち、本発明によれば従来のエピタキシャル成長層
の膜厚を厚くする手段に代わってエピタキシャル成長層
と同一導電型のウェル領域を縦型バイポーラ・トランジ
スタにおけるエミッタ拡散層直下のベース領域内にC−
MOSトランジスタ素子のウェル領域と同一拡散工程で
形成することによってコレクタからの空乏層の伸びを押
さえ込む手段が採用される。このウェル領域の形成によ
ってエミッタ拡散層直下のベース領域濃度はエピタキシ
ャル成長層の濃度より1桁高くなるので、この高濃度不
純物領域がコレクタ側からの空乏層の延びを有効に押さ
えコレクタ・エミッタ間のパンチスルー耐圧を飛躍的に
増加せしめる。従って、従゛来回路耐圧60Vの縦型バ
イポーラ・トランジスタを形成するに27μm要してい
たエピタキシャル層の膜厚を一挙に10μm程度に薄膜
化することができチップサイズの微小化を達成し得ると
共に、工程数を増加することなく同一基板上にC−Mo
5トランジスタ素子と容易に混在させて形成し得る。
の膜厚を厚くする手段に代わってエピタキシャル成長層
と同一導電型のウェル領域を縦型バイポーラ・トランジ
スタにおけるエミッタ拡散層直下のベース領域内にC−
MOSトランジスタ素子のウェル領域と同一拡散工程で
形成することによってコレクタからの空乏層の伸びを押
さえ込む手段が採用される。このウェル領域の形成によ
ってエミッタ拡散層直下のベース領域濃度はエピタキシ
ャル成長層の濃度より1桁高くなるので、この高濃度不
純物領域がコレクタ側からの空乏層の延びを有効に押さ
えコレクタ・エミッタ間のパンチスルー耐圧を飛躍的に
増加せしめる。従って、従゛来回路耐圧60Vの縦型バ
イポーラ・トランジスタを形成するに27μm要してい
たエピタキシャル層の膜厚を一挙に10μm程度に薄膜
化することができチップサイズの微小化を達成し得ると
共に、工程数を増加することなく同一基板上にC−Mo
5トランジスタ素子と容易に混在させて形成し得る。
以下図面を参照して本発明の詳細な説明する。
第1図は本発明の一実施例を示す高耐圧縦型PNPバイ
ポーラ・トランジスタを含むBi−MO8半導体装置の
断面図である。本実施例によれば、本発明の半導体装置
は、P型半導体基板1と、膜厚10μm程度のN型エピ
タキシャル成長層2と、このエピタキシャル成長層2内
に混在して形成されるN−ch MOS)ランジスタ
10、P−ch MOSトランジスタ20.横型NP
Nトランジスタ1±およびP−ch MOSトランジ
スタ20のNウェル領域4と同一拡散工程で形成される
Nウェル領域11をエミッタ拡散層6直下のベース領域
7内に設けた縦型PNPトランジスタ40とを含む。こ
こで、その他の各符号は従来構造図を示す第4図と全て
同一部分を示す。本実施例の半導体装置はつぎの諸工程
により容易に形成することが可能である。
ポーラ・トランジスタを含むBi−MO8半導体装置の
断面図である。本実施例によれば、本発明の半導体装置
は、P型半導体基板1と、膜厚10μm程度のN型エピ
タキシャル成長層2と、このエピタキシャル成長層2内
に混在して形成されるN−ch MOS)ランジスタ
10、P−ch MOSトランジスタ20.横型NP
Nトランジスタ1±およびP−ch MOSトランジ
スタ20のNウェル領域4と同一拡散工程で形成される
Nウェル領域11をエミッタ拡散層6直下のベース領域
7内に設けた縦型PNPトランジスタ40とを含む。こ
こで、その他の各符号は従来構造図を示す第4図と全て
同一部分を示す。本実施例の半導体装置はつぎの諸工程
により容易に形成することが可能である。
第2図(a)〜(C)は本発明半導体装置を製造する際
の一工程順序図で、まず第1図(a)の如くP型半導体
基板1上にP1埋込層5a、8および9 a 、、 N
+埋込層12をそれぞれ形成した後、濃度5 X 1.
014cm−3のN型エピタキシャル成長膜2を膜厚1
0μmに成長させ、N−cHMOSトランジスタ10を
形成する領域にボロン(B)を5.OX 1012cm
−2の濃度にイオン注入してP型ウェル領域3を形成し
、また、P−chMO8)ランジスタ20を形成する領
域および縦型PNP)ランジスタ40を形成する領域に
リン(P)を1.OX 1013cm−2の濃度でそれ
ぞれイオン注入し、更に温度1200°Cで数時間熱処
理してジャンクション深さ4μmのN型ウェル領域4お
よび11を同時に形成する。つぎに第2図(b)のよう
に再びP+層5bおよび9bをそれぞれ拡散して絶縁拡
散領域5および絶縁兼コレクタ取出拡散領域9を形成し
た後厚膜絶縁酸化膜13を公知技術を用いて形成する。
の一工程順序図で、まず第1図(a)の如くP型半導体
基板1上にP1埋込層5a、8および9 a 、、 N
+埋込層12をそれぞれ形成した後、濃度5 X 1.
014cm−3のN型エピタキシャル成長膜2を膜厚1
0μmに成長させ、N−cHMOSトランジスタ10を
形成する領域にボロン(B)を5.OX 1012cm
−2の濃度にイオン注入してP型ウェル領域3を形成し
、また、P−chMO8)ランジスタ20を形成する領
域および縦型PNP)ランジスタ40を形成する領域に
リン(P)を1.OX 1013cm−2の濃度でそれ
ぞれイオン注入し、更に温度1200°Cで数時間熱処
理してジャンクション深さ4μmのN型ウェル領域4お
よび11を同時に形成する。つぎに第2図(b)のよう
に再びP+層5bおよび9bをそれぞれ拡散して絶縁拡
散領域5および絶縁兼コレクタ取出拡散領域9を形成し
た後厚膜絶縁酸化膜13を公知技術を用いて形成する。
最後に、第2図(C)に示すように横型NPN)ランジ
スタ30のベース領域と共に縦型PNP)ランジスタ±
立!エミッタ拡散層6をボロン(B)のイオン注入(1
,OX 1014cm−2)と熱処理とによって同時に
形成し、更にNPNトランジスタ1更のエミッタ領域を
形成すれば各素子の形成は完了する。
スタ30のベース領域と共に縦型PNP)ランジスタ±
立!エミッタ拡散層6をボロン(B)のイオン注入(1
,OX 1014cm−2)と熱処理とによって同時に
形成し、更にNPNトランジスタ1更のエミッタ領域を
形成すれば各素子の形成は完了する。
本実施例によれば、Nウェル領域11の形成によりこの
部分のN型エピタキシャルN2の不純物濃度が1桁程度
高くなるので縦型PNP)ランジスタ40のコレクタか
らエミッタへの空乏層の延びはこの部分で完全に押さえ
込むことができる。
部分のN型エピタキシャルN2の不純物濃度が1桁程度
高くなるので縦型PNP)ランジスタ40のコレクタか
らエミッタへの空乏層の延びはこの部分で完全に押さえ
込むことができる。
すなわち、N型エピタキシャル層2の膜厚が従来の1/
3程度にまで薄膜化されているにもかかわらず縦型PN
Pトランジスタ40のエミッタ・コレクタ間のパンチス
ルー耐圧を70V以上に設定することが可能となり、且
つ絶縁拡散領域5の横方の広がりを縮減し得てチップサ
イズを従来の60%以下にまで縮小し得る。
3程度にまで薄膜化されているにもかかわらず縦型PN
Pトランジスタ40のエミッタ・コレクタ間のパンチス
ルー耐圧を70V以上に設定することが可能となり、且
つ絶縁拡散領域5の横方の広がりを縮減し得てチップサ
イズを従来の60%以下にまで縮小し得る。
第3図は本発明の他の実施例を示す高耐圧縦型PNPバ
イポーラ・トランジスタを含むBi−MOS半導体装置
の断面図である。本実施例は高耐圧縦型バイポーラ・ト
ランジスタがコレクタ・フローティングの縦型PNP
トランジスタ50を含む場合を示す。すなわち、P+埋
込層8はN+埋込層12を介しP型半導体基板1とは絶
縁し且つ絶縁兼コレクタ取出拡散領域9と接続するよう
に設けられる。この構造の場合でもコレクタ・フローテ
ィング縦型PNP)ランジスタ50のコレクタ・エミッ
タ間パンチスルー耐圧は横型NPN1ヘランジスタ1止
のコレクタ・エミッタ間耐圧とは無関係に高耐圧に設定
し得る効果がある。以上は高耐圧の縦型トランジスタが
全てPNP構成の場合についてのみ説明したがNPN構
成の場合についても全く同様に実施し得ることも極めて
明らかなことである。
イポーラ・トランジスタを含むBi−MOS半導体装置
の断面図である。本実施例は高耐圧縦型バイポーラ・ト
ランジスタがコレクタ・フローティングの縦型PNP
トランジスタ50を含む場合を示す。すなわち、P+埋
込層8はN+埋込層12を介しP型半導体基板1とは絶
縁し且つ絶縁兼コレクタ取出拡散領域9と接続するよう
に設けられる。この構造の場合でもコレクタ・フローテ
ィング縦型PNP)ランジスタ50のコレクタ・エミッ
タ間パンチスルー耐圧は横型NPN1ヘランジスタ1止
のコレクタ・エミッタ間耐圧とは無関係に高耐圧に設定
し得る効果がある。以上は高耐圧の縦型トランジスタが
全てPNP構成の場合についてのみ説明したがNPN構
成の場合についても全く同様に実施し得ることも極めて
明らかなことである。
以上詳細に説明したように本発明によればC−MOSト
ランジスタ素子のウェル領域を形成するのと同時に縦型
トランジスタ素子のベース領域を形成するエピタキシャ
ル成長層内にウェル領域を形成してこのエピタキシャル
領域の不純物濃度を1桁多く設定することにより、縦型
トランジスタのコレクタからの空乏層の伸びを押さえコ
レクタ・エミッタ間のバンチスルー耐圧を著しく向上せ
しめ得るので、エピタキシャル成長層の膜厚を実用上1
/3程度にまで薄膜化されチップサイズが60%に迄縮
小された微小B1−MOS半導体装置を容易に実現する
ことができる。
ランジスタ素子のウェル領域を形成するのと同時に縦型
トランジスタ素子のベース領域を形成するエピタキシャ
ル成長層内にウェル領域を形成してこのエピタキシャル
領域の不純物濃度を1桁多く設定することにより、縦型
トランジスタのコレクタからの空乏層の伸びを押さえコ
レクタ・エミッタ間のバンチスルー耐圧を著しく向上せ
しめ得るので、エピタキシャル成長層の膜厚を実用上1
/3程度にまで薄膜化されチップサイズが60%に迄縮
小された微小B1−MOS半導体装置を容易に実現する
ことができる。
第1図は本発明の一実施例を示す高耐圧縦型PNPバイ
ポーラ・トランジスタを含むBi−MOS半導体装置の
断面図、第2図(a)〜(C)は本発明半導体装置を製
造する際の一工程順序図、第3図は本発明の他の実施例
を示す高耐圧縦型PNPバイポーラ・トランジスタを含
むBi−M OS半導体装置の断面図、第4図は縦型P
NPトランジスタを含む従来のB i −MOS半導体
装置の断面図である。 1・・・P型半導体基板、2・・・N型エピタキシャル
成長層、3・・・Pウェル領域、4,11・・・Nウェ
ル領域、5・・・絶縁拡散領域、6・・・エミッタ拡散
層、7・・・ベース領域、8・・・P1埋込層、10
・N −ch’MO3)ランジスタ、20−甲P −c
hMost〜ランジスタ、30−・・横型NPN (
バイポーラ)・トランジスタ、40 ・Iti:型PN
P (バイポーラ)・トランジスタ、50−・・コレク
タ・フローティング縦型PNP (バイポーラ)・トラ
ンジスタ、12・・・N+埋込層、13・・・厚膜絶縁
酸化膜。
ポーラ・トランジスタを含むBi−MOS半導体装置の
断面図、第2図(a)〜(C)は本発明半導体装置を製
造する際の一工程順序図、第3図は本発明の他の実施例
を示す高耐圧縦型PNPバイポーラ・トランジスタを含
むBi−M OS半導体装置の断面図、第4図は縦型P
NPトランジスタを含む従来のB i −MOS半導体
装置の断面図である。 1・・・P型半導体基板、2・・・N型エピタキシャル
成長層、3・・・Pウェル領域、4,11・・・Nウェ
ル領域、5・・・絶縁拡散領域、6・・・エミッタ拡散
層、7・・・ベース領域、8・・・P1埋込層、10
・N −ch’MO3)ランジスタ、20−甲P −c
hMost〜ランジスタ、30−・・横型NPN (
バイポーラ)・トランジスタ、40 ・Iti:型PN
P (バイポーラ)・トランジスタ、50−・・コレク
タ・フローティング縦型PNP (バイポーラ)・トラ
ンジスタ、12・・・N+埋込層、13・・・厚膜絶縁
酸化膜。
Claims (1)
- 一導電型の半導体基板と、前記半導体基板上に成長され
る逆導電型のエピタキシャル成長層と、前記エピタキシ
ャル成長層内に混在して形成される縦型バイポーラ・ト
ランジスタ素子およびC−MOSトランジスタ素子とを
含んで成り、前記縦型バイポーラ・トランジスタ素子の
ベース領域を形成する前記エピタキシャル成長層のエミ
ッタ拡散層直下の領域には前記C−MOSトランジスタ
素子のウェル領域と同時拡散される前記エピタキシャル
成長層と同じ逆導電型のウェル領域が形成されることを
特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8596487A JPS63250167A (ja) | 1987-04-07 | 1987-04-07 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8596487A JPS63250167A (ja) | 1987-04-07 | 1987-04-07 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63250167A true JPS63250167A (ja) | 1988-10-18 |
Family
ID=13873420
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8596487A Pending JPS63250167A (ja) | 1987-04-07 | 1987-04-07 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63250167A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02139961A (ja) * | 1988-11-21 | 1990-05-29 | Olympus Optical Co Ltd | バイポーラ・cmos半導体装置における横型pnpトランジスタの製造方法 |
JPH03129874A (ja) * | 1989-10-16 | 1991-06-03 | Nec Yamagata Ltd | Bi―CMOS集積回路 |
-
1987
- 1987-04-07 JP JP8596487A patent/JPS63250167A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02139961A (ja) * | 1988-11-21 | 1990-05-29 | Olympus Optical Co Ltd | バイポーラ・cmos半導体装置における横型pnpトランジスタの製造方法 |
JPH03129874A (ja) * | 1989-10-16 | 1991-06-03 | Nec Yamagata Ltd | Bi―CMOS集積回路 |
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