DE69530894T2 - Verfahren zum Herstellen einer Mehrzahl von Transistoren in einem Substrat - Google Patents

Verfahren zum Herstellen einer Mehrzahl von Transistoren in einem Substrat Download PDF

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Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Diese Erfindung betrifft ein Verfahren zur Ausbildung einer Vielzahl von Transistoren in einem Substrat. Eine Hochspannungsladungspumpschaltung, die Transistoren umfasst, die wiederum durch ein Niederspannungs-CMOS-Halbleiterherstellungsverfahren ausgebildet werden, wird diskutiert, ist jedoch nicht Teil der beanspruchten Erfindung.
  • BESCHREIBUNG DES STANDS DER TECHNIK
  • Auf dem Gebiet der Integrierten Schaltungen ist es allgemein bekannt, Feldeffekttransistoren herzustellen, die bei Hochspannung betreibbar sind. Andere Feldeffekttransistoren, die nur bei niedriger Spannung betreibbar sind, haben den Vorteil von höherer Kapazität und Stromführungsfähigkeit pro Einheitsbereich. Typischerweise sind solche Niederspannungstransistoren auch zu ihrem Vorteil beträchtlich kleiner bezüglich des Oberflächenbereichs (haben eine höhere Dichte) und umfassen auch flachere Diffundierungen als es die Hochspannungstransistoren tun; sie sind demgemäß einfacher und billiger herzustellen. Die meisten digitalen Logikhalbleiterschaltungen verwenden solche Niederspannungsfeldeffekttransistoren (d. h. 2 bis 5 Volt Source-zu-Gate-Potential). Im Gegensatz dazu brauchen Hochspannungsfeldeffekttransistoren typischerweise ein dickeres Gateoxid, tiefere Diffundierungen und einen größeren Oberflächenbereich, um den höheren Spannungen standzuhalten (die typischerweise ein 5 Volt Source-zu-Gate-Potential überschreiten). Die Verfahren zur Herstellung von Nieder- bzw.
  • Hochspannungsfeldeffekttransistoren unterscheiden sich daher beträchtlich, und vom Stand der Technik her können derartige Hoch- und Niederspannungstransistoren nicht unter Verwendung der gleichen Abfolge von Verfahrensschritten hergestellt werden.
  • Dies wird zu einer wesentlichen Begrenzung, wenn jemand sowohl eine Hochspannungsschaltung als auch eine Niederspannungsschaltung in einer einzigen integrierten Schaltung vereinigen möchte. In diesem Fall, ist es bekannt, eine Hochspannungs-/Niederspannungs-Schnittstelle vorzusehen wie beschrieben in der Veröffentlichung "5 V-to-75 V CMOS Output Interface Circuits", Declercq er al., 1993 IEEE International Solid State Circuits Conference, p. 162-163. Diese Veröffentlichung beschreibt die Kombination günstiger Niederspannungs-Standard-CMOS-Logik mit einem Hochspannungs-CMOS-Ausgangspuffer auf dem gleichen Chip, wobei eine standardisierte, unmodifizierte Niederspannungs-CMOS-Verfahrenstechnolgie verwendet wird und Pegelverschiebungstechniken verwendet werden, um den Beschränkungen bei den Gate-Steuersignalspannungen zu begegnen. Demgemäß liegt der Gate-zu-Source-Spannungshub der Ausgangselemente (die die Hochspannungstransistoren sind) innerhalb der sicher betreibbaren Begrenzungen der Niederspannungstransistoren.
  • Dennoch fand man heraus, dass diese Lösung einige Nachteile hat. Einer davon ist, dass die N Kanal-Transistoren, die typischerweise in einer P Wanne im Halbleitersubstrat ausgebildet werden, vom Substrat nicht wirksam elektrisch isoliert sind. Außerdem gibt es, problematischerweise für Hochspannungs-P Kanal-Transistoren, einen Durchgriff zum Substrat. Das liegt daran, dass gemäß der Niederspannungsherstellungstechnik die N Wanne relativ flach unter dem P-Felddrainbereich liegt. Dies begrenzt die Spannung, der der P Kanal-Transistor standhalten kann (d. h. bis unter 30 V).
  • Deswegen liegt ein Bedarf vor, um standardisierte Niederspannungs-CMOS-Logiktransistoren hoher Dichte und mit CMOS-Transistoren, die bei Hochspannung betreibben sind, auf dem gleichen Chip zu vereinigen, und die unter Verwendung einer Niederspannungs-CMOS-Technologie hergestellt werden, ohne die Nachteile der Technik wie in der oben genannten Veröffentlichung.
  • Der Stand der Technik wird durch die Druckschrift US-A-4825275 repräsentiert, die eine bi-polare CMOS-Schaltung mit einer vergrabenen Schicht offenbart, die die Unterseite eines tiefen Diffundierungsisolationsrings ausbildet.
  • Gemäß der Erfindung ist ein Verfahren zur Ausbildung einer Vielzahl von Transistoren in einem Substrat vorgesehen, wobei die Transistoren in einem Bereich von Spannungen relativ zueinander betreibbar sind, und wobei das Verfahren folgende Schritte aufweist:
    Vorsehen eines Substrates, das eine Hauptoberfläche aufweist und das dotiert ist, so dass es einen ersten Leitfähigkeitstyp aufweist;
    Ausbilden einer Vielzahl von Isolationsbereichen im Substrat, wobei jeder Isolationsbereich so dotiert ist, dass er einen zweiten Leitfähigkeitstyp aufweist;
    Ausbilden einer Epitaxialschicht mit Bereichen, die über den Isolationsbereichen liegen, und die dotiert ist, so dass sie Wannen eines ersten und eines zweiten Leitfähigkeitstyps aufweist;
    Ausbilden einer Vielzahl von räumlich auseinander liegenden Source- und Drainbereichen in den Wannen, wobei sich jeder bis zur Oberfläche der Epitaxialschicht erstreckt; und
    Ausbilden einer Vielzahl von Gateelektroden, die über der Oberfläche der Epitaxialschicht liegen, wobei jede Gateelektrode zwischen einem der Source- und Drainbereiche liegt;
    wobei ein erster der Transistoren von dem zweiten der Transistoren und vom Substrat durch die Isolationsbereiche elektrisch isoliert ist, und in welchem vor dem Ausbilden der Wannen eine Vielzahl von Trennbereichen über den Isolationsbereichen ausgebildet werden, wobei die Trennbereiche vom ersten und zweiten Leitfähigkeitstyp ausgebildet werden, so dass sie unter den Wannen desselben Leitfähigkeitstyps liegen.
  • Verschiedenen Merkmale, die in dieser Anmeldung offenbart sind, bilden den in der Teilanmeldung Nr.: 99100290.8 beanspruchten Gegenstand.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Gemäß einem Ausführungsbeispiel, das nicht Teil der beanspruchten Erfindung ist, wird eine vergrabene, N Typ dotierte, elektrische Isolationsschicht in einem integrierten Schaltungssubstrat ausgebildet, wobei sie sowohl unter den Transistoren niedriger Spannung vom Typ P Kanal als auch N Kanal liegen. Diese Isolationsschicht bildet auf dem Substrat isolierte Bereiche mit beliebigen Spannungen, und ermöglicht dadurch, einige Transistoren, die sonst eine Niederspannungsstrukur aufweisen, bei Hochspannung im Verhältnis zu einer Spannungsstärke des Sourcebereichs oder der Transistorwanne oder dem Substrat zu betreiben. (Damit soll verstanden werden, dass im Gegensatz dazu der Gate-zu-Source-Spannungswert verfahrensbezogen ist.) Diese Transistoren erlauben eine Herstellung auf einer einzigen integrierten Schaltung einer Ladungspumpe, die eine hohe Ausgangsspannung hat und sonst in einem so genannten Niederspannungs-CMOS-Typ-Verfahren hergestellt wird. Demgemäß ist dieses Verfahren mit Niederspannungs-Logik-Typ-CMOS-Transistoren kompatibel, die auf demselben Chip und in derselben Abfolge von Verfahrensschritten ausgebildet sind. Mit anderen Worten werden gemäß der Erfindung isolierte Spannung/Erdung P-Kanal und N-Kanal-Transistoren-Paare hergestellt, die bei jedem Spannungswert im Verhältnis zu einem herkömmlichen Substrat betreibbar sind.
  • Die Anordnung einer solchen Hochspannungsladungspumpe mit Digitallogik, die bei Niederspannung betreibbar ist, auf einem einzigen Chip ermöglicht die Anordnung einer UART-(universal asynchronous receiver/transmitter)Schaltung mit einer Hochspannungs-RS-232-Treiber-Schaltung auf einem einzigen Chip. Dies kann auch die externen Kondensatoren, die normalerweise für eine solche Hochspannungs-RS-232-Treiber-Schaltung erforderlich sind, beseitigen, und chipinterne Kondensatoren ersetzen aufgrund der hohen Betriebsfrequenz der Schaltung und der dünnen (hoher Durchschlag) Gateoxide, die vorteilhafterweise Nebenprodukte des Basis-CMOS-Niederspannungs-Herstellungsverfahrens sind.
  • Diese Anordnung einer Niederspannungs-UART-Schaltung und einer Hochspannungs-RS-232-Treiber-Schaltung auf einem integrierten Schaltungschip ist beispeilhaft bzgl. der Vereinigung von einem Niederspannungs-CMOS-Logik-Schaltkreis mit Hochspannungs-Eingangs/Ausgangs-Elementen auf einem einzigen Chip, wobei im Wesentlichen ein Niederspannungsherstellungsverfahren angewendet wird. Demgemäß kann man vorteilhafterweise ein Micro(Microstruktur, d. h. unter 1 μm)-CMOS-Herstellungswerfahren nehmen und es an eine Hochspannungsschaltung anpassen. Die universelle Anwendung erfolgt dort, wo CMOS-Logik (Niederspannung) hoher Dichte an eine Hochspannungsschaltung grenzt. Eine typische Anwendung ist die Kraftfahrzeugelektronik, wo eine 12 Volt Schaltung häufig für die Datensignal- und Stromübertragung benutzt wird.
  • Die Verwendung der vergrabenen Isolationsschicht, die sich sowohl unter den N Kanal-Transistoren als auch unter den P Kanal-Transistoren innerhalb der Hochspannungs"Inseln" befinden, sieht eine beträchtlich höhere Betriebsspannung vor als bei den herkömmlichen Niederspannungs-CMOS-Verfahren.
  • Auch gemäß eines Ausführungsbeispiels, das nicht Teil der beanspruchten Erfindung darstellt, gibt es einen hintereinandergeschalteten Satz von individuellen Ladungspumpstufen in der Ladungspumpe, und jede Stufe umfasst die Transistoren, die – wie oben beschrieben – bei Hochspannung betreibbar sind. Dies erzeugt mittels einer einzigen Niederspannungsquelle einen wachsenden Satz von Ausgangsspannungen mit einem Bereich, der beträchtlich größer ist als der der Eingangsspannung unter Verwendung eines Schaltnetzwerks. Bei einer Eingangsspannung von 3 Volt ist es beispielsweise möglich, mit 5 Ladungspumpstufen einen +9 Volt/–9 Volt Bereich vorzusehen. Jede Ladungspumpstufe hat ihre eigenen Schaltungen, die durch die Isolationsschicht im Halbleitersubstrat völlig isoliert sind.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 zeigt eine Schaltung nach dem Stand der Technik, die einen UART-Chip und einen RS-232-Treiber-Chip umfasst.
  • 2 zeigt einen Teil eines Halbleitersubstrates, das eine N-Isolationsschicht unter MOS-Transistoren einschließt, wobei dieses Ausführungsbeispiel nicht Teil der beanspruchten Erfindung ist.
  • 3 zeigt die Verwendung der Transistoren aus 4a und 4b.
  • 4a zeigt einen N Kanal-Hochspannungs-Transistor mit der N Isolationsschicht.
  • 4b zeigt einen P Kanal-Hochspannungs-Transistor mit der N Isolationsschicht.
  • 5a zeigt eine Ladungspumpzelle
  • 5b zeigt einen Zeitablauf für die Zelle aus 5a.
  • 6 zeigt eine kaskadierte Ladungspumpe.
  • 7 zeigt einen Hochspannungstreiber und eine Potentialverschiebungsschaltung.
  • 8 zeigt eine Kondensatorstruktur.
  • 9 zeigt einen Querschnitt einer Halbleiterstruktur gemäß der vorliegenden Erfindung.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • 1 zeigt eine Stand-der-Technik-Schaltung, die (1) einen UART-Chip 10 (z. B. National Semiconductor, Teilenummer PC16550), welcher wie dargestellt typischerweise bei +5 Volt CMOS/TTL-Spannungspegeln betreibbar ist, verbunden mit (2) einem RS-232-Treiber/Empfänger-Chip 14 (z. B. National Semiconductor, Teilenummer DS14C335), welcher intern bei Hochspannung betreibbar ist, kombiniert. Die Signalleitungen zwischen dem UART 10 und dem RS-232-Treiber 14 sind dargestellt, wie üblich gekennzeichnet mit TXD, RXD, usw. Außerdem umfasst diese Schaltung einen gängigen Leistungsmanagement-Controllerchip 16 (z. B. National Semiconductor, Teilenummer COP8888). Die Funktionalität und die Struktur jedes dieser Teile sind im Fachgebiet bekannt. Bei diesem Stand der Technik befinden sich der UART 10 und der RS-232-Treiber 14 notwendigerweise auf getrennten Chips. Obwohl der RS-232-Treiber 14 so dargestellt ist, dass er bei +3,3 Volt betreibbar ist, so braucht er tatsächlich eine typische innere Spannungsversorgung von +9 Volt bis –9 Volt, um die Signale zum RS-232-Verbinder 18 zu treiben, welcher – wie dargestellt – an ein RS-232-Kabel und typischerweise an eine digitale Kommunikationsausrüstung (DCE) anknüpft, beispielsweise für den Gebrauch in einem Computer-Netzwerk.
  • Die Treiberschaltungsanordnung im RS-232-Treiber 14 sieht eine Umsetzung der TTL/CMOS-Spannungspegel auf die Ausgangsspannungspegel von 3,3 Volt des RS-232-Treibers vor. Der Empfängerabschnitt des Chips 14 erlaubt Standard-RS-232-Eingangsspannungspegel und setzt sie wieder um in TTL/CMOS-kompatible Ausgangsspannungspegel zur Eingabe in einen UART-Chip 10.
  • Die Schaltungsanordnung von diesen beiden Chips 10, 14 und zusätzlich einiger externer Komponenten (Kondensatoren) ist auf einem einzigen Chip vereinigt, was sowohl Platz als auch Leistung spart und diesen einzigen Chip ideal für den Gebrauch bei tragbaren Anwendungen, wie z. B. Notebooks, macht. Das Verfahren und der Aufbau, durch die diese exemplarische Vereinigung von bei hoher und niedriger Spannung betreibbaren Transistoren auf einem einzigen Chip ausgebildet ist, werden im Folgenden offenbart. Diese Kombination wird unter Verwendung einer N dotierten vergrabenden Isolationsschicht erreicht, die im Chip-Substrat ausgebildet wird. Eine derartige Isolationsschicht ist für die Anwendung bei einer CMOS-Schaltungsanordnung mit niedriger Spannung bekannt. Beispielsweise aus "Characteristics of a New Isolated P-Well Structure Using Thin Epitaxy Over the Buried Layer and Trench Isolation", Okazi et al., IEEE Transactions on Electron Devices, Vol. 39, No. 12, December 1992, pp. 2758-2764. Diese Veröffentlichung beschreibt die Verwendung einer N+ vergrabenen Schicht, an deren Oberseite eine N Typ Epitaxialschicht aufwächst, in der die aktiven Abschnitte der Transistoren ausgebildet sind. Beim Stand der Technik isolieren derartige Isolationsschichten typischerweise P Wannen, um Kreuzkopplung zu vermindern, um eine universelle Isolation der P Wannen bei einem CMOS-Herstellungsverfahren einer N Wanne vorzusehen. Man glaubt, dass beim Stand der Technik eine derartige Isolationsschicht nicht im Zusammenhang der Herstellung von Transistoren verwendet wurde, die bei beliebigen Spannungspegeln betreibbar sind. Das heißt, dass sich die herkömmliche Anwendung auf Logik-Typ-CMOS-Transistoren bezieht, die typischerweise bei einem Unterschied von 3 Volt oder weniger zwischen dem Drain und der Source oder der Wanne und dem Substrat des Transistors betreibbar sind, wo aber eine Isolation von einem Hochspannungsabschnitt des Chips nicht enthalten war.
  • 2 zeigt die vergrabene N Isolationsschicht unterhalb der MOS-P Kanal- und N Kanal-Transistor-Paare, um völlig isolierte Schaltungen zu schaffen. Diese Isolation wird für die RS-232-Treiber/UART-Schnittstelle verwendet. Wie oben beschrieben, erfordert der RS-232-Treiber, dass –9 Volt auf dem Chip auf +9 Volt geschalten werden, was bedeutet, dass das P-Substrat an ein negatives 9 Volt Potential angelegt ist. Eine unannehmbare Sperrspannung würde ohne diese N-Isolation bei den UART-N Kanal-Transistoren auftreten, was zu einer hohen Schwellenspannung und Leistungsminderung führen würde. Wie unten detailliert beschrieben, werden auch mehrere Vcc/Vss (Leistung/Masse) Spannungspegel verwendet, um den Versorgungsbereich von +9 Volt/–9 Volt in nominelle 3 Volt Inkremente aufzuteilen, so dass ein optimierter CMOS-Herstellungsprozess für 3,3 Volt Transistoren im Ladungspumpschaltkreis angewendet werden kann.
  • Wie in 2 dargestellt, liefert die N Isolationsschicht 32a, 32b, die eine vergrabene Schicht ist und auf einem P– dotierten Substrat 30 ausgebildet ist, eine isolierte Leistungsversorgung und Masse für die verschiedenen Inseln (Gruppen) von Transistoren, dargestellt für einen Abschnitt des UART. Das Substrat 30 ist – wie dargestellt – auf –9 Volt vorgespannt. Der erste Abschnitt 32a der N-Isolationsschicht isoliert zwei Transistoren, die dem UART zugeordnet sind, einer ausgebildet in einer N dotierten Wanne (Wanne) 34a und der zweite ausgebildet in einer P dotierten Wanne 36a. Der erste Transistor in der N Wanne 34a umfasst einen P+ dotierten Sourcebereich 40a, einen P+ dotierten Drainbereich 42a und eine leitende Gateelektrode 52a. Die entsprechenden Kontakte sind mit S, D, und G bezeichnet. Des Weiteren ist ein herkömmlicher N Wannenkontaktbereich 38a dargestellt, der N+ dotiert ist und an eine Niederspannung Vdd gekoppelt ist, z. B. 3,3 Volt (nominell 3 Volt).
  • Ein zweiter Transistor, der mit umgekehrten Leitfähigkeitstypen in der P Wanne 36a ausgebildet ist, umfasst einen N+ dotierten Drainbereich 44a, einen N+ dotierten Sourcebereich 46a, eine Gateelektrode 54a, einen P+ dotierten Sourcebereich 46a und einen P+ dotierten P Wannenkontaktbereich 48a, der an Vss gekoppelt ist, die geerdet ist (0 Volt). Strukturen 60a, ... , 60i sind herkömmliche Feldoxidbereiche; die herkömmliche Gateoxidschicht ist der Einfachheit halber nicht erläutert.
  • Auf der rechten Seite ist eine identische Anzahl von Transistoren für den RS-232-Treiber mit entsprechenden Bezugszeichen dargestellt, die jedoch mit dem Suffix "b" versehen sind. Auf der rechten Seite, über der N Isolationsschicht 32b, ist der N Wannenkontaktbereich 38b mit der RS-232-Treiberspannung Vdd (+9 Volt) verbunden und der P Wannenkontaktbereich 48b ist mit der RS-232-Treiberspannung Vss (+6 Volt) verbunden. Wie oben beschrieben, stellt demgemäß die linke Seite die bei niedriger Spannung betreibbaren Transistoren dar und die rechte Seite stellt die bei hoher Spannung betreibbaren Transistoren dar. Dieser Isolationseffekt wird durch die N Isolationsschichten 32a, 32b erzielt.
  • Die 4a und 4b erläutern isolierte Hochspannungstransistoren, die sich geringfügig von denen der 2 unterscheiden. Eine Anwendung der Transistoren in den 4a und 4b ist in 3 dargestellt. Ein Eingangssignal von 0 bis 30 Volt ist am Eingangsknotenpunkt 56 zum Source-Anschluss des Transistors 58 angelegt, dessen Gate-Anschluss mit einer Versorgungsspannung VCC von 5 Volt verbunden ist. Knotenpunkt A lädt zu VCC-VTN auf (wobei VTN die Transistorschwellenspannung ist). VCC – VTN = 5 V – 0,7 V = 4,3 V beim Knotenpunkt A für die isolierten Transistoren aus 4a und 4b. Im Gegensatz dazu ist der Wert für den Stand der Technik eines nicht-isolierten Transistors am Knotenpunkt A VCC – VTN = 5 V–2 V = 3 V. Demgemäß, ist das 4,3 Volt Signal ein besserer Binärwert "1" ("high") als die 3 Volt des Stands der Technik. Das 4,3 Volt Signal in diesem Beispiel ist ein Eingangssignal zur Schmitt-Triggerschaltung 59.
  • 4a stellt dar, wie die oben beschriebene vergrabene N Isolationsschicht und ein Niederspannungs-CMOS-Verfahren-N Wannentransistor verbunden sind, um einen völlig isolierten N Kanal-Transistor zu schaffen, der bei beliebiger (z. B. hoher) Spannung im Verhältnis zum Substrat betreibbar ist, und hier der Bequemlichkeit halber als "Hochspannungstransistor" bezeichnet wird. Die Transistoren der 4a und 4b erläutern daher eine andere Verwendung der N Isolationsschicht, um Transistoren zu schaffen, die bei derartigen beliebigen Spannungen relativ zum Substrat betreibbar sind. Diese Struktur wie in 4a umfasst ein Substrat 60, das P+ dotiert ist und bei Betrieb auf eine Vorspannung von –9 Volt vorgespannt ist. Das darüber liegende P+ Substrat 60 ist eine P-Epitaxialschicht 61. Im zentralen Abschnitt der P-Epitaxialschicht 61 wird die N dotierte, vergrabene Isolationsschicht („N-ISO") 62a ausgebildet. Über der Schicht 62a liegt eine P– dotierte Wanne 64, die seitlich von N– dotierten Wannen 66a, 66b isoliert ist. Ausgebildet am oberen Abschnitt der Epitaxialschicht 61 ist ein P+ dotierter Grundbereich 68, ein N+ dotierter Sourcebereich 70 und ein N+ dotierter Drainbereich 72. Über der Hauptoberfläche der Struktur liegt eine herkömmlich dotierte Polysilizium-Gateelektrode 74, die durch eine herkömmliche, (Niedrigspannung) relativ dünne Gateoxidschicht (nicht dargestellt) isoliert ist. Auch ist in der N-Wanne 66a ein herkömmlicher N-Wannen, N+ dotierter Kontaktbereich 76 ausgebildet. Feldoxidbereiche 80a, 80c, 80d und 80e sind auch dargestellt.
  • Der entsprechende P Kanal-Hochspannungstransistor, der in 4b dargestellt ist (auch auf dem Substrat 60 ausgebildet und die gleiche Anzahl von Prozessschritten verwendend wie der Transistor in 4a), umfasst die N-Isolationsschicht 62b, die in Verbindung mit einem P Wannentransistor verwendet wird. Dieser Transistor löst ein Problem des herkömmlichen P Wannentransistors, nämlich der problematischen, geringen Durchbruchspannung zwischen dem P+ dotierten Drainbereich 88 und der P– dotierten Epitaxialschicht 61. Auch N– dotierte Wannen 84a, 84b, ein P+ dotierter Sourcebereich 86, eine P– dotierte Wanne 90, eine Gateelektrode 92, N– Wannenkontaktbereiche 96a, 94b und Feldoxidregionen 80f, 80g, 80h, 80i und 80j sind dargestellt.
  • 5a stellt eine Schaltungszelle (Stufe) für eine Ladungspumpe dar, die die für die RS-232-Treiberschaltung erforderlichen Spannungspegel erreicht, wie oben beschrieben. Diese Schaltung ähnelt der Kaskadenladungspumpe, die in der National Semiconductor RS-232-Treiberschaltung (Teilenummer DS14C335) enthalten ist, darin, dass ursprünglich die Bodenplatte des Pumpkondensators 100 auf 3,3 Volt aufgeladen wird, während die oberste Platte bei 0 Volt liegt. Dann wird die oberste Platte getrennt und die unterste Platte (in Richtung des unteren Teils der Zeichnung) wird mit zusätzlichem 3,3 Volt aufgeladen, was zu einem Spannungswert von 6,6 Volt zwischen der obersten und der untersten Platte führt. Die Transistoren 104 und 106 sind N Kanaltransistoren, und die Transistoren 102 und 108 sind P Kanaltransistoren. Die Transistoren 102, 104, 106, 108 funktionieren als Schalter, die jeweils durch Taktsignale ∅1A, ∅1B, ∅2A, ∅2B betrieben werden, um die obersten und untersten Platten des Kondensators 100 zu verbinden/zu trennen. Die Größe (Länge mal Weite) der Gateelektrode eines jeden Transistors ist durch die Ziffern neben jedem Transistorsymbol dazugestellt (in μm).
  • Parasitäre Schottky-Dioden 110a, 110b, 112a, 112b werden für die Pumpstufenanlaufperiode verwendet, da die Taktsignale ∅1A, ∅1B, ∅2A, ∅2B, die zum Pumpen der Pumpstufe auf den nächst höheren Spannungspegel betrieben werden (und die zwischen 6 Volt und 3 Volt und zwischen 3 Volt und 0 Volt variierende Pulse sind), nicht verfügbar sind bis der Pumpkondensator 100 aufgeladen ist. Demgemäß werden die Transistoren 104 und 108 während der Anlaufperiode nicht als Schalter betrieben. Während der Anlaufperiode überbrückt die Wirkungsweise der Schottky-Dioden die Schaltaktionen der entsprechenden Transistoren 104 und 108. Ganz ähnlich überbrücken die Dioden 110b, 112b die entsprechenden Transistoren 102, 106. Die Funktion der Ladungspumpe ist, dass die Versorgungsspannungen V+ (bei 3,3 Volt) und V– (bei 0 Volt) zu einer Ausgangsspannung V++ von 6,6 Volt führen. Die Taktsignale ∅1A, ∅1B, ∅2A, ∅2B werden durch einen z. B. chipinternen Oszillator vorgesehen (hier nicht dargestellt und unten detailliert beschrieben), der beispielsweise bei einer Frequenz von etwa 50 MHz und einem Auslastungsverhältnis von 50% betreibbar ist.
  • Demgemäß ist die Ladungspumpstufe der 5a vorteilhafterweise im Endeffekt eine in sich geschlossene (isolierte) Einheit, die innerhalb ihres eigenen, speziellen, nominellen 3-Volt-Pump-Inkrements arbeitet. Die Transistoren 102, 104, 106 und 108, die Niederspannungstypen sind, werden vorteilhafterweise hergestellt, indem ein Feinleitungsverfahren, d. h. 0,5 Mikrometer (μm), verwendet wird, wodurch sie folglich verhältnismäßig klein in ihrer Größe und daher sparsamer beim Chipoberflächenbereich sind. Dies steht im Gegensatz zum Stand der Technik bei Hochspannungsladungspumptransistoren im RS-232-Treiberchip in 1, die typischerweise die Größe 10.000 μm mal 4 μm haben.
  • Die Ladungspumpzelle in 5 arbeitet in zwei Phasen, wobei die Taktsignale ∅1A, ∅1B, von 3 Volt bis 6 Volt und die Taktsignale ∅2A, ∅2B von 0 Volt bis 3 Volt arbeiten. In der ersten Phase sind die Taktsignale ∅1A, ∅1B, ∅2A, ∅2B hoch, so dass der Transistor 104 eingeschaltet ist, was bedeutet, dass die obere Platte des Transistors 100 mit dem Knotenpunkt V+ (3,3 Volt) verbunden ist. Da die Tέktsignale ∅2A, ∅2B auch hoch sind, verbindet dies die untere Platte des Kondensators 100 mit dem Knotenpunkt V– (0 Volt).
  • In der zweiten Phase sind die Taktsignale ∅1A, ∅1B, ∅2A, ∅2B niedrig. Demgemäß ist der Transistor 102 in der zweiten Phase eingeschaltet, was die obere Platte des Kondensators 100 mit dem Knotenpunkt V++ verbindet und auf ähnliche Weise ist bei niedrigen Taktsignalen ∅2A, ∅2B die untere Platte des Kondensators 100 mit dem Knotenpunkt V+ verbunden. Die Zeitablauf-Verhältnisse zwischen den Taktsignalen ∅1A und ∅1B sowie zwischen ∅2A und ∅2B sind in 5b erläutert, wobei die horizontale Achse die Zeit und die vertikale Achse die Signalamplitude darstellt.
  • In der Ladungspumpzelle der 5a ist der Wert des Kondensators 100 so festgelegt, dass die Kapazität gleich dem Strom geteilt durch die zeitliche Veränderung der Spannung ist. In diesem Beispiel ist der Strom (eine Funktion der Taktgeschwindigkeit und dem Wert des Kondensators 100) ein nutzbarer Pegel von 10 Milliampere, und die Spannungsänderung beträgt 0,2 Volt pro 20 Nanosekunden (entsprechend 50 MHz Taktfrequenz). Demgemäß beträgt die Kapazität 1.000 pF. Um die Größe einer Halbleiter-Kapazitätsstruktur mit dieser Kapazität festzulegen, benötigt man bei einer gegebenen Kapazität des Gateoxids von 3,1 pF pro μm2 3 × 105 μm2 (465 square mils), um die erforderlichen 1000 pF zu liefern.
  • 6 stellt ein Ausführungsbeispiel einer kaskadierten Ladungspumpe dar, die – in diesem Fall – fünf Ladungspumpstufen 140, ..., 148 verwendet. Jede Ladungspumpstufe hat die drei Ausgangsanschlüsse wie in 5a, auch wieder mit V–, V+ und V++ gekennzeichnet. In diesem Beispiel liefert jede Phase ein nominales 3-Volt-Ladungspumpinkrement (tatsächlich so zu verstehen wie in 5a, dass es das 3,3 Volt-Inkrement ist, das durch die CMOS-Transistoren des in 2 dargestellten Typ vorgesehen wird). Natürlich hängt die Anzahl der Stufen von der zu erzielenden Ausgangsspannung ab und Ladungspumpstufen können ohne weiteres bis hin zur Durchbruchsspannung der Isolationsbereiche (d.h. +/–20 V im Verhältnis zum Substrat) hinzugefügt werden. Demgemäß liegt der Ausgangsspannungsbereich in 6 nominell zwischen –9 Volt am Knotenpunkt 150 (auch als Knotenpunkt "Y" bezeichnet) und +9 Volt am Knotenpunkt 162 (mach als Knotenpunkt "X" bezeichnet), mit den dazwischen liegenden nominellen Spannungen von –6 Volt, –3 Volt, 0 Volt, +3 Volt bzw. +6 Volt entsprechend der Reihe nach an den Knotenpunkten 152, 154, 156, 158 und 160. In diesem Fall ist es erwünscht, andere Ausgangsspannungen als das Maximum oder Minimum zu vorzusehen. Demgemäß wird ein Schaltnetzwerk geliefert – hier als Satz von Logikselektorelementen (jedes mit einer Schaltfunktion) 170, 172, 174, 176, 178 und 180 dargestellt –, um zwischen jedem Spannungspaar zu schalten, d. h. das Logikelement 180 schaltet zwischen einer nominellen Ausgangsspannung von 9 Volt am Knotenpunkt 162 und nominellen 6 Volt am Knotenpunkt 160.
  • Wie (der Einfachheit halber nur teilweise) dargestellt, wird das Ausgangssignal des Logikelements 180 als das ∅1 (tatsächlich ∅1A und ∅1B) Taktsignal rückgekoppelt, um die Pumpstufe 148 anzusteuern, während das Ausgangssignal des Logikelements 178 als das ∅2 (tatsächlich ∅2A und ∅2B) Taktsignal rückgekoppelt wird, um ebenso die Pumpstufe 148 anzusteuern. Demgemäß umfasst jedes Logikelement 170, ..., 180 geeignete interne Logik, wie z. B. einen Satz von Ringoszillatoren und zugeordnete Flipflops, um die nicht überlappten Taktsignale ∅1A, ∅1B, ∅2A, ∅2B aus 5b vorzusehen. (Die restlichen rückgekoppelten Taktsignale sind der Einfachheit halber in 6 ausgelassen.)
  • Demgemäß liefert die Schaltung der 6 eine Versorgung von nominellen +9 Volt bis –9 Volt, (in diesem Fall) in nominelle 3 Volt-Inkremente aufgeteilt. Jede dieser oben beschriebenen und durch nominelle 3 Volt-Inkremente getrennten Versorgungs/Erdspannungskombinationen der Transistoren hat seine eigenen Schaltungen, die durch die Isolationsschicht der 2 völlig isoliert sind.
  • 7 ist ein Beispiel für einen kombinierten Hochspannungsausgangs- und Pegelverschiebeschaltkreis, der Spannungen verwendet, die vom Ladungspumpschaltkreis bereitgestellt werden, und der die Hochspannungstransistoren verwendet. Ein Signal, das ausgegeben werden soll, wird dem herkömmlichen Puffer 213 zugeführt, dessen Ausgang mit dem Gate jedes Hochspannungs-N-Kanal-Transistors 214a und P-Kanal-Transistors 215a verbunden ist und die beide des in 2 erläuterten Typs sind. Transistoren 214a, 214b zusammen mit Widerständen R1, R2, R3, R4 sind die Pegelverschiebungseinheit. Zusätzlich liefern Hochspannungs-P-Kanal-Transistoren 215b und N-Kanal-Transistoren 214b, die vom selben Typ sind wie in 2 dargestellt, das Hochspannungsausgangssignal an Knotenpunkt 216. Der Hochspannungsknotenpunkt X (V+) entspricht dem Knotenpunkt X (Bezugszeichen 162) in 6; der Niederspannungsknotenpunkt Y (V–) entspricht Knotenpunkt Y (Bezugszeichen 150) in 6.
  • Eine Polysilizium/N– dotierte Bereichsstruktur für den Kondensator 100 der 5a ist in 8 im Querschnitt dargestellt. In einer P– dotierten Epitaxialschicht 61 auf dem Substrat 60 ist eine N– dotierte Wanne 220 ausgebildet, über der (mit einer dazwischen liegenden hier nicht dargestellten Gateoxidschicht,) eine dotierte Polysiliziumleitungselektrode 224 ausgebildet ist,, an die eine Leitung des Kondensators angeschlossen ist, wobei die zweite Leitung mit dem N+ dotierten Bereich 226 verbunden ist.
  • Es sollte ersichtlich sein, dass in der Ladungspumpe von 5a der Kondensator 100 (die Halbleiterstruktur ist in 8 erläutert) auf dem gleichen Substrat 60 wie der Rest der Schaltungselemente ausgebildet ist (d. h., Kondensator 100 ist ein chipintegrierter Kondensator). Dies steht im Gegensatz zum Stand der Technik, wo typischerweise externe (außerhalb des Chips befindliche) Kondensatoren für solch eine Ladungspumpe gebraucht werden, um die notwendige Kapazität zu liefern. Dennoch ist es hier möglich, einen integrierten Schaltungs-(chipinternen)-Kondensator zu verwenden, weil die Schaltung aufgrund ihrer relativ kleinen CMOS-Strukturgröße bei sehr hohen Frequenzen betreibbar ist, und auch weil das dünne Gateoxid, das typisch für die Niederspannungstransistoren ist, eine dünne dielektrische Schicht (und somit eine hohe Dielektrizitätskonstante aufweist) im Kondensator erlaubt. Wenn man demgemäß z. B. eine 100 Å (10 Å = 1 nm) dicke Gateoxidschicht als Isolierungsschicht im Kondensaaor verwendet und den Kondensator bei 50 MHz betreibt, dann steigt die verfügbare Kapazität beträchtlich gegenüber der eines herkömmlichen schaltungs-integrierten Kondensators.
  • Ein Verfahren zum Ausbilden der Transistoren der 2, 4a, 4b bzw. des Kondensators von 8 wird im Folgenden beschrieben. Es ist verständlich, dass dies lediglich ein Beispiel eines Verfahrens zum Ausbilden dieser Strukturen ist, und daher zur Erläuterung und nicht zur Beschränkung dient.
  • Die folgenden Schritte 1–37 beschreiben den Verfahrensablauf, um die N Isolationsschicht und die zugeordneten N und P Wannen sowie eine dazwischen liegende Trennschicht auszubilden.
    • 1. Ein herkömmliches Silikonwafersubstrat, das leicht P dotiert ist, ist vorgesehen. Eine 250 Å dicke Pufferoxidschicht wächst auf herkömmliche Weise auf dessen Hauptoberfläche auf.
    • 2. Eine 1150 Å dicke Puffernitridschicht wird auf der Pufferoxidschicht ausgebildet.
    • 3. Eine erste N Isolationsfotoresistschicht wird über der Puffernitridschicht abgeschieden, und dann wird diese Fotoresistschicht auf herkömmliche Weise freigelegt, indem eine erste N Isolationsschicht-Klarfeldmaske verwendet wird, um das Ausmass einer ersten N Isolationsschicht festzulegen.
    • 4. Nachdem das freigelegte Fotoresist entwickelt ist, wird bei einem Nitridätzschritt durch den freigelegten Teil der Puffernitridschicht geätzt, wobei ein Teil des Pufferoxids freigelegt wird.
    • 5. Eine P-Typ Implantation wird mit Bor bei einer Konzentration von 5E12 und bei einer Energie von 90 kV ausgeführt. Diese Implantation soll eine P Isolationsschicht (wird unten in Verbindung mit 9 beschrieben) ausbilden, die an der ersten N-Isolationsschicht angrenzt und unter nicht-isolierten Teilen der sich ergebenden Struktur liegt.
    • 6. Oxid wächst selektiv auf der Hauptoberfläche bis zu einer Dicke von 2500 A auf einem Teil der Oberfläche auf; auf den restlichen Teilen der Oberfläche (die, die nicht für die vorige Implantation freigelegt wurden) wächst das Oxid mit einer geringeren Dicke auf.
    • 7. Die restlichen Teile der Puffernitridschicht werden auf die herkömmliche Weise gestrippt.
    • 8. Die erste N Isolationsschichtimplantation wird mit Arsen bei einer Konzentration von 2E13 und bei einer Energie von 180 kV ausgeführt.
    • 9. Die erste N Isolationsimplantation wird bei 1.000°C für 20 Minuten betrieben.
    • 10. Eine Rückversiegelungs-Oxidschicht wächst auf herkömmliche Weise sowohl auf der Hauptoberfläche als auch auf der Rückseite des Substrats bis zu einer Dicke von 2.000 Å auf.
    • 11. Eine Rückversiegelungs-Nitridbeschichtung bildet eine 1.850 Å dicke Nitridschicht sowohl auf der Hauptoberfläche als auch auf der Rückseite des Substrates aus.
    • 12. Die Rückversiegelungs-Nitridschicht auf der Hauptoberfläche wird unstrukturiert geätzt.
    • 13. Die Rückversiegelungs-Oxidschicht auf der Hauptoberfläche wird ebenfalls unstrukturiert geätzt.
    • 14. Eine erste Epitaxialschicht wächst zu einer Dicke von 1,5 μm auf der Hauptoberfläche auf, wobei diese eine Leitfähigkeit von 3,5 Ohm·Zentimeter aufgrund des Vorhandenseins von Arsen in der Epitaxialschicht aufweist.
  • Die folgenden Schritte 15 bis 27 reproduzieren im Wesentlichen die vorherigen Schritte 1–13, abgesehen von den verschiedenen Dosierungs- und Energiepegeln für die P und N Typ Implantation. Die Schritte 15–27 bilden Trennschichten und Schritt 28 bildet eine zweite Epitaxialschicht auf der ersten Epitaxialschicht aus.
    • 15. Eine zweite 250 Å dicke Zwischenoxidschicht wächst auf der Oberfläche der ersten Epitaxialschicht auf.
    • 16. Eine zweite 1.150 Å dicke Zwischennitridschicht wird auf die zweite Zwischenoxidschicht abgeschieden.
    • 17. Ein zweiter N Maskenschritt, der Fotoresist verwendet, legt das Ausmass der N Trennschicht fest.
    • 18. Die zweite Zwischennitridschicht soll einen Teil der zweiten Zwischennitridschichtätzung freilegen.
    • 19. Eine zweite P Typ Implantation mit Bor wird bei einer Konzentration von 2E13 und bei 90 kV ausgeführt, um eine P Trennschicht direkt neben der N Trennschicht auszubilden.
    • 20. Eine zweite Schicht aus Oxid wächst selektiv bis zu einer Dicke von 2500 Å auf der Hauptoberfläche wie in Schritt 6 auf.
    • 21. Die restlichen Teile der zweiten Zwischennitridschicht werden gestrippt.
    • 22. Eine zweite N Schicht-Implantation wird mit Arsen bei einer Konzentration von 6E15 und bei 75 kV für die N Trennschicht ausgeführt.
    • 23. Die zweite N Schicht wird bei 1000° C für 20 Minuten betrieben.
    • 24. Eine zweite Rückversiegelungs-Oxidschicht wächst zu einer Dicke von 2.000 Å auf.
    • 25. Eine zweite Rückversiegelungs-Nitridschicht wird zu einer Dicke von 1.850 Å abgeschieden.
    • 26. Die Hauptoberflächen-Nitridschicht wird unstrukturiert geätzt.
    • 27. Die zweite Hauptoberflächen-Oxidschicht wird unstrukturiert geätzt.
    • 28. Eine zweite Epitaxialschicht wächst über der ersten Epitaxialschicht bis zu einer Dicke von 1,87 μm auf, und wird mit Arsen zu einer Leitfähigkeit von 4 Ohm·Zentimentern dosiert. Die folgenden Schritte bilden die N und P Wannen aus, wie in den 2, 4a und 4b dargestellt.
    • 29. Eine Doppelwannenzwischenoxidschicht wächst zu einer Dicke von 450 Å auf der Hauptoberfläche auf.
    • 30. Eine Doppelwannennitridschicht wird auf dem Doppelwannenzwischenoxid zu einer Dicke von 1350 Å abgeschieden.
    • 31. Ein Doppelwannen-Maskenschritt findet statt, wobei eine Dunkelfeldmaske verwendet wird, um auf herkömmliche Weise eine Fotoresistschicht zu strukturieren, um das Ausmass der N und P Wannen festzulegen.
    • 32. Die Doppelwannennitridschicht wird geätzt.
    • 33. Eine N Wannenimplantation wird durch die geätzte Nitridschicht ausgeführt, wobei Phosphor bei einer Konzentration von 7,3E12 und bei 80 kV implantiert wird.
    • 34. Oxid wächst selektiv zu einer Dicke von 5.600 Å auf der Hauptoberfläche auf.
    • 35. Die restlichen Teile des Doppelwannenschichtnitrids werden gestrippt.
    • 36. Eine P Implantation wird mit Bor bei einer Konzentration von 3,1E12 und bei 50 kV ausgeführt.
    • 37. Ein Doppelwanneneinführungsschritt treibt die N Wannen und P Wannen Implantationsstoffe hinein; diese Einführung ist der Gestalt, dass sie auch eine dünne 160 Å dicke Oxidschicht aufwachsen lässt.
  • Die sich daraus ergebende Struktur ist in 9 dargestellt, wobei sich diese etwas von denjenigen Strukturen aus 2 oder 4a, 4b unterscheidet und zwar dadurch, dass die erste P dotierte Schicht 246 miteinbezogen wird, die unter den nicht-isoliertem Teilen der Struktur liegt. Das Substrat 240 und die erstes Epitaxialschicht 242 sind herkömmlich. Die N Isolationsschicht 244 und die erste P Schicht 246 liegen der Reihe nach unter den isolierten und nicht isolierten Teilen der Struktur. Die N Wanne 252a ist ein Isolationsring; die P Wanne 254a ist eine isolierte P Wanne; die N Wanne 252b ist eine isolierte N Wanne; die P Wanne 254b und die N Wanne 252c sind nicht isoliert. Die N Trennschichten 248a, 248b und 248c verhindern ein Ausdiffundieren des darunter liegenden Dotierstoffes in die darüber liegenden N Wannen, während die P Trennschichten 250a, 250b das Ausdiffundieren des darunter liegenden Dotierstoffes in die darüber liegenden P Wannen verhindert. Das heißt, die P und N dotierten Trennschichten sehen eine Gegendotierung vor.
  • Die restlichen Schritte (nicht detailliert beschrieben) sind herkömmliche CMOS-Verfahren, um die aktiven Teile der Transistoren auszubilden. Diese Schritte sind im Fachgebiet allgemein bekannt und offensichtlich für jemanden mit durchschnittlichen Fähigkeiten im Fachgebiet hinsichtlich der fertig gestellten Strukturen der 2, 3, 4a 4b sowie 8 und werden daher nicht weiter beschrieben.
  • Die obige Beschreibung dient der Erläuterung und :ist nicht beschränkend.

Claims (5)

  1. Ein Verfahren zum Ausbilden einer Vielzahl von Transistoren in einem Substrat, wobei die Transistoren in einem Bereich von Spannungen relativ zueinander betreibbar sind, wobei das Verfahren folgende Schritte aufweist: Vorsehen eines Substrates (30), das eine Hauptoberfläche aufweist und das dotiert ist, so dass es einen ersten Leitfähigkeitstyp aufweist; Ausbilden einer Vielzahl von Isolationsbereichen (32) im Substrat, wobei jeder Isolationsbereich so dotiert ist, dass er einen zweiten Leitfähigkeitstyp aufweist; Ausbilden einer Epitaxialschicht mit Bereichen, die über den Isolationsbereichen liegen, und die dotiert ist, so dass sie Wannen eines ersten (36) und eines zweiten (34) Leitfähigkeitstyps aufweist; Ausbilden einer Vielzahl von räumlich auseinander liegenden Source- (40, 46) und Drain- (42, 44) Bereichen in den Wannen, wobei sich jeder bis zur Oberfläche der Epitaxialschicht erstreckt; und Ausbilden einer Vielzahl von Gateelektroden (52, 54), die über der Oberfläche der Epitaxialschicht liegen, wobei jede Gateelektrode zwischen einem der Source- und Drainbereiche liegt; wobei ein erster der Transistoren von den zweiten der Transistoren sowie sowohl die ersten als auch die zweiten Transistoren vom Substrat durch die Isolationsbereiche elektrisch isoliert sind, und in welchem noch vor dem Ausbilden der Wannen eine Vielzahl von Trennbereichen (248, 250) über den Isolationsbereichen ausgebildet werden, wobei die Trennbereiche vom ersten und zweiten Leitfähigkeitstyp so ausgebildet werden, dass sie unter den Wannen desselben Leitfähigkeitstyps liegen.
  2. Ein Verfahren gemäß Anspruch 1, bei dem Bereiche (246) des ersten Leitfähigkeitstyps seitlich angrenzend an die Isolationsbereiche ausgebildet sind.
  3. Ein Verfahren gemäß Anspruch 1, bei dem Trennbereiche (250b, 248c) des ersten und zweiten Leitfähigkeitstyps sowie die darüber liegenden Wannen (254b, 252c) desselben Leitfähigkeitstyps über den Bereichen des ersten Leitfähigkeitstyps ausgebildet sind.
  4. Ein Verfahren gemäß irgendeinem der vorhergehenden Ansprüche, bei dem eine der Wannen über den Isolationsbereichen einen Isolationsring aufweist.
  5. Ein Verfahren gemäß irgendeinem der vorhergehenden Ansprüche, bei dem die erste Leitfähigkeit vom P-Typ und die zweite Leitfähigkeit vom N-Typ ist.
DE69530894T 1994-04-01 1995-03-24 Verfahren zum Herstellen einer Mehrzahl von Transistoren in einem Substrat Expired - Lifetime DE69530894T2 (de)

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