DE102004014923A1 - Verfahren zum Bereitstellen einer Dreifach-Wanne in einem epitaktisch basierten CMOS- oder BiCMOS-Prozess - Google Patents

Verfahren zum Bereitstellen einer Dreifach-Wanne in einem epitaktisch basierten CMOS- oder BiCMOS-Prozess Download PDF

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Abstract

Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Bereitstellen einer Dreifach-Wanne in einem epitaktisch basierten CMOS- oder BiCMOS-Prozess, wobei die Dreifach-Wanne vor der epitaktischen Abscheidung implantiert wird.

Description

  • Technisches Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Bereitstellen einer Dreifach-Wanne (triple well) in einem epitaktisch basierten CMOS- oder BiCMOS-Prozess.
  • Hintergrund der Erfindung
  • In einem CMOS- oder BiCMOS-Prozess der Hauptrichtung kann eine P-Wanne/p-Wanne in einem NMOS in ein P/p-Typ-Substrat implantiert werden und somit ist die Vorspannung der p-Wanne gemeinsam für alle NMOS-Transistoren auf einem Chip. Um eine globale Vorspannung zu vermeiden, kann eine Dreifach-Wannen-Option angewandt werden. Die Verwendung einer Dreifach-Wanne ist von früher bekannt und ein Verfahren zum Bereitstellen einer Dreifach-Wanne wurde früher veröffentlicht, siehe z.B. US-Patent Nr. 6.388.295 und japanisches Patent Nr. 11026601.
  • Die Verwendung einer Dreifach-Wanne stellt erstens eine Möglichkeit bereit, eine separate Vorspannung auf jedem NMOS-Transistors zu haben und somit eine Schwellspannung individuell einzustellen. Für eine analoge RF-Schaltung und vielleicht am wünschenswertesten für Schaltungen für gemischte Signale isoliert die Verwendung einer Dreifach-Wanne ebenso die NMOS-Transistoren und unterdrückt Rauscheinkopplungen. Es gibt einige Vorteile, welche durch Verwendung eines Dreifach-Wannen-Konzepts erreicht werden können. In einer integrierten Schaltung kann eine globale Vorspannung für eine Gruppe von Transistoren von Vorteil sein.
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein neues Verfahren zum Bereitstellen einer tiefen N-Wanne/n-Wanne wie einer Dreifach-Wanne. Der konventionelle Prozessfluss unter Verwendung einer Dreifach-Wanne weist eine implantierte Phosphor-Dotierung tief in das Silizium auf, die durch Verwendung einer Hochenergie-Implantation hergestellt wird. Die vorliegende Erfindung schlägt stattdessen die Verwendung einer Arsen-Dotierung vor, die vor der Abscheidung der epitaktischen Schicht implantiert wird. Arsen ist bevorzugt, da es langsamer diffundiert als Phosphor und eine bessere Gitteranpassung aufweist. Das Arsen wird tief in das Silizium implantiert, um seinen Einfluss auf die Transistor-Parameter zu minimieren. Die Tiefe einer nachfolgenden p-Wannen-Implantation nach einer epitaktischen Abscheidung des NMOS-Transistors bestimmt die Tiefe der Dreifach-Wannen-Implantation. Das Verfahren wird bevorzugt für einen flachen Graben-Isolations-Prozess (STI, Shallow Trench Isolation) vorgesehen. Die Tiefe des STI darf diese Arsen-implantierte Dreifach-Wanne nicht erreichen. Dies bedeutet, dass eine zusätzliche N-Typ-Dotierung eingeführt werden muss, um den Pfad unterhalb des STI abzuschneiden. Dies kann durch Verwendung einer zusätzlichen N-Implantation in Reihenfolge mit der Dreifach-Wannen-Implantation vor der/einer epitaktischen Abscheidung durchgeführt werden. Die standardmäßige n-Wannen-Implantation des PMOS-Transistors kann ebenso verwendet werden, um diesen Pfad abzuschneiden. Diese n-Wannen-Implantation wird nach der STI-Ätzung und -Füllung durchgeführt. Die Energie wird solchermaßen gewählt, dass die N-Typ-Dotierung das Gebiet unterhalb des STI erreicht und zusammen mit der tiefen n-Wanne eine gute Isolation des PMOS-Transistors bildet.
  • Die Einführung der tiefen N-Implantation vor der epitaktischen Abscheidung bildet im Wesentlichen die Substanz des ersten Patentanspruchs der Erfindung. Die Verwendung von Arsen in dieser Art der Anwendung bildet die Substanz des zweiten Patentanspruchs der Erfindung.
  • Diese Prozessreihenfolge kann in einfacher Weise einem standardmäßigen CMOS/BiCMOS-Prozessfluss hinzugefügt werden.
  • Durch Verwendung dieses Konzepts wird es möglich, eine Gruppe von NMOS-Transistoren in ein und derselben Insel zu haben, die von der Umgebung isoliert sind. Diese Erfindung stellt ebenso fest, dass eine Gruppe von NMOS-Transistoren, welche dieselbe Vorspannung haben werden, von der standardmäßigen N-Wannen-Implantation oder einer zusätzlichen N-Typ-Implantation vor der epitaktischen Abscheidung umgeben werden sollten, welches im Wesentlichen die Substanz des dritten Patentanspruchs der Erfindung bildet.
  • Eine Hinzufügung einer zusätzlichen Bor-Dotierung, die unterhalb des STI hinzugefügt wird, bildet im Wesentlichen die Substanz des vierten Patentanspruchs der Erfindung. Abhängig von dem Typ oder Prozess könnte der (spezifische) Widerstand des p-Typ-Pfads unterhalb des STI hoch sein, was eine kurze Distanz zwischen den p-Wannen-Kontakten erfordert. Um in der Lage zu sein, diese Distanz zu erhöhen, kann eine zusätzliche p-Typ-Implantation vor der epitaktischen Abscheidung auf dieselbe Weise eingeführt werden wie die tiefe Wannen-/tiefe N-Wannen-Implantation. Diese Implantation muss auf solche Weise optimiert werden, dass sie nicht durch die Dreifach-Wannen-Implantation hindurch schneidet und einen leitfähigen Pfad zu dem Substrat etabliert. Die p-Wanne des NMOS-Transistors kann auf solche Weise geformt werden, dass sie tiefer reicht als die STI-Tiefe und somit den Widerstand des Strompfades unterhalb des STI herabsetzt.
    •
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine Schnittansicht eines p-Typ-Substrats.
  • 2 ist eine Schnittansicht des p-Typ-Substrats mit einer implantierten Dreifach-Wanne entsprechend der Erfindung.
  • 3 ist eine Schnittansicht des p-Typ-Substrats mit der implantierten Dreifach-Wanne entsprechend der Erfindung, wobei eine Implantation des n-Typ-Dotierstoffs gezeigt ist.
  • 4 ist eine Schnittansicht des p-Typ-Substrats mit der implantierten Dreifach-Wanne entsprechend der Erfindung, wobei eine Implantation eines p-Typ-Dotierstoffs gezeigt ist.
  • 5 ist eine Schnittansicht des p-Typ-Substrats mit der implantierten Dreifach-Wanne entsprechend der Erfindung, wobei eine Isolation zwischen geschaffenen verschiedenen Inseln gezeigt ist.
  • 6 ist eine Schnittansicht des p-Typ-Substrats mit der implantierten Dreifach-Wanne entsprechend der Erfindung mit drei NMOS-Transistoren.
  • Bevorzugte Ausführungsformen der Erfindung
  • Um die vorliegende Erfindung zu verstehen, wird ein besonderes Beispiel beschrieben. Die dem Fachpersonal bekannten Details werden weggelassen. Die folgende Beschreibung ist eine Abfolge von Prozess-Schritten und kann in einen CMOS- oder BiCMOS-Prozess als ein separates Modul eingefügt werden. Es werden keine Details über den Fluss vor oder nach diesen Prozess-Schritten gegeben. Von den Ausrichtungsmarkierungen wird ebenso angenommen, dass sie in einem früheren Schritt gemacht wurden und in der beschriebenen Sequenz verwendet werden können.
  • In der 1 ist eine Schnittansicht eines p-Substrats 1 gezeigt. Der Dotierungspegel des Substrats wird abhängig von der Anwendung für den Schaltkreis gewählt. Das Konzept wird von der Wahl des (spezifischen) Widerstands nicht beeinträchtigt, solange dieser hochohmig ist.
  • Auf diesem Startmaterial folgt eine Sequenz von drei Implantationen vor einer epitaktischen Abscheidung. Eine erste Maske 2 wird eingesetzt, um eine Dreifach-Wanne 3 in bevorzugten Gebieten bereitzustellen. Die Maske 2 weist Öffnungen nur in Gebieten direkt oberhalb solcher Gebiete auf. Unter der Verwendung dieses strukturierten Resists 2 als eine Maske folgt eine Ionen-Implantation 4 von Arsen. Diese Implantation 4, die eine vorgesehene Dotierungsdosis von 2 × 1013 cm–2, eine Energie von 480 keV und einen Neigungswinkel von 0° aufweist, dringt tief in das Substrat ein. In der 2 ist der Schritt dieser Implantation und die bereitgestellte Dreifach-Wannen-Region 3 gezeigt.
  • Ein nächster Maskenschritt 5 wird durchgeführt, um eine zusätzliche n-Typ-Implantation 6 zu maskieren, die das Bauelement oder Gruppen von Bauelementen in einer selben Insel zu umgeben. Diese Implantation muss auf solche Weise durchgeführt werden, dass kein p-Typ unterhalb eines STI 12a in implantierten Gebieten zurückbleibt. Sie muss ebenso mit der Dreifach-Wanne verbunden sein, um sicherzustellen, dass keine p-Typ-Region diese Implantation von der Dreifach-Wanne separiert. In 3 ist die Implantation dieses n-Typ-Dotierstoffs gezeigt.
  • Eine letzte Dotierung 8 zielt darauf ab, unterhalb des STI 12b zu enden, das später in dem Prozessfluss bereitgestellt wird. Es weist eine separate strukturierte Resist-Maske 9 auf. Die Dosis und die Energie von dieser Implantation wird so gewählt, dass sie die Dreifach-Wanne 3 erreicht. Sie sollte so hoch wie möglich sein, jedoch nicht die Dreifach-Wanne 3 schneiden. Auch eine laterale Diffusion, die Einfluss auf Design-Regeln haben könnte, muss in Betracht gezogen werden, wenn die Dosis und die Energie bestimmt werden. Wenn die Design-Regeln gesetzt werden, sollte die Implantation in solcher Weise optimiert werden, dass der (spezifische) Widerstand des Strompfades unterhalb des STI minimiert werden sollte. In der 4 ist die Implantation dieser p-Typ-Dotierung gezeigt.
  • Diese Beschreibung gibt solchen drei Implantationen eine besondere Reihenfolge. Es kann jedoch jede Permutation in der Reihenfolge der Implantationen gemacht werden und die gewollte Struktur kann immer noch erreicht werden.
  • Nach solchen drei maskierten Implantationen wird ein epitaktisches Wachstum durchgeführt. Eine maskierte Ätzung in das Silizium erfolgt darauf in diese epitaktische Schicht. Die erhaltenen Gräben werden mit einem dielektrischen Material, wie einem Hochdichte-Plasma-Oxid (HDP) gefüllt werden und dann durch chemisches und/oder mechanisches Polieren wie CMP planarisiert werden. Solche Kästen, STI 12, werden für die Isolation zwischen den Bauelementen in dem Prozess, wie gezeigt in 5, sorgen. Soweit wurde kein absoluter Wert für die Tiefe und die Dicke erwähnt. Der Grund dafür ist, dass dieses Konzept in einem weiten Bereich für solche werte funktionieren wird. Die folgende Bedingung wird jedoch benötigt, um das Konzept dazu zu bringen, zu funktionieren. Die epitaktische Dicke, die STI-Tiefe und die Tiefe der genannten drei Implantationen muss aufeinander wie folgt bezogen werden. Das STI sollte die Dreifach-Wanne nicht erreichen. Der p-Typ sollte nicht in dem Gebiet implantiert werden, wo der n-Typ implantiert werden wird. Der umgebende n-Typ muss die Dreifach-Wanne erreichen und jeden p-Typ unterhalb des STI in den implantierten Gebieten schneiden. Die Dreifach-Wanne muss tief genug sein, damit sie keinerlei größeren Einfluss auf das Verhalten des Transistors hat.
  • Die Anzahl der Maskenschritte sind ein Maß für die Komplexität der Technologie. In dieser Abfolge werden drei zusätzliche Schichten in den grundlegenden Prozessfluss eingeschlossen. Um dies auf nur noch eine extra Maske zu reduzieren, können p-Wannen-Implantationen anstelle von 8 verwendet werden und eine n-Wanne oder ein vergrabener Kollektor kann anstelle von 6 verwendet werden und dies wird die Herstellungskosten reduzieren.
  • In dieser bereitgestellten Struktur kann ein konventionelles NMOS-Bauelement durch einen konventionellen CMOS- oder BiCMOS-Fluss der Hauptrichtung erzeugt werden. In der 6 sind Querschnitte der drei NMOS-Transistoren gezeigt. Die Anschlüsse der p-Wanne 6 und der Dreifach-Wanne 3 sind in der Darstellung nicht sichtbar. Drain 14, Source 15 und Gate 13 können in der Figur gesehen werden. Falls ein einzelnes Bauelement separat vorgespannt wird, ist die zusätzliche p-Typ-Implantation nicht notwendig. In diesem Fall ist das umgebende STI 12a dasselbe STI wie das STI 12b, das das Bauelement isoliert. Dies bedeutet, dass die zusätzliche n-Typ-Implantation unter demselben STI wie das das Bauelement isolierende STI sein wird. In dem Fall, in dem mehr als ein Bauelement in derselben Insel hergestellt wird, wird dieser zusätzliche n-Typ nur unter dem umgebenden STI sein. Der p-Typ wird unter dem STI sein, das durch dieses umgebende STI und die n-Typ-Implantation eingeschlossen wird.

Claims (5)

  1. Verfahren zum Bereitstellen einer Dreifach-Wanne in einem epitaktisch basierten CMOS- oder BiCMOS-Prozess, gekennzeichnet durch Implantieren der Dreifach-Wanne vor der epitaktischen Abscheidung.
  2. Verfahren nach Anspruch 1, gekennzeichnet durch Verwenden von Arsen beim Implantieren der Dreifach-Wanne, wobei eine langsame Diffusion auftritt.
  3. Verfahren nach Anspruch 2, gekennzeichnet durch Hinzufügen mindestens eines NMOS-Bauelements in einer bereitgestellten Struktur.
  4. Verfahren nach Anspruch 2 oder 3, gekennzeichnet durch Implantieren von Bor vor der epitaktischen Abscheidung.
  5. Verfahren nach Anspruch 4, gekennzeichnet durch Hinzufügen von mehr als einem NMOS-Bauelement in einer bereitgestellten Struktur.
DE102004014923A 2003-03-28 2004-03-26 Verfahren zum Bereitstellen einer Dreifach-Wanne in einem epitaktisch basierten CMOS- oder BiCMOS-Prozess Withdrawn DE102004014923A1 (de)

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