DE102007060203B4 - Verfahren zur Herstellung eines Halbleiterbauelements - Google Patents

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Abstract

Verfahren zur Herstellung eines Halbleiterbauelementes, umfassend die folgende Reihenfolge von Schritten:
– Bereitstellen eines Halbleitersubstrates, das ein Transistor-Gebiet für niedrigere Spannung und ein Transistor-Gebiet für höhere Spannung hat,
– gleichzeitiges Ausbilden eines diffundierten Drift-Bereichs im Transistor-Gebiet für höhere Spannung und Ausbilden eines Wannen-Bereichs im Transistor-Gebiet für niedrige Spannung, und
– Ausbilden einer Isolationsschicht auf dem Halbleitersubstrat, um das Halbleitersubstrat in einen Wannen-Bereich eines ersten Leitungstyps, einen Wannen-Bereich eines zweiten Leitungstyps, einen Wannen-Bereich für hohe Spannung des ersten Leitungstyps und einen Wannen-Bereich für hohe Spannung des zweiten Leitungstyps zu trennen, und um einen Transistor-Bereich für mittlere Spannung und einen diffundierten Transistor-Bereich im Halbleitersubstrat im Wannen-Bereich für hohe Spannung des ersten Leitungstyps und im Wannen-Bereich für hohe Spannung des zweiten Leitungstyps festzulegen.

Description

  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Halbleiterbauelements, speziell eines doppelt diffundierten Metall-Oxid-Halbleiter-Bauelements (DMOS, Double-diffused Metal-Oxide-Semiconductor).
  • Allgemein haben Leistungs-MOS-Feldeffekt-Transistoren (MOSFETs) eine Eingangsimpedanz, die größer ist als die von Bipolartransistoren. Somit können MOSFETs eine höhere Leistungsverstärkung für eine elektronische Einrichtung bereitstellen und erfordern nur einen sehr einfachen Schaltkreis zur Ansteuerung des Gates. Da MOSFETs unipolare Bauelemente sind, wird keine Zeitverzögerung durch die Speicherung von Minoritätsträgern und Rekombination verursacht, wenn MOSFETs ausgeschaltet werden. Folglich haben MOSFETs in Schaltnetzteilen, in Lampen-Vorschaltgeräten und Schaltkreisen zur Motor-Ansteuerung immer mehr an Beliebtheit gewonnen.
  • Hauptsächlich wurde ein doppelt diffundierter MOSFET (DMOSFET), der unter Verwendung einer Planar-Diffusions-Technologie hergestellt wurde, umfangreich für solche Leistungs-MOSFETs eingesetzt. Laterale DMOS-(LDMOS)-Transistoren wurden in einer Technologie eingeführt, in der CMOS-Transistoren und Bipolartransistoren integriert werden.
  • Herkömmliche LDMOS-Bauelemente sind wegen ihrer einfachen Struktur sehr geeignet für den Einsatz in VLSI-Prozessen. LDMOS-Bauelemente wurden jedoch als Bauelemente angesehen, die schlechtere Eigenschaften als vertikale DMOS-(VDMOS)-Bauelemente haben. Aus diesem Grund haben LDMOS-Bauelemente nicht viel Aufmerksamkeit erhalten. Kürzlich hat sich herausgestellt, dass REduced SURface Field-(RESURF)-LDMOS-Bauelemente einen ausgezeichneten EIN-Widerstand (RSP) haben.
  • Ein DMOS-Bauelement kann typischerweise eine Struktur haben, in der ein DMOS-Transistor und ein CMOS-Transistor integriert sind. Der DMOS-Transistor enthält einen CMOS-Wannen-Bereich und einen vom CMOS-Wannen-Bereich getrennten Wannen-Bereich für hohe Spannung, um eine hohe Durchbruchspannung von 20 Volt oder mehr zu ermöglichen. Der DMOS-Transistor enthält auch einen diffundierten Drift-Bereich, der im Wannen-Bereich für hohe Spannung ausgebildet ist.
  • Die 1 und 2 sind Querschnitts-Ansichten, die ein herkömmliches DMOS-Bauelement zeigen.
  • Mit Bezug auf 1 enthält das DMOS-Bauelement ein Halbleiter-Substrat, in dem Transistor-Gebiete für niedrige Spannung (LVN und LVP), Transistor-Gebiete für mittlere Spannung (MVP und MVN) und diffundierte Transistor-Gebiete für hohe Spannung (HVN und HVP) definiert sind. Das Halbleitersubstrat enthält einen tiefen n-Wannen-Bereich 10, der darin ausgebildet ist.
  • Ein p-Wannen-Bereich 12 und ein n-Wannen-Bereich 14 werden ausgebildet, indem Dotierungs-Ionen in das Halbleitersubstrat über dem tiefen n-Wannen-Bereich 10 implantiert werden. Dann wird eine n-Typ-Ionenimplantations-Maske für die Implantation von n-Typ-Dotierstoffen auf dem Halbleitersubstrat ausgebildet, und ein diffundierter n-Typ-Drift-Bereich 16 wird auf dem Halbleitersubstrat ausgebildet, indem unter Verwendung der n-Typ-Ionenimplantations-Maske n-Typ-Dotierungs-Ionen in das Halbleitersubstrat implantiert werden. Die n-Typ-Ionenimplantations-Maske wird dann entfernt. Ferner wird eine p-Typ-Ionenimplantations-Maske für die Implantation von p-Typ-Dotierstoffen auf dem Halbleitersubstrat ausgebildet, und ein diffundierter p-Typ-Drift-Bereich 18 wird auf dem Halbleitersubstrat ausgebildet, indem unter Verwendung der p-Typ-Ionenimplantations-Maske p-Typ-Dotierungs-Ionen in das Halbleitersubstrat implantiert werden.
  • Dann wird eine Graben-Isolationsschicht 17 auf dem Halbleitersubstrat ausgebildet, um das Halbleitersubstrat in Transistor-Gebiete zu trennen.
  • Mit Bezug auf 2 wird auf dem Halbleitersubstrat, in dem ein diffundierter n-Typ-Drift-Bereich 16 und ein diffundierter p-Typ-Drift-Bereich 18 ausgebildet wurden, ein erstes Wannen-Masken-Muster ausgebildet, und eine n-Wanne 20 wird auf dem Halbleitersubstrat ausgebildet, indem n-Typ-Dotierungs-Ionen in das Halbleitersubstrat implantiert werden, wobei das erste Wannen-Masken-Muster als Maske benutzt wird. Nachdem das erste Wannen-Masken-Muster entfernt wurde, wird ein zweites Wannen-Masken-Muster auf dem Halbleitersubstrat ausgebildet, und eine p-Wanne 22 wird auf dem Halbleitersubstrat unter Verwendung des zweiten Wannen-Masken-Musters als Maske ausgebildet.
  • Im herkömmlichen DMOS-Herstellungsverfahren werden erste und zweite Wannen-Bereiche in Transistor-Gebiete für niedrige Spannung (LVN und LVP) und diffundierte Drift-Bereiche 16 und 18 durch getrennte Prozesse ausgebildet. Somit können beim herkömmlichen Verfahren viele Foto-Prozesse erforderlich sein, was mehr Verarbeitungszeit und höhere Kosten erfordert.
  • US 2006/0141714 A1 offenbart ein Herstellungsverfahren für ein Halbleiterbauelement, wobei das Verfahren Verfahrensschritte umfasst, mit denen diffundierte Drift-Bereiche in Transistor-Gebieten für höhere Spannung und gleichzeitig auch Wannen-Bereiche in Transistor-Gebieten für niedrige Spannung ausgebildet werden. Diese Verfahrensschritte erfolgen nach Ausbildung von Grabenisolationen zur Trennung der jeweils auszubildenden Wannen- und Driftbereiche.
  • Es ist die Aufgabe der vorliegenden Erfindung, ein Verfahren bereitzustellen, das zu einer geringeren Beeinträchtigung der von Grabenisolationen durch die Verfahrensschritte zur Ausbildung der Wannen- und Driftbereiche führt und insbesondere Verunreinigungen des Materials der Grabenisolationen durch die jeweils in das Substrat eingebrachten Dotierstoffe ausschließt. Zudem soll das Verfahren ohne Zusatzaufwand durchführbar sein.
  • Zur Lösung dieser Aufgabe wird ein Verfahren gemäß Anspruch 1 zur Herstellung eines Halbleiterbauelements bereitgestellt. Das Verfahren, bei dem gleichzeitig ein Wannen-Bereich und ein Drift-Bereich in einem Halbleitersubstrat hergestellt werden, sieht diese Schritte vor zu einem Zeitpunkt, noch bevor eine Isolationsschicht für Isolationsgrabenfüllungen ausgebildet wird, welche die jeweiligen Transistor-Gebiete voneinander trennen. Die Isolationsgrabenfüllungen werden somit erst nachträglich ausgebildet, wodurch das Material der Isolationsgrabenfüllungen absolut frei von Verunreinigungen durch Dotierstoffe der jeweiligen Wannen- und Driftbereiche ist.
  • Erfindungsgemäß umfasst das Verfahren die folgende Reihenfolge von Schritten:
    • – Bereitstellen eines Halbleitersubstrates, das ein Transistor-Gebiet für niedrigere Spannung und ein Transistor-Gebiet für höhere Spannung hat,
    • – gleichzeitiges Ausbilden eines diffundierten Drift-Bereichs im Transistor-Gebiet für höhere Spannung und Ausbilden eines Wannen-Bereichs im Transistor-Gebiet für niedrige Spannung, und
    • – Ausbilden einer Isolationsschicht auf dem Halbleitersubstrat, um das Halbleitersubstrat in einen Wannen-Bereich eines ersten Leitungstyps, einen Wannen-Bereich eines zweiten Leitungstyps, einen Wannen-Bereich für hohe Spannung des ersten Leitungstyps und einen Wannen-Bereich für hohe Spannung des zweiten Leitungstyps zu trennen, und um einen Transistor-Bereich für mittlere Spannung und einen diffundierten Transistor-Bereich im Halbleitersubstrat im Wannen-Bereich für hohe Spannung des ersten Leitungstyps und im Wannen-Bereich für hohe Spannung des zweiten Leitungstyps festzulegen.
  • Bevorzugte Ausführungsarten sind Gegenstand der Unteransprüche.
  • 1 und 2 sind Querschnitts-Ansichten, die ein herkömmliches Verfahren zur Herstellung eines DMOS-Bauelements zeigen;
  • 3 ist eine Querschnitts-Ansicht, die Wannen-Bereiche eines DMOS-Bauelementes, hergestellt gemäß einer Ausführung entsprechend der vorliegenden Erfindung, zeigt; und
  • 4 bis 6 sind Querschnitts-Ansichten, die ein Verfahren zur Herstellung eines DMOS-Bauelementes gemäß einer Ausführung entsprechend der vorliegenden Erfindung zeigen.
  • Im Folgenden wird detailliert auf Ausführungen entsprechend der vorliegenden Erfindung Bezug genommen, von denen Beispiele in den begleitenden Zeichnungen gezeigt werden. Wo möglich werden in allen Zeichnungen dieselben Bezugszahlen benutzt, um auf dieselben oder ähnliche Teile zu verweisen.
  • 3 ist eine Querschnitts-Ansicht, die eine Wannen-Struktur eines DMOS-Bauelementes, hergestellt gemäß einer Ausführung entsprechend der vorliegenden Erfindung, zeigt.
  • Mit Bezug auf 3 enthält das DMOS-Bauelement einen tiefen n-Wannen-Bereich 50, der in einem Halbleitersubstrat ausgebildet ist, und einen n-Wannen-Bereich für hohe Spannung 52 und einen p-Wannen-Bereich für hohe Spannung 54, der über dem tiefen n-Wannen-Bereich 50 ausgebildet ist.
  • Diffundierte n-Typ-Drift-Bereiche 56 sind im p-Wannen-Bereich für hohe Spannung 54 ausgebildet. Diffundierte p-Typ-Drift-Bereiche 62 sind im n-Wannen-Bereich für hohe Spannung 52 ausgebildet.
  • In dem DMOS-Bauelement können ein Transistor-Gebiet für niedrigere Spannung (einschließlich zum Beispiel LVN und LVP) und ein Transistor-Gebiet für höhere Spannung (einschließlich zum Beispiel MVN, MVP, HVN und HVP) im Halbleitersubstrat festgelegt sein. Eine Isolationsschicht 70s wird auf dem Halbleitersubstrat ausgebildet, um n-Typ- und p-Typ-Transistor-Bereiche für mittlere Spannung (MVN und MVP) und diffundierte n-Typ- und p-Typ-Transistor-Bereiche für höhere Spannung (HVN und HVP) im Transistor-Gebiet für höhere Spannung voneinander zu trennen. Diffundierte Drift-Bereiche vom n-Typ 56 sind im diffundierten Transistor-Bereich für hohe Spannung HVN ausgebildet. Diffundierte Drift-Bereiche vom p-Typ 62 sind im diffundierten Transistor-Bereich für hohe Spannung HVP ausgebildet.
  • Im Transistor-Gebiet für niedrigere Spannung wird eine n-Wanne 58 ausgebildet, um einen p-Typ-Transistor-Bereich für niedrige Spannung (LVP) zu definieren, und eine p-Wanne 64 wird ausgebildet, um einen n-Typ-Transistor-Bereich für niedrige Spannung (LVN) zu definieren.
  • In einer Ausführung kann die n-Wanne 58 ausgebildet werden, um eine Tiefe zu haben, die im Wesentlichen gleich der des diffundierten n-Typ-Drift-Bereichs 56 ist, und kann dieselbe Dotierungs-Konzentration und dasselbe Profil wie der diffundierte n-Typ-Drift-Bereich 56 haben. Zusätzlich dazu kann die p-Wanne 64 ausgebildet werden, um eine Tiefe zu haben, die gleich der des diffundierten p-Typ-Drift-Bereichs 62 ist, und kann dieselbe Dotierungs-Konzentration und dasselbe Profil wie der diffundierte p-Typ-Drift-Bereich 62 haben.
  • Die 4 bis 6 sind Querschnitts-Ansichten, die ein Verfahren zur Herstellung eines DMOS-Bauelementes gemäß einer Ausführung entsprechend der vorliegenden Erfindung zeigen.
  • Mit Bezug auf 4 können ein Transistor-Gebiet für niedrigere Spannung (LVN und LVP) und ein Transistor-Gebiet für höhere Spannung (MVN, MVP, HVN und HVP) getrennt in einem Halbleitersubstrat festgelegt werden. Im Halbleitersubstrat wird eine tiefe n-Wanne 50 ausgebildet.
  • Es werden ein n-Wannen-Bereich für hohe Spannung 52 und ein p-Wannen-Bereich für hohe Spannung 54 über der tiefen n-Wanne 50 ausgebildet. Ein n-Wannen-Bereich für hohe Spannung 52 und ein p-Wannen-Bereich für hohe Spannung 54 werden in dem im Halbleitersubstrat definierten Transistor-Gebiet für höhere Spannung ausgebildet.
  • Ein erstes Masken-Muster 60 wird auf dem Halbleitersubstrat ausgebildet, in dem bereits ein n-Wannen-Bereich für hohe Spannung 52 und ein p-Wannen-Bereich für hohe Spannung 54 ausgebildet sind. Das erste Masken-Muster 60 hat Öffnungen, durch die ein Teil des p-Wannen-Bereichs für hohe Spannung 54 und ein Teil des Transistor-Gebiets für niedrige Spannung freigelegt sind.
  • N-Typ-Dotierungs-Ionen können in das Halbleitersubstrat implantiert werden, wobei ein erstes Masken-Muster 60 als Ionenimplantations-Maske verwendet wird, um im p-Wannen-Bereich für hohe Spannung 54 einen diffundierten n-Typ-Drift-Bereich 56 auszubilden und im Transistor-Gebiet für niedrigere Spannung eine n-Wanne 58 auszubilden, um einen p-Typ-Transistor-Bereich (LVP) für niedrige Spannung festzulegen.
  • Mit Bezug auf 5 wird das erste Masken-Muster 60 entfernt, und ein zweites Masken-Muster 66 wird auf dem Halbleitersubstrat ausgebildet. In einer Ausführung kann das zweite Masken-Muster 66 eine umgekehrte Maske des ersten Masken-Musters 60 sein.
  • Das zweite Masken-Muster 66 hat Öffnungen, durch die ein Teil des n-Wannen-Bereichs für hohe Spannung 52 und ein Teil des Transistor-Gebiets für niedrige Spannung freigelegt sind. P-Typ-Dotierungs-Ionen können in das Halbleitersubstrat implantiert werden, wobei das zweite Masken-Muster 66 als Ionenimplantations-Maske verwendet wird, um im n-Wannen-Bereich für hohe Spannung 52 einen diffundierten p-Typ-Drift-Bereich 62 auszubilden und im Transistor-Gebiet für niedrige Spannung eine p-Wanne 64 auszubilden, um einen n-Typ-Transistor-Bereich (LVN) für niedrige Spannung zu definieren.
  • Mit Bezug auf 6 wird das zweite Masken-Muster 66 entfernt, und eine harte Masken-Schicht 68 wird auf dem Halbleitersubstrat ausgebildet. Eine Vielzahl von Graben-Bereichen 70 wird auf dem Halbleitersubstrat unter Verwendung der harten Masken-Schicht 68 als Ätzmaske ausgebildet.
  • Graben-Bereiche 70 können den n-Typ-Transistor-Bereich für niedrige Spannung (LVN) und den p-Typ-Transistor-Bereich für niedrige Spannung (LVP) des Transistor-Gebiets für niedrigere Spannung voneinander trennen. Ferner können die Graben-Bereiche 70 das Transistor-Gebiet für niedrige Spannung und das Transistor-Gebiet für hohe Spannung voneinander trennen. Zusätzlich dazu können die Graben-Bereiche 70 Transistor-Bereiche für mittlere Spannung (MVN und MVP) und diffundierte Transistor-Bereiche (HVN und HVP) des Transistor-Gebiets für höhere Spannung voneinander trennen.
  • Mit erneutem Bezug auf 3 kann die Graben-Isolationsschicht 70s ausgebildet werden, indem die Graben-Bereiche 70 mit einer Isolationsschicht gefüllt werden und ein Planarisierungs-Prozess ausgeführt wird. Die harte Masken-Schicht 68 wird dann entfernt.
  • Wie oben beschrieben, können Ausführungen entsprechend der vorliegenden Erfindung gleichzeitig einen diffundierten Drift-Bereich im diffundierten Transistor-Gebiet und einen Wannen-Bereich im Transistor-Gebiet für niedrigere Spannung ausbilden. Hierdurch wird die Anzahl von Ionenimplantations- und Dotierungs-Diffusions-Prozessen verringert und die Anzahl von Fotoprozessen für die Ionenimplantation verringert, wodurch der Herstellungsprozess von DMOS-Bauelementen vereinfacht und die Produktionszeit verringert werden.
  • Obwohl es, wie oben beschrieben, erforderlich ist, eine Dotierungs-Konzentrations-Bedingung zu finden, die sich für Eigenschaften von Transistoren für Logik-Schaltkreise und DMOS-Transistor-Eigenschaften eignet, da die Dotierungs-Konzentration des Wannen-Bereichs ungefähr gleich der des Drift-Bereichs ist, kann diese Anforderung dadurch erfüllt werden, dass man die Struktur des DMOS-Transistors von einer doppelt diffundierten Struktur in eine Graben-DMOS-Transistor-Struktur ändert.

Claims (5)

  1. Verfahren zur Herstellung eines Halbleiterbauelementes, umfassend die folgende Reihenfolge von Schritten: – Bereitstellen eines Halbleitersubstrates, das ein Transistor-Gebiet für niedrigere Spannung und ein Transistor-Gebiet für höhere Spannung hat, – gleichzeitiges Ausbilden eines diffundierten Drift-Bereichs im Transistor-Gebiet für höhere Spannung und Ausbilden eines Wannen-Bereichs im Transistor-Gebiet für niedrige Spannung, und – Ausbilden einer Isolationsschicht auf dem Halbleitersubstrat, um das Halbleitersubstrat in einen Wannen-Bereich eines ersten Leitungstyps, einen Wannen-Bereich eines zweiten Leitungstyps, einen Wannen-Bereich für hohe Spannung des ersten Leitungstyps und einen Wannen-Bereich für hohe Spannung des zweiten Leitungstyps zu trennen, und um einen Transistor-Bereich für mittlere Spannung und einen diffundierten Transistor-Bereich im Halbleitersubstrat im Wannen-Bereich für hohe Spannung des ersten Leitungstyps und im Wannen-Bereich für hohe Spannung des zweiten Leitungstyps festzulegen.
  2. Verfahren gemäß Anspruch 1, ferner umfassend: Ausbilden eines Wannen-Bereichs für hohe Spannung im Transistor-Gebiet für höhere Spannung, wobei der diffundierte Drift-Bereich im Wannen-Bereich für hohe Spannung ausgebildet ist.
  3. Verfahren gemäß Anspruch 1 oder 2, wobei das gleichzeitige Ausbilden des diffundierten Drift-Bereichs und des Wannen-Bereichs ferner umfasst: Ausbilden eines ersten Masken-Musters, um einen ersten Teil des Halbleitersubstrates freizulegen; Ausbilden einer Wanne des ersten Leitungstyps im Transistor-Gebiet für niedrigere Spannung, und Ausbilden eines diffundierten Drift-Bereichs des ersten Leitungstyps im Transistor-Gebiet für höhere Spannung unter Verwendung des ersten Masken-Musters als Ionenimplantations-Maske; Ausbilden eines zweiten Masken-Musters, um einen zweiten Teil des Halbleitersubstrates freizulegen; und Ausbilden einer Wanne des Leitungstyps im Transistor-Gebiet für niedrigere Spannung, und Ausbilden eines diffundierten Drift-Bereichs des zweiten Leitungstyps im Transistor-Gebiet für höhere Spannung unter Verwendung des zweiten Masken-Musters als Ionenimplantations-Maske.
  4. Verfahren gemäß einem der Ansprüche 1 bis 3, ferner umfassend: Ausbilden eines Wannen-Bereichs für hohe Spannung des ersten Leitungstyps und eines Wannen-Bereichs für hohe Spannung des zweiten Leitungstyps im Transistor-Gebiet für höhere Spannung, wobei der Drift-Bereich des ersten Leitungstyps im Wannen-Bereich für hohe Spannung des zweiten Leitungstyps ausgebildet ist und der Drift-Bereich des zweiten Leitungstyps im Wannen-Bereich für hohe Spannung des ersten Leitungstyps ausgebildet ist.
  5. Verfahren gemäß einem der Ansprüche 1 bis 4, wobei der diffundierte Transistor-Bereich den diffundierten Drift-Bereich enthält.
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