DE102016100128A1 - LDMOS-Hochspannungstransistor und Verfahren zu dessen Herstellung - Google Patents
LDMOS-Hochspannungstransistor und Verfahren zu dessen Herstellung Download PDFInfo
- Publication number
- DE102016100128A1 DE102016100128A1 DE102016100128.7A DE102016100128A DE102016100128A1 DE 102016100128 A1 DE102016100128 A1 DE 102016100128A1 DE 102016100128 A DE102016100128 A DE 102016100128A DE 102016100128 A1 DE102016100128 A1 DE 102016100128A1
- Authority
- DE
- Germany
- Prior art keywords
- doped region
- region
- gate
- substrate
- length
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 71
- 239000004065 semiconductor Substances 0.000 claims abstract description 27
- 238000002955 isolation Methods 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 21
- 239000012535 impurity Substances 0.000 claims description 14
- 239000000463 material Substances 0.000 description 55
- 239000002019 doping agent Substances 0.000 description 28
- 230000015556 catabolic process Effects 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- 229910052787 antimony Inorganic materials 0.000 description 6
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000002513 implantation Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007664 blowing Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Eine Halbleitervorrichtung wird bereitgestellt. Die Halbleitervorrichtung umfasst ein Substrat, ein Gate, eine erste dotierte Region und eine zweite dotierte Region. Das Gate befindet sich über dem Substrat. Die erste dotierte Region und die zweite dotierte Region befinden sich in dem Substrat. Die erste dotierte Region und die zweite dotierte Region sind von einem gleichen Leitfähigkeitstyp und durch das Gate getrennt. Die Länge der ersten dotierten Region ist größer als eine Länge der zweiten dotierten Region in einer Richtung, die im Wesentlichen zu einer Kanallänge senkrecht ist, die zwischen der ersten dotierten Region und der zweiten dotierten Region definiert ist.
Description
- ALLGEMEINER STAND DER TECHNIK
- MOS-Hochspannungstransistoren sind Halbleitervorrichtungen, die mit hohen Anschlussspannungen arbeiten können. Hochspannungs-ICs (integrierte Schaltungen), die MOS-Hochspannungstransistoren umfassen, sind in Anwendungen für die Automobilindustrie, Bildschirmtreibern, tragbaren Telekommunikationsvorrichtungen, medizinischer Ausrüstung und anderen Bereichen weit verbreitet. MOS-Hochspannungs-(z. B. größer als 20 Volt)-Transistoren werden beispielsweise in einen Gatetreiber-IC integriert, um Anzeigesignale zu einem Flüssigkristallanzeigen-(LCD)-Bildschirm zu liefern. Mit der kontinuierlichen Verkleinerung gemäß der heutigen Technologie werden jedoch Durchbruchspannungen dieser MOS-Hochspannungstransistoren ebenfalls reduziert. Um den Sättigungsstrom eines MOS-Hochspannungstransistors zu erhöhen, wurde der Betriebswiderstand reduziert, wodurch die Durchbruchspannung des MOS-Hochspannungstransistors ebenfalls reduziert wurde. Es ist wünschenswert, den Sättigungsstrom eines MOS-Hochspannungstransistors zu erhöhen, ohne die Durchbruchspannung des MOS-Hochspannungstransistors zu reduzieren.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Die Details von einer oder mehreren Ausführungsformen der Offenbarung werden in den begleitenden Zeichnungen und der nachstehenden Beschreibung dargelegt. Andere Merkmale und Vorteile der Offenbarung werden aus der Beschreibung, den Zeichnungen und den Ansprüchen offensichtlich.
-
1A ist eine Draufsicht eines LDMOS-Hochspannungstransistors gemäß einigen Ausführungsformen. -
1B ist eine Schnittdarstellung eines LDMOS-Hochspannungstransistors von1A gemäß einigen Ausführungsformen. -
2A ist eine Draufsicht eines LDMOS-Hochspannungstransistors gemäß einigen Ausführungsformen. -
2B ist eine Schnittdarstellung eines LDMOS-Hochspannungstransistors von1A gemäß einigen Ausführungsformen. -
3 ist eine Draufsicht eines LDMOS-Hochspannungstransistors gemäß einigen Ausführungsformen. - Die
4A bis4D veranschaulichen einen Herstellungsprozess eines LDMOS-Hochspannungstransistors gemäß einigen Ausführungsformen. - Gleiche Bezugszeichen in den verschiedenen Zeichnungen geben gleiche Elemente an.
- AUSFÜHRLICHE BESCHREIBUNG
- Das Herstellen und Verwenden der Ausführungsformen der Offenbarung wird nachfolgend im Detail beschrieben. Es versteht sich jedoch, dass die Ausführungsformen viele anwendbare erfindungsgemäße Konzepte bereitstellen, die in einer großen Vielfalt von speziellen Kontexten verkörpert sein können. Die speziellen beschriebenen Ausführungsformen sind veranschaulichend und begrenzen den Umfang der Offenbarung nicht.
- Es ist jedoch offensichtlich, dass, wenn auf ein Element oder eine Schicht als „auf”, „verbunden mit” oder „gekoppelt mit” einem anderen Element oder einer anderen Schicht verwiesen wird, es bzw. sie direkt auf oder verbunden oder gekoppelt mit dem anderen Element oder der Schicht sein kann oder dazwischenliegende Elemente oder Schichten vorhanden sein können. Im Gegensatz dazu sind keine dazwischenliegenden Elemente oder Schichten vorhanden, wenn auf ein Element als „direkt auf”, „direkt verbunden mit” oder „direkt gekoppelt mit” einem anderen Element oder einer Schicht verwiesen wird.
- Es ist offensichtlich, dass, obwohl die Begriffe erste, zweite, dritte, usw. hier verwendet sein können, um verschiedene Elemente, Komponenten, Regionen, Schichten und/oder Abschnitte zu beschreiben, diese Elemente, Komponenten, Regionen, Schichten und/oder Abschnitte nicht durch diese Begriffe begrenzt sein sollen. Diese Begriffe werden nur verwendet, um ein Element, eine Komponente, Region, Schicht und/oder einen Abschnitt von einer anderen Region, Schicht und/oder einem anderen Abschnitt zu unterscheiden. Daher könnte ein erstes Element, eine erste Komponente, Region, Schicht oder ein erster Abschnitt, das/die/der nachfolgend beschrieben wird, ein zweites Element, eine zweite Komponente, Region, Schicht oder einen zweiten Abschnitt genannt werden, ohne von den Lehren des vorliegenden erfindungsgemäßen Konzeptes abzuweichen.
- Räumlich relative Begriffe, wie „darunter”, „unter”, „untere”, „über”, „obere” und dergleichen zur Erleichterung der Erörterung hierin verwendet sein, um die Beziehung eines Elements oder Merkmals zu einem bzw. zu anderen Elementen oder Merkmalen wie veranschaulicht in den Figuren zu beschreiben. Es ist offensichtlich, dass die räumlich relativen Begriffe dazu beabsichtigt sind, zusätzlich zu der Ausrichtung, die in den Abbildungen gezeigt ist, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb der Vorrichtung zu umfassen. Wenn die Vorrichtung in den Figuren umgedreht wird, wären dann Elemente, die als „unter” oder „unterhalb von” anderen Elementen oder Merkmalen beschrieben sind, „über” den anderen Elementen oder Merkmalen ausgerichtet. Daher kann der beispielhafte Begriff „über” oder „unter” sowohl eine Ausrichtung darüber als auch darunter umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlichen relativen Beschreiber können dementsprechend interpretiert werden.
- Die hier verwendete Terminologie dient nur dem Zweck bestimmte beispielhafte Ausführungsformen zu beschreiben und soll die vorliegenden erfinderischen Konzepte nicht einschränken. Wie hier verwendet sind die Singularformen „ein” und „der/die/das” dazu beabsichtigt, die Mehrzahlformen ebenfalls einzuschließen, sofern aus dem Kontext nicht eindeutig das Gegenteil hervorgeht. Es sei weiter klargestellt, dass die Begriffe „umfasst” und/oder „umfassend”, wenn sie in dieser Patentbeschreibung verwendet werden, das Vorhandensein von angeführten Funktionen, ganzen Zahlen, Schritten, Operationen, Elementen und/oder Komponenten angeben, aber nicht das Vorhandensein oder das Hinzufügen von ein oder mehreren anderen Funktionen, ganzen Zahlen, Schritten, Operationen, Elementen und/oder Gruppen davon ausschließen.
- Verweise in dieser Beschreibung auf „eine Ausführungsform” bedeuten, dass ein bestimmtes Merkmal, eine Struktur oder Charakteristikum, das in Verbindung mit der Ausführungsform beschrieben wird, in zumindest einer Ausführungsform enthalten ist. Somit beziehen sich die Verwendungen des Ausdrucks „in einer Ausführungsform” an verschiedenen Stellen in dieser gesamten Beschreibung nicht notwendigerweise alle auf die gleiche Ausführungsform. Des Weiteren können die bestimmten Merkmale, Strukturen oder Charakteristika auf jegliche geeignete Weise in einer oder mehreren Ausführungsformen kombiniert sein. Es ist zu verstehen, dass die folgenden Figuren nicht maßstäblich gezeichnet sind; sondern dass diese Figuren lediglich zur Veranschaulichung beabsichtigt sind.
-
1A veranschaulicht eine Draufsicht eines LDMOS-Hochspannungstransistors1 gemäß einer Ausführungsform der vorliegenden Offenbarung. Der LDMOS-Hochspannungstransistor1 umfasst ein Substrat11 , eine Wannenregion17 , eine Sourceregion13 , eine Drainregion14 und ein Gate16 . - Das Substrat
11 kann ein p-dotiertes Substrat oder ein n-dotiertes Substrat sein, was bedeutet, dass das Halbleitersubstrat11 mit Dotierstoffen vom Typ n oder p dotiert sein kann. Das Substrat11 ist aus Silizium, Galliumarsenid, Siliziumgermanium, Siliziumkohlenstoff oder anderen bekannten bei der Verarbeitung einer Halbleitervorrichtung verwendeten Halbleitermaterialien gebildet. Obwohl ein Halbleitersubstrat in den veranschaulichten Beispielen verwendet ist, können bei anderen alternativen Ausführungsformen epitaktisch gewachsene Halbleitermaterialien oder Silizium-auf-Isolator-(SOI)-Schichten als das Substrat11 verwendet sein. - Es ist selbstverständlich, dass Dotierstoffverunreinigungen in ein Halbleitermaterial implantiert sein können, um ein Material vom Typ p oder n zu bilden. Ein Material vom Typ p kann weiter abhängig von der Konzentration des Dotierstoffs als Materialien vom Typ p++, p+, p, p–, p-- klassifiziert werden. Wenn ein Material als ein Material vom Typ p bezeichnet wird, ist es mit Dotierstoffen vom Typ p dotiert und kann irgendeines der Materialien vom Typ p++, p+, p, p–, p-- sein. Ähnlich kann ein Material vom Typ n weiter als Materialien vom Typ n++, n+, n, n–, n-- klassifiziert werden. Wenn ein Material als ein Material vom Typ n bezeichnet wird, ist es mit Dotierstoffen vom Typ n dotiert und kann irgendeines der Materialien vom Typ n++, n+, n, n–, n-- sein. Dotierstoffatome für Materialien vom Typ p umfassen beispielsweise Bor. In Materialien vom Typ n umfassen Dotierstoffatome beispielsweise Phosphor, Arsen und Antimon. Das Dotieren kann durch Ionenimplantationsprozesse erfolgen. Wenn das Dotieren mit fotolithografischen Prozessen gekoppelt ist, kann es in ausgewählten Bereichen durch Implantieren von Atomen in freigelegte Regionen ausgeführt werden, während andere Bereiche maskiert sind. Es können außerdem thermische Treib- oder Glühzyklen verwendet werden, um Thermodiffusion zu verwenden und eine zuvor dotierte Region zu erweitern oder auszudehnen. Als Alternative ermöglicht eine epitaktische Abscheidung von Halbleitermaterialien das In-situ-Dotieren während den epitaktischen Prozessen. Es ist allgemein bekannt, dass eine Implantation durch bestimmte Materialien wie dünne Oxidschichten erfolgen kann.
- Die Dotierungskonzentrationsbeträge für die Wannenregion
17 und die beschriebenen Diffusionen können mit dem verwendeten Prozess und dem speziellen Design variieren. Dotierungskonzentrationen bei einem Material vom Typ p oder einem Material vom Typ n können von 1014 Atomen/cm3 bis 1022 Atomen/cm3 reichen mit einem Material p+/n+ mit Konzentrationen, die beispielsweise größer als ungefähr 1018/cm3 sind. Es können beispielsweise einige andere Bereiche von Konzentrationen verwendet werden wie ein Material n--/p-- mit einer Dotierungskonzentration kleiner als 1014 Atomen/cm3, ein Material n-/p- mit einer Dotierungskonzentration im Bereich von 1014 Atomen/cm3 bis 1016 Atomen/cm3, ein Material n/p mit einer Dotierungskonzentration im Bereich von 1016 Atomen/cm3 bis 1018 Atomen/cm3, ein Material n+/p+ mit einer Dotierungskonzentration im Bereich von 1018 Atomen/cm3 bis 1020 Atomen/cm3 und ein Material n++/p++ mit einer Dotierungskonzentration, die im Bereich von größer als 1020 Atomen/cm3 liegt. Weiter können alternative Bereiche von Konzentrationen, wie ein Material n--/p-- mit einem Dotierungskonzentrationsbereich von ungefähr 1015 bis 1018/cm3 und ein Material n–/p– mit einer Dotierungskonzentration, die 5- bis 100-fach stärker ist als die Konzentration eines Materials n–/p– verwendet werden. - Die Drainregion
14 befindet sich innerhalb der Wannenregion17 . Die Drainregion14 weist mehrere Drainkontakte14c auf. Die Drainregion14 wird durch Implantieren von Ionen eines Dotierstoffs eines ersten Leitfähigkeitstyps wie ein Typ n in die Wannenregion17 gebildet. Die Drainregion14 kann beispielsweise durch Implantieren eines Dotierstoffs vom Typ n wie Phosphor mit einer Konzentration zwischen ungefähr 1 × 1019/cm3 und ungefähr 2 × 1021/cm3 gebildet werden. Alternativ können andere Dotierstoffe vom Typ n wie Arsen, Antimon oder Kombinationen davon ebenfalls verwendet werden. - Die Sourceregion
13 befindet sich innerhalb des Substrats11 . Die Sourceregion13 weist mehrere Sourcekontakte13c auf. Die Sourceregion13 wird durch Implantieren von Ionen eines Dotierstoffs eines ersten Leitfähigkeitstyps wie ein Typ n in das Substrat11 gebildet. Die Sourceregion13 kann beispielsweise durch Implantieren eines Dotierstoffs vom Typ n wie Phosphor mit einer Konzentration zwischen ungefähr 1 × 1019/cm3 und ungefähr 2 × 1021/cm3 gebildet werden. Alternativ können andere Dotierstoffe vom Typ n wie Arsen, Antimon oder Kombinationen davon ebenfalls verwendet werden. - Die Drainregion
14 befindet sich an einer Seite des Gates16 und weist einen ersten Rand141 angrenzend an einen ersten Rand161 des Gates16 auf. Die Sourceregion13 befindet sich an einer gegenüberliegenden Seite des Gates16 und weist einen ersten Rand131 angrenzend an einen zweiten Rand162 des Gates16 auf. Der erste Rand131 der Sourceregion13 und die Wannenregion17 definieren eine Kanallänge L. - Die Sourceregion
13 weist eine Erweiterung d1 in einer Richtung auf, die im Wesentlichen zu einer Kanallänge L senkrecht ist. Die Erweiterung d1 wird von einem zweiten Rand142 der Drainregion14 zu einem zweiten Rand132 der Sourceregion13 gemessen. Der zweite Rand142 der Drainregion14 ist im Wesentlichen zum ersten Rand141 der Drainregion14 senkrecht. Des Weiteren ist der zweite Rand132 der Sourceregion13 auch im Wesentlichen zum ersten Rand131 der Sourceregion13 senkrecht. Bei einer Ausführungsform liegt die Erweiterung d1 in einem Bereich von ungefähr 0,3 bis 1,2 μm. - Die Sourceregion
13 weist eine weitere Erweiterung d3 in einer Richtung auf, die im Wesentlichen zu einer Kanallänge L senkrecht ist. Die Erweiterung d3 wird von einem dritten Rand143 der Drainregion14 zu einem dritten Rand133 der Sourceregion13 gemessen. Der dritte Rand143 der Drainregion14 befindet sich gegenüber dem zweiten Rand142 der Drainregion14 . Der dritte Rand133 der Sourceregion13 befindet sich gegenüber dem zweiten Rand132 der Sourceregion13 . Bei einer Ausführungsform liegt die Erweiterung d3 in einem Bereich von ungefähr 0,3 bis 1,2 μm. - Die Länge der Erweiterung d3 kann die gleiche wie die Erweiterung d1 sein. Alternativ kann sich die Länge der Erweiterung d3 von der Erweiterung d1 unterscheiden. Bei einer Ausführungsform weist die Sourceregion
13 zwei Erweiterungen auf. Bei einer weiteren Ausführungsform kann die Sourceregion13 abhängig von der Designanforderung nur eine Erweiterung aufweisen. Die Länge der Sourceregion13 ist in der Richtung senkrecht zur Kanallänge L ungeufähr 0,3 μm bis 2,4 μm größer als die der Drainregion14 . - Das Gate
16 befindet sich über dem Substrat11 und zwischen der Drainregion14 und der Sourceregion13 . Das Gate16 weist mehrere Gatekontakte16c auf. Das Gate16 weist eine Erweiterung d2 in einer Richtung auf, die im Wesentlichen zur Kanallänge L senkrecht ist. Die Erweiterung d2 wird von dem zweiten Rand142 der Drainregion14 zu einem dritten Rand163 des Gates16 gemessen. Der dritte Rand163 des Gates ist im Wesentlichen zu dem ersten Rand161 oder dem zweiten Rand162 des Gates16 senkrecht. Bei einigen Ausführungsformen erstreckt sich das Gate16 von einer Draufsicht gesehen über den zweiten Rand132 der Sourceregion13 und steht darüber vor. Bei einer Ausführungsform liegt die Erweiterung d2 in einem Bereich von ungefähr 0,3 bis 1,2 μm. - Das Gate
16 weist eine weitere Erweiterung d4 in einer Richtung auf, die im Wesentlichen zu einer Kanallänge L senkrecht ist. Die Erweiterung d4 wird von dem dritten Rand143 der Drainregion14 zu einem vierten Rand164 des Gates16 gemessen. Der vierte Rand164 des Gates befindet sich gegenüber dem dritten Rand163 des Gates16 . Bei einer Ausführungsform liegt die Erweiterung d4 in einem Bereich von ungefähr 0,3 bis 1,2 μm. Die Länge der Erweiterung d4 kann die gleiche wie die der Erweiterung Q sein. Alternativ kann sich die Länge der Erweiterung d4 von der Erweiterung Q unterscheiden. Bei einer Ausführungsform weist das Gate16 zwei Erweiterungen auf. Bei einer weiteren Ausführungsform kann das Gate16 abhängig von der Designanforderung nur eine Erweiterung aufweisen. Die Länge des Gates16 ist ungefähr 0,3 μm bis 2,4 μm größer als die der Drainregion14 in der Richtung senkrecht zur Kanallänge L. - Bei der konventionellen Technik sollte der Betriebswiderstand des Gates reduziert sein, um den Sättigungsstrom eines LDMOS-Hochspannungstransistors zu erhöhen. Das Reduzieren des Betriebswiderstandes würde jedoch die Durchbruchspannung des LDMOS-Hochspannungstransistors ebenfalls verringern, wodurch die Leistung des LDMOS-Hochspannungstransistors beeinträchtigt wird. Gemäß der vorliegenden Offenbarung würde sich durch Erweitern der Sourceregion in der senkrechten Richtung zum Kanal die äquivalente Kanalbreite ebenfalls vergrößern, sodass sich der Sättigungsstrom des LDMOS-Hochspannungstransistors erhöht, ohne die Durchbruchspannung des Transistors zu verändern. Bei einer Ausführungsform läge ein Anstieg des Sättigungsstroms des LDMOS-Hochspannungstransistors in einem Bereich von ungefähr 1% bis 2,4%. Das Erhöhen des Sättigungsstroms jedes Transistors würde die Gesamtzahl von Transistoren in einem Chip reduzieren, was wiederum die Chipfläche und die Herstellungskosten reduzieren würde.
-
1B veranschaulicht eine Schnittdarstellung des LDMOS-Hochspannungstransistors1 in1A entlang der Linie X-X'. Der LDMOS-Hochspannungstransistor1 umfasst ein Substrat11 , eine Wannenregion17 , eine Sourceregion13 , eine Drainregion14 , ein Gate16 , Abstandselemente18 und mehrere Isolierungsregionen19 ,19a ,19b . - Die Wannenregion
17 befindet sich innerhalb des Substrats11 . Die Wannenregion17 umgibt die Drainregion14 . Die Sourceregion13 und die Drainregion14 sind entsprechend von dem Substrat11 und der Wannenregion17 umgeben. Das Gate16 befindet sich auf dem Substrat11 . Die Abstandselemente18 befinden sich auf dem Substrat und neben beiden Seiten des Gates16 . - Die Isolierungsregionen
19 ,19a ,19b erstrecken sich von einer oberen Fläche der Wannenregion17 oder dem Substrat11 in die Wannenregion17 oder das Substrat11 . Die Isolierungsregionen19a ,19b werden verwendet, um sie von angrenzenden Vorrichtungen auf dem gleichen Substrat11 zu isolieren. Die Isolierungsregion19 reduziert das elektrische Feld in der Nähe der Drainregion14 des LDMOS-Hochspannungstransistors1 . Die Isolierungsregionen19 ,19a ,19b können flache Grabenisolations-(STI)-Regionen sein. Bei einer weiteren Ausführungsform können die Isolierungsregionen19 ,19a ,19b auch andere Arten von Isolierungsregionen wie Feldoxidregionen sein. -
2A veranschaulicht eine Draufsicht eines LDMOS-Hochspannungstransistors2 gemäß einer Ausführungsform der vorliegenden Offenbarung. Der LDMOS-Hochspannungstransistor2 umfasst ein Substrat21 , eine Wannenregion27 , eine Sourceregion23 , eine Drainregion24 und ein Gate26 . - Das Substrat
21 kann ein p-dotiertes Substrat oder ein n-dotiertes Substrat sein, was bedeutet, dass das Halbleitersubstrat21 mit Dotierstoffen vom Typ n oder p dotiert sein kann. Das Substrat21 ist aus Silizium, Galliumarsenid, Siliziumgermanium, Siliziumkohlenstoff oder anderen bekannten bei der Verarbeitung einer Halbleitervorrichtung verwendeten Halbleitermaterialien gebildet. Obwohl ein Halbleitersubstrat in den veranschaulichten Beispielen verwendet wird, können bei anderen alternativen Ausführungsformen epitaktisch gewachsene Halbleitermaterialien oder Silizium-auf-Isolator-(SOI)-Schichten als das Substrat21 verwendet werden. - Es ist selbstverständlich, dass Dotierstoffverunreinigungen in ein Halbleitermaterial implantiert werden können, um ein Material vom Typ p oder n zu bilden. Ein Material vom Typ p kann weiter abhängig von der Konzentration des Dotierstoffs als Materialien vom Typ p++, p+, p, p–, p-- klassifiziert werden. Wenn ein Material als ein Material vom Typ p bezeichnet wird, ist es mit Dotierstoffen vom Typ p dotiert und kann irgendeines der Materialien vom Typ p++, p+, p, p–, p-- sein. Ähnlich kann ein Material vom Typ n weiter als Materialien vom Typ n++, n+, n, n–, n-- klassifiziert werden. Wenn ein Material als ein Material vom Typ n bezeichnet wird, ist es mit Dotierstoffen vom Typ n dotiert und kann irgendeines der Materialien vom Typ n++, n+, n, n–, n-- sein. Dotierstoffatome für Materialien vom Typ p umfassen beispielsweise Bor. In Materialien vom Typ n umfassen Dotierstoffatome beispielsweise Phosphor, Arsen und Antimon. Das Dotieren kann durch Ionenimplantationsprozesse erfolgen. Wenn das Dotieren mit fotolithografischen Prozessen gekoppelt ist, kann es in ausgewählten Bereichen durch Implantieren von Atomen in freigelegte Regionen ausgeführt werden, während andere Bereiche maskiert sind. Es können außerdem thermische Treib- oder Glühzyklen verwendet werden, um Thermodiffusion zu verwenden und eine zuvor dotierte Region zu erweitern oder auszudehnen. Als Alternative ermöglicht eine epitaktische Abscheidung von Halbleitermaterialien das In-situ-Dotieren während den epitaktischen Prozessen. Es ist allgemein bekannt, dass eine Implantation durch bestimmte Materialien wie dünne Oxidschichten erfolgen kann.
- Die Dotierungskonzentrationsbeträge für die Wannenregion
27 und die beschriebenen Diffusionen können mit dem verwendeten Prozess und dem speziellen Design variieren. Dotierungskonzentrationen bei einem Material vom Typ p oder einem Material vom Typ n können von 1014 Atomen/cm3 bis 1022 Atomen/cm3 reichen mit einem Material p+/n+ mit Konzentrationen, die beispielsweise größer als ungefähr 1018/cm3 sind. Es können beispielsweise einige andere Bereiche von Konzentrationen verwendet werden wie ein Material n--/p-- mit einer Dotierungskonzentration kleiner als 1014 Atomen/cm3, ein Material n–/p– mit einer Dotierungskonzentration im Bereich von 1014 Atomen/cm3 bis 1016 Atomen/cm3, ein Material n/p mit einer Dotierungskonzentration im Bereich von 1016 Atomen/cm3 bis 1018 Atomen/cm3, ein Material n+/p+ mit einer Dotierungskonzentration im Bereich von 1018 Atomen/cm3 bis 1020 Atomen/cm3 und ein Material n++/p++ mit einer Dotierungskonzentration, die im Bereich von größer als 1020 Atomen/cm3 liegt. Weiter können alternative Bereiche von Konzentrationen, wie ein Material n--/p-- mit einem Dotierungskonzentrationsbereich von ungefähr 1015 bis 1018/cm3 und ein Material n–/p– mit einer Dotierungskonzentration, die 5- bis 100-fach stärker ist als die Konzentration eines Materials n–/p– verwendet werden. - Die Drainregion
24 befindet sich innerhalb der Wannenregion27 . Die Drainregion24 weist mehrere Drainkontakte24c auf. Die Drainregion24 wird durch Implantieren von Ionen eines Dotierstoffs eines ersten Leitfähigkeitstyps wie ein Typ n in die Wannenregion27 gebildet. Die Drainregion24 kann beispielsweise durch Implantieren eines Dotierstoffs vom Typ n wie Phosphor mit einer Konzentration zwischen ungefähr 1 × 1019/cm3 und ungefähr 2 × 1021/cm3 gebildet werden. Alternativ können andere Dotierstoffe vom Typ n wie Arsen, Antimon oder Kombinationen davon ebenfalls verwendet werden. - Die Sourceregion
23 befindet sich innerhalb des Substrats21 . Die Sourceregion23 weist mehrere Sourcekontakte23c auf. Die Sourceregion23 wird durch Implantieren von Ionen eines Dotierstoffs eines ersten Leitfähigkeitstyps wie ein Typ n in das Substrat21 gebildet. Die Sourceregion23 kann beispielsweise durch Implantieren eines Dotierstoffs vom Typ n wie Phosphor mit einer Konzentration zwischen ungefähr 1 × 1019/cm3 und ungefähr 2 × 1021/cm3 gebildet werden. Alternativ können andere Dotierstoffe vom Typ n wie Arsen, Antimon oder Kombinationen davon ebenfalls verwendet werden. - Die Drainregion
24 befindet sich an einer Seite des Gates26 und weist einen ersten Rand241 angrenzend an einen ersten Rand261 des Gates26 auf. Die Sourceregion23 befindet sich an einer gegenüberliegenden Seite des Gates26 und weist einen ersten Rand231 angrenzend an den zweiten Rand262 des Gates26 auf. Der erste Rand231 der Sourceregion23 und die Wannenregion27 definieren eine Kanallänge L. - Das Gate
26 befindet sich über dem Substrat21 und zwischen der Sourceregion23 und der Drainregion24 . Das Gate26 weist einen Erweiterungsabschnitt26e auf, der sich entlang eines zweiten Rands242 der Drainregion24 erstreckt. Der zweite Rand242 der Drainregion24 ist im Wesentlichen zu dem ersten Rand241 der Drainregion24 senkrecht. Bei einer weiteren Ausführungsform kann sich der Erweiterungsabschnitt26e des Gates26 entlang eines dritten Randes243 der Drainregion24 erstrecken. Der dritte Rand243 der Drainregion24 befindet sich gegenüber dem zweiten Rand242 der Drainregion24 . Alternativ kann das Gate26 zwei Erweiterungsabschnitte umfassen: einer, der sich entlang dem zweiten Rand242 der Drainregion24 erstreckt, und der andere erstreckt sich entlang dem dritten Rand243 der Drainregion24 . Bei einer weiteren Ausführungsform kann das Gate26 zwei Erweiterungsabschnitte umfassen: einer, der sich entlang dem zweiten Rand242 der Drainregionen24 erstreckt, und der andere erstreckt sich entlang einem zweiten Rand232 der Sourceregion23 . Der zweite Rand232 der Sourceregion23 ist im Wesentlichen zu dem ersten Rand231 der Sourceregion23 senkrecht. Bei einer weiteren Ausführungsform kann das Gate26 vier Erweiterungsabschnitte umfassen: einer, der sich entlang dem zweiten Rand242 der Drainregionen24 erstreckt, ein weiterer, der sich entlang dem dritten Rand243 der Drainregionen24 erstreckt, ein weiterer, der sich entlang dem zweiten Rand232 der Sourceregionen23 erstreckt, und der andere erstreckt sich entlang einem dritten Rand233 der Sourceregion23 . Der dritte Rand233 der Sourceregion befindet sich gegenüber dem zweiten Rand232 der Sourceregion23 . - Wenn eine positive Spannung an das Gate
26 des LDMOS-Hochspannungstransistors2 angelegt wird, können die Elektronen von den Drainregionen24 auf zwei Arten übertragen werden: zum einen von der Drainregion24 zu dem Gate26 und zum anderen von der Drainregion24 zu dem Erweiterungsabschnitt26e von dem Gate26 . Durch Erweitern des Gates entlang von einem Rand oder zwei Rändern der Drainregionen steigt daher der Sättigungsstrom des LDMOS-Hochspannungstransistors2 an, ohne die Durchbruchspannung des Transistors zu verändern. Bei einer Ausführungsform läge ein Anstieg des Sättigungsstroms des LDMOS-Hochspannungstransistors2 in einem Bereich von ungefähr 2% bis 2,5%. Das Erhöhen des Sättigungsstroms jedes Transistors würde die Gesamtzahl der verwendeten Transistoren in einem Chip reduzieren, was wiederum die Chipfläche und die Herstellungskosten reduzieren würde. -
2B veranschaulicht eine Schnittdarstellung des LDMOS-Hochspannungstransistors2 in2A entlang der Linie Y-Y'. Der LDMOS-Hochspannungstransistor2 , der in2B gezeigt ist, umfasst ein Substrat21 , eine Wannenregion27 , eine Drainregion24 , einen Erweiterungsabschnitt26e von dem Gate, Abstandselemente28 und eine Isolierungsregion29 . - Die Wannenregion
27 befindet sich innerhalb des Substrats21 . Die Wannenregion27 umgibt die Drainregion24 . Der Erweiterungsabschnitt26e des Gates befindet sich auf dem Substrat21 . Die Abstandselemente28 befinden sich auf dem Substrat21 und angrenzend an beide Seiten des Erweiterungsabschnitts26e von dem Gate. - Die Isolierungsregion
29 erstreckt sich von einer oberen Fläche der Wannenregion27 oder dem Substrat21 in die Wannenregion27 oder das Substrat21 . Die Isolierungsregion29 kann eine flache Grabenisolations-(STI)-Region sein. Bei einer weiteren Ausführungsform kann die Isolierungsregion29 auch andere Arten von Isolierungsregionen wie eine Feldoxidregion sein. - Da das Gate
26 in2A den Erweiterungsabschnitt26e aufweist, der sich entlang dem zweiten Rand242 der Drainregion24 erstreckt, ist aus2B ersichtlich, dass das Gate26e sich auf dem Substrat21 befindet, selbst bei der Schnittdarstellung in einer Richtung, die zur Kanallänge L senkrecht ist. Wenn eine positive Spannung an das Gate des LDMOS-Hochspannungstransistors2 angelegt wird, würden die Elektronen durch den Erweiterungsabschnitt26e von dem Gate an den Rändern der Isolierungsregion29 akkumuliert. Daher können die Elektronen zusätzlich zu dem Weg von der Drainregion24 zu dem Gate26 auch von der Drainregion24 zu dem Erweiterungsabschnitt26e von dem Gate26 übertragen werden. Durch Erweitern des Gates entlang von einem Rand oder zwei Rändern der Drainregionen steigt daher der Sättigungsstrom des LDMOS-Hochspannungstransistors2 an, ohne die Durchbruchspannung des LDMOS-Hochspannungstransistors zu verändern. Das Erhöhen des Sättigungsstroms jedes Transistors würde die Gesamtzahl der verwendeten Transistoren in einem Chip reduzieren, was wiederum die Chipfläche und die Herstellungskosten reduzieren würde. -
3 veranschaulicht eine Draufsicht eines LDMOS-Hochspannungstransistors3 gemäß einer Ausführungsform der vorliegenden Offenbarung. Der LDMOS-Hochspannungstransistor31 umfasst ein Substrat31 , eine Wannenregion37 , eine Sourceregion33 , eine Drainregion34 und ein Gate36 . - Der LDMOS-Hochspannungstransistor
3 in3 ist dem LDMOS-Hochspannungstransistor1 in1A ähnlich, außer dass das Gate36 des LDMOS-Hochspannungstransistors3 weiter einen Erweiterungsabschnitt36e umfasst. Der Erweiterungsabschnitt36e des Gates36 erstreckt sich entlang einem Rand der Drainregion34 . Bei einer weiteren Ausführungsform kann sich der Erweiterungsabschnitt36e des Gates36 entlang einem gegenüberliegenden Rand der Drainregion34 erstrecken. Alternativ kann das Gate36 zwei Erweiterungsabschnitte umfassen: einer, der sich entlang einem Rand der Drainregion34 erstreckt, und der andere erstreckt sich entlang einem gegenüberliegenden Rand der Drainregion34 . Bei einer weiteren Ausführungsform kann das Gate36 zwei Erweiterungsabschnitte umfassen: einer, der sich entlang einem Rand der Drainregionen34 erstreckt, und der andere erstreckt sich entlang einem Rand der Sourceregion33 . - Der LDMOS-Hochspannungstransistor
3 weist wie gezeigt in1A die erweiterte Quellenregion33 auf und das erweiterte Gate36e wie gezeigt in2A . Daher weist der LDMOS-Hochspannungstransistor3 im Vergleich mit dem in1A oder2A einen größeren Sättigungsstrom auf. Bei einer Ausführungsform läge ein Anstieg des Sättigungsstroms des LDMOS-Hochspannungstransistors2 in einem Bereich von ungefähr 2% bis 2,5%. Das Erhöhen des Sättigungsstroms jedes Transistors würde die Gesamtzahl der verwendeten Transistoren in einem Chip reduzieren, was wiederum die Chipfläche und die Herstellungskosten reduzieren würde. - Die
4A bis4D , veranschaulichen in Schnittdarstellungen ein Verfahren zur Herstellung eines LDMOS-Hochspannungstransistors gemäß einigen Ausführungsformen. Der resultierende LDMOS-Hochspannungstransistor kann der in1B gezeigte LDMOS-Hochspannungstransistor1 sein. Alternative Verfahren können verwendet werden, um den in1B gezeigten LDMOS-Hochspannungstransistor1 herzustellen. - Wie veranschaulicht in
4A , ist ein Substrat vom Typ p41 bereitgestellt. Ein Fotolithografieprozess wird auf einer Oxidschicht (nicht gezeigt) auf dem Substrat41 angewandt, um eine Fotolackstruktur zur selektiven Implantation von Dotierstoffen vom Typ n zu bilden. Die Dotierstoffe vom Typ n werden dann durch einen thermischen Prozess in das Substrat41 getrieben, um eine Wannenregion vom Typ n47 zu bilden. Die Wannenregion47 bildet eine Erweiterung des Drain eines N-Kanal-LDMOS-Hochspannungstransistors des Verstärkungstyps, der anschließend zu bilden ist. Bei anderen Ausführungsformen wird die Wannenregion47 durch Phosphordiffusion gebildet. Die Wannenregion47 kann sich zu einer Tiefe in einem Bereich von ungefähr 1,5 μm bis 5,0 μm in dem Substrat41 erstrecken. - Dann kann selektive Oxidation ausgeführt werden, um die Isolierungsregionen
49 ,49a ,49b zu bilden. Die Isolierungsregionen49a ,49b werden verwendet, um den zu bildenden LDMOS-Hochspannungstransistor von angrenzenden Vorrichtungen auf dem gleichen Substrat zu isolieren. Die Isolierungsregion49 wird gebildet, um das elektrische Feld in der Nähe der Drainregion des zu bildenden LDMOS-Hochspannungstransistors zu reduzieren. - In
4B wird eine Polyschicht46' mit einer Dicke in einem Bereich von ungefähr 2000 ☐ bis zu ungefähr 5000 ☐ auf dem Substrat41 gebildet. Ein chemischer Gasphasenabscheidungs-(CVD)-Prozess kann verwendet werden, um die Polyschicht46' zu bilden, obwohl andere geeignete Prozesse verwendet werden können. Ein Fotolithografieprozess wird dann angewandt, um die Fotolackstruktur42 zu bilden und ein Gate des zu bildenden LDMOS-Hochspannungstransistors zu erzeugen. - Unter Bezugnahme auf
4C wird ein anisotroper Ätzprozess wie ein Plasmatrockenätzprozess auf dem Substrat41 angewandt, was das Gate46 erzeugt. Nachdem das Gate erzeugt wurde, wird ein TEOS-Oxidfilm mit einer Dicke von ungefähr 500 ☐ bis zu ungefähr 3000 ☐ auf dem Substrat41 abgeschieden. Es wird dann ein Trockenätzprozess an dem Substrat11 angewandt, der das Oxid von den flachen Bereichen entfernt, während er Gateabstandselemente48a ,48b an den Seitenwänden des Gates46 hinterlässt. Andere Abstandselementdielektrika, wie Si3N4 können ebenfalls verwendet werden. Alternativ kann vor der Bildung der Gateabstandselemente48a ,48b eine flache und schwach dotierte Region vom Typ n (nicht gezeigt) zwischen den Isolierungsregionen49a ,49b und dem Gate46 gebildet werden. - Unter Bezugnahme auf
4D wird nach der Bildung der Abstandselemente eine starke und tiefe Ionenimplantation vom Typ n ausgeführt, um eine Sourceregion43 und eine Drainregion44 zu bilden. Vorzugsweise ist dies ein selbstausrichtender Prozess, bei dem die Ränder der Sourceregion43 durch das Strukturieren der Isolierungsregion49a und des Gateabstandselements48a definiert werden, und die Ränder der Drainregion44 werden durch das Strukturieren der Isolierungsregion49b und des Gateabstandselements48b definiert. Eine Silizidschicht (nicht gezeigt) kann auf der oberen Fläche der Source-/Drain-Regionen43 ,44 und dem Gate46 selektiv gebildet werden, um den Widerstand der Source-/Drain- und Gateregionen zu reduzieren. Der Herstellungsprozess des LDMOS-Transistors in dieser bevorzugten Ausführungsform wird durch das Bilden von Metallkontakten (nicht gezeigt) an dem Gate46 , der Sourceregion43 und der Drainregion44 beispielsweise unter Verwendung von bekannten Materialien und Verfahren abgeschlossen. - Während des Bildens der Sourceregion
43 und der Drainregion44 wird die Länge der Sourceregion43 in einer Richtung, die im Wesentlichen zu einer Kanallänge L senkrecht ist, größer gebildet als die der Drainregion44 . Die Sourceregion43 ist in der Länge ungefähr 0,3 μm bis 2,4 μm länger als die Drainregion44 . - In Anbetracht des obigen besteht ein bevorzugter Aspekt der vorliegenden Offenbarung aus dem Bereitstellen eines LDMOS-Hochspannungstransistors, der einen größeren Sättigungsstrom aufweist, während die gleiche Durchbruchspannung beibehalten wird, indem die Sourceregion erweitert und/oder das Gate erweitert wird. Das Erhöhen des Sättigungsstroms jedes Transistors würde die Gesamtzahl der verwendeten Transistoren in einem Chip reduzieren, was wiederum die Chipfläche und die Herstellungskosten reduzieren würde.
- Gemäß Ausführungsformen der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung ein Substrat, ein Gate, eine erste dotierte Region und eine zweite dotierte Region. Das Gate befindet sich über dem Substrat. Die erste dotierte Region und die zweite dotierte Region befinden sich in dem Substrat. Die erste dotierte Region und die zweite dotierte Region sind von einem gleichen Leitfähigkeitstyp und durch das Gate getrennt. Die Länge der ersten dotierten Region ist in einer Richtung, die im Wesentlichen zu einer Kanallänge senkrecht ist, größer als eine Länge der zweiten dotierten Region, die zwischen der ersten dotierten Region und der zweiten dotierten Region definiert ist.
- Gemäß einer Ausführungsform umfasst ein Hochspannungs-MOSFET ein Substrat, ein Gate, eine erste dotierte Region und eine zweite dotierte Region. Das Gate befindet sich über dem Substrat. Die erste dotierte Region und eine zweite dotierte Region befinden sich in dem Substrat. Die erste dotierte Region und die zweite dotierte Region sind von einem gleichen Leitfähigkeitstyp und durch das Gate getrennt. Das Gate umfasst eine Erweiterung, die sich entlang einem Rand der zweiten dotierten Region in einer Richtung erstreckt, die im Wesentlichen parallel zu einer Kanallänge ist, die zwischen der ersten dotierten Region und der zweiten dotierten Region definiert ist.
- Gemäß einer weiteren Ausführungsform umfasst ein Verfahren zur Herstellung eines Hochspannungs-MOSFET: Bilden eines Substrats; Bilden eines Gates auf dem Substrat; Bilden einer ersten dotierten Region in dem Substrat; und Bilden einer zweiten Region in dem Substrat. Die erste dotierte Region und die zweite dotierte Region sind von einem gleichen Leitfähigkeitstyp und durch das Gate getrennt. Die Länge der ersten dotierten Region ist größer als die Länge der zweiten dotierten Region in einer Richtung, die im Wesentlichen zu einer Kanallänge senkrecht ist, die zwischen der ersten dotierten Region und der zweiten dotierten Region definiert ist.
- Das Vorhergehende beschreibt Merkmale von mehreren Ausführungsformen, sodass ein Durchschnittsfachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Einem Durchschnittsfachmann sollte offensichtlich sein, dass er ohne Weiteres die vorliegende Offenbarung als eine Basis verwenden kann, um andere Vorrichtungen und Schaltungen zu konzipieren oder zu modifizieren, um die gleichen Zwecke auszuführen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu erreichen. Ein Durchschnittsfachmann sollte auch realisieren, dass solche äquivalenten Aufbauten nicht vom Sinn und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hierin vornehmen kann, ohne vom Sinn und Umfang der vorliegenden Offenbarung abzuweichen.
Claims (20)
- Halbleitervorrichtung, umfassend: ein Substrat; ein Gate über dem Substrat; eine erste dotierte Region und eine zweite dotierte Region in dem Substrat, wobei die erste dotierte Region und die zweite dotierte Region den gleichen Leitfähigkeitstyp haben und durch das Gate getrennt sind; wobei die Länge der ersten dotierten Region größer ist als die Länge der zweiten dotierten Region in einer Richtung, die im Wesentlichen zu einer Kanallänge senkrecht ist, die zwischen der ersten dotierten Region und der zweiten dotierten Region definiert ist.
- Halbleitervorrichtung nach Anspruch 1, weiter umfassend: eine dritte dotierte Region, welche die zweite dotierte Region umgibt, wobei die dritte dotierte Region und die zweite dotierte Region den gleichen Leitfähigkeitstyp haben und eine Verunreinigungskonzentration der dritten dotierten Region sich von einer Verunreinigungskonzentration der zweiten Region unterscheidet; und eine vierte dotierte Region, welche die erste dotierte Region umgibt, wobei sich der Leitfähigkeitstyp der vierten dotierten Region von dem Leitfähigkeitstyp der ersten dotierten Region unterscheidet.
- Halbleitervorrichtung nach Anspruch 1, weiter umfassend: eine dritte dotierte Region, welche die zweite dotierte Region umgibt, wobei die dritte dotierte Region und die zweite dotierte Region den gleichen Leitfähigkeitstyp haben und eine Verunreinigungskonzentration der dritten dotierten Region sich von einer Verunreinigungskonzentration der zweiten Region unterscheidet; und eine vierte dotierte Region, welche die erste dotierte Region umgibt, wobei die vierte dotierte Region und die erste dotierte Region den gleichen Leitfähigkeitstyp haben und sich eine Verunreinigungskonzentration der vierten dotierten Region von einer Verunreinigungskonzentration der ersten Region unterscheidet, wobei die dritte dotierte Region gegen die vierte dotierte Region isoliert ist.
- Halbleitervorrichtung nach einem der vorstehenden Ansprüche, weiter umfassend eine Isolierungsregion in dem Substrat und unter dem Gate.
- Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei die Differenz zwischen der Länge der ersten dotierten Region und der Länge der zweiten dotierten Region ungefähr 0,3 μm bis ungefähr 1,2 μm ist.
- Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei die Länge des Gates größer ist als die Länge der zweiten dotierten Region in einer Richtung, die zur Kanallänge im Wesentlichen senkrecht ist.
- Halbleitervorrichtung nach Anspruch 6, wobei die Differenz zwischen der Länge des Gates und der Länge der zweiten dotierten Region in einem Bereich von ungefähr 0,3 bis 1,2 μm liegt.
- Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei das Gate einen ersten Erweiterungsabschnitt an einem Ende des Gates umfasst, wobei der erste Erweiterungsabschnitt zur zweiten Region und entlang einer Richtung, die im Wesentlichen parallel zur Kanallänge ist, proximal ist.
- Halbleitervorrichtung nach Anspruch 8, wobei das Gate weiter einen zweiten Erweiterungsabschnitt umfasst, wobei der zweite Erweiterungsabschnitt zur ersten Region und entlang einer Richtung, die im Wesentlichen parallel zur Kanallänge ist, proximal ist.
- Hochspannungs-MOSFET, umfassend: ein Substrat; ein Gate über dem Substrat; eine erste dotierte Region und eine zweite dotierte Region in dem Substrat, wobei die erste dotierte Region und die zweite dotierte Region den gleichen Leitfähigkeitstyp haben und durch das Gate getrennt sind; wobei das Gate eine Erweiterung umfasst, die sich entlang einem Rand der zweiten dotierten Region in einer Richtung, die im Wesentlichen parallel zu einer Kanallänge ist, erstreckt, die zwischen der ersten dotierten Region und der zweiten dotierten Region definiert ist.
- Hochspannungs-MOSFET nach Anspruch 10, weiter umfassend: eine erste Wanne, in der die zweite dotierte Region gebildet ist, wobei die erste Wanne und die zweite dotierte Region den gleichen Leitfähigkeitstyp haben und sich eine Verunreinigungskonzentration der ersten Wanne von einer Verunreinigungskonzentration der zweiten Region unterscheidet; und eine zweite Wanne, in der die erste dotierte Region gebildet ist, wobei sich der Leitfähigkeitstyp der zweiten Wanne von dem Leitfähigkeitstyp der ersten dotierten Region unterscheidet.
- Hochspannungs-MOSFET nach Anspruch 10, weiter umfassend: eine erste Wanne, in der die zweite dotierte Region gebildet ist, wobei die erste Wanne und die zweite dotierte Region von dem gleichen Leitfähigkeitstyp sind und sich eine Verunreinigungskonzentration der ersten Wanne von einer Verunreinigungskonzentration der zweiten Region unterscheidet; und eine zweite Wanne, in der die erste dotierte Region gebildet ist, wobei die zweite Wanne und die erste dotierte Region den gleichen Leitfähigkeitstyp haben und sich eine Verunreinigungskonzentration der zweiten Wanne von einer Verunreinigungskonzentration der ersten Region unterscheidet, wobei die erste Wanne gegen die zweite Wanne isoliert ist.
- Hochspannungs-MOSFET nach einem der Ansprüche 10 bis 12, wobei ein Rand der ersten dotierten Region, die parallel zur Kanallänge ist, mit einem Rand der zweiten dotierten Region fehlausgerichtet ist, die zur Kanallänge in einem ersten Abstand parallel ist.
- Hochspannungs-MOSFET nach Anspruch 13, wobei der erste Abstand in einem Bereich von ungefähr 0,3 bis ungefähr 1,2 μm liegt.
- Hochspannungs-MOSFET nach einem der Ansprüche 10 bis 14, wobei die Länge des Gates größer ist als die Länge der zweiten dotierten Region in einer Richtung, die zur Kanallänge im Wesentlichen senkrecht ist.
- Hochspannungs-MOSFET nach einem der Ansprüche 10 bis 15, wobei die Differenz zwischen der Länge des Gates und der Länge der zweiten dotierten Region in einem Bereich von ungefähr 0,3 bis 1,2 μm liegt.
- Hochspannungs-MOSFET nach einem der Ansprüche 10 bis 16, wobei sich das Gate entlang einem Rand der ersten dotierten Region in einer Richtung erstreckt, die im Wesentlichen parallel zur Kanallänge ist.
- Verfahren zur Herstellung eines Hochspannungs-MOSFET, wobei das Verfahren umfasst: Bilden eines Substrats; Bilden eines Gates auf dem Substrat; Bilden einer ersten dotierten Region in dem Substrat; und Bilden einer zweiten Region in dem Substrat, wobei die erste dotierte Region und die zweite dotierte Region den gleichen Leitfähigkeitstyp haben und durch das Gate getrennt sind, wobei die Länge der ersten dotierten Region größer ist als die Länge der zweiten dotierten Region in einer Richtung, die im Wesentlichen zu einer Kanallänge senkrecht ist, die zwischen der ersten dotierten Region und der zweiten dotierten Region definiert ist.
- Verfahren nach Anspruch 18, wobei die Differenz zwischen der Länge der ersten dotierten Region und der Länge der zweiten dotierten Region in einem Bereich von ungefähr 0,3 bis ungefähr 1,2 μm liegt.
- Verfahren nach Anspruch 18 oder 19, wobei sich das Gate entlang einem Rand der zweiten Region in einer Richtung erstreckt, die im Wesentlichen parallel zur Kanallänge ist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/965,685 US9911845B2 (en) | 2015-12-10 | 2015-12-10 | High voltage LDMOS transistor and methods for manufacturing the same |
US14/965,685 | 2015-12-10 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102016100128A1 true DE102016100128A1 (de) | 2017-06-14 |
DE102016100128B4 DE102016100128B4 (de) | 2020-04-09 |
Family
ID=58773177
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102016100128.7A Active DE102016100128B4 (de) | 2015-12-10 | 2016-01-05 | LDMOS-Hochspannungstransistor und Verfahren zu dessen Herstellung |
Country Status (4)
Country | Link |
---|---|
US (3) | US9911845B2 (de) |
CN (1) | CN106876462B (de) |
DE (1) | DE102016100128B4 (de) |
TW (1) | TWI635542B (de) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20190019472A1 (en) * | 2017-07-13 | 2019-01-17 | Vanguard International Semiconductor Corporation | Display system and method for forming an output buffer of a source driver |
CN111162115B (zh) * | 2018-11-08 | 2023-03-24 | 旺宏电子股份有限公司 | 半导体元件及其制造方法 |
US11329154B2 (en) * | 2019-04-23 | 2022-05-10 | Atomera Incorporated | Semiconductor device including a superlattice and an asymmetric channel and related methods |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0008691A1 (de) * | 1978-08-31 | 1980-03-19 | International Business Machines Corporation | Speicherzelle für eine Eimerkettenschaltung |
Family Cites Families (45)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4243997A (en) * | 1976-03-25 | 1981-01-06 | Tokyo Shibaura Electric Co., Ltd. | Semiconductor device |
US4358890A (en) * | 1978-08-31 | 1982-11-16 | Ibm Corporation | Process for making a dual implanted drain extension for bucket brigade device tetrode structure |
JPS57172770A (en) * | 1981-04-16 | 1982-10-23 | Toshiba Corp | Insulating gate type field effect transistor |
US5065203A (en) * | 1988-07-07 | 1991-11-12 | Tektronix, Inc. | Trench structured charge-coupled device |
US5386136A (en) * | 1991-05-06 | 1995-01-31 | Siliconix Incorporated | Lightly-doped drain MOSFET with improved breakdown characteristics |
DE69215858T2 (de) * | 1992-04-17 | 1997-05-15 | Sgs Thomson Microelectronics | Junction-isoliertes, hochspannungsintegriertes MOS-Bauelement |
JPH07179078A (ja) | 1993-12-21 | 1995-07-18 | Oji Yuka Synthetic Paper Co Ltd | 熱転写画像受容シート |
US6236084B1 (en) * | 1998-06-01 | 2001-05-22 | Seiko Instruments Inc. | Semiconductor integrated circuit device having double diffusion insulated gate field effect transistor |
US6365932B1 (en) * | 1999-08-20 | 2002-04-02 | Denso Corporation | Power MOS transistor |
US6552389B2 (en) * | 2000-12-14 | 2003-04-22 | Kabushiki Kaisha Toshiba | Offset-gate-type semiconductor device |
JP3713490B2 (ja) * | 2003-02-18 | 2005-11-09 | 株式会社東芝 | 半導体装置 |
JP4927340B2 (ja) * | 2005-02-24 | 2012-05-09 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置 |
US7315052B2 (en) * | 2006-03-02 | 2008-01-01 | Micrel, Inc. | Power FET with embedded body pickup |
US20090020813A1 (en) * | 2007-07-16 | 2009-01-22 | Steven Howard Voldman | Formation of lateral trench fets (field effect transistors) using steps of ldmos (lateral double-diffused metal oxide semiconductor) technology |
JP2009239111A (ja) * | 2008-03-27 | 2009-10-15 | Sanyo Electric Co Ltd | 半導体装置 |
US7847351B2 (en) * | 2008-04-11 | 2010-12-07 | Texas Instruments Incorporated | Lateral metal oxide semiconductor drain extension design |
CN101540339A (zh) * | 2009-05-05 | 2009-09-23 | 浙江大学 | 高边nldmos结构 |
JP5503897B2 (ja) * | 2009-05-08 | 2014-05-28 | 三菱電機株式会社 | 半導体装置 |
US8138049B2 (en) * | 2009-05-29 | 2012-03-20 | Silergy Technology | Fabrication of lateral double-diffused metal oxide semiconductor (LDMOS) devices |
JP5534298B2 (ja) * | 2009-06-16 | 2014-06-25 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US8362557B2 (en) * | 2009-12-02 | 2013-01-29 | Fairchild Semiconductor Corporation | Stepped-source LDMOS architecture |
US8981495B2 (en) * | 2010-02-08 | 2015-03-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Laterally diffused metal oxide semiconductor transistor with partially unsilicided source/drain |
US8247869B2 (en) * | 2010-04-26 | 2012-08-21 | Freescale Semiconductor, Inc. | LDMOS transistors with a split gate |
US20130087828A1 (en) * | 2010-06-21 | 2013-04-11 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing same |
US8450801B2 (en) * | 2010-08-27 | 2013-05-28 | United Microelectronics Corp. | Lateral-diffusion metal-oxide-semiconductor device |
JP2012164730A (ja) * | 2011-02-04 | 2012-08-30 | Renesas Electronics Corp | 半導体装置 |
US8455971B2 (en) * | 2011-02-14 | 2013-06-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus and method for improving charge transfer in backside illuminated image sensor |
KR101898751B1 (ko) * | 2011-03-18 | 2018-09-13 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체장치 및 그 제조방법 |
JP5898473B2 (ja) * | 2011-11-28 | 2016-04-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
DE102011087845B4 (de) * | 2011-12-06 | 2015-07-02 | Infineon Technologies Ag | Laterales transistorbauelement und verfahren zu dessen herstellung |
US8766358B2 (en) * | 2012-04-24 | 2014-07-01 | United Microelectronics Corp. | Semiconductor structure and method for manufacturing the same |
US8853780B2 (en) * | 2012-05-07 | 2014-10-07 | Freescale Semiconductor, Inc. | Semiconductor device with drain-end drift diminution |
US8847312B2 (en) * | 2012-07-30 | 2014-09-30 | Freescale Semiconductor, Inc. | LDMOS device and method for improved SOA |
KR101883010B1 (ko) * | 2012-08-06 | 2018-07-30 | 매그나칩 반도체 유한회사 | 반도체 소자 및 그 소자의 제조 방법 |
US9473719B2 (en) * | 2013-12-30 | 2016-10-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Protection layer in CMOS image sensor array region |
US9166046B2 (en) * | 2014-02-14 | 2015-10-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of manufacturing |
US9312348B2 (en) * | 2014-02-14 | 2016-04-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Ultra high voltage semiconductor device with electrostatic discharge capabilities |
US9520367B2 (en) * | 2014-08-20 | 2016-12-13 | Freescale Semiconductor, Inc. | Trenched Faraday shielding |
US9842903B2 (en) * | 2014-10-20 | 2017-12-12 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with laterally diffused metal oxide semiconductor structures and methods for fabricating the same |
KR102164721B1 (ko) * | 2014-11-19 | 2020-10-13 | 삼성전자 주식회사 | 반도체 장치 |
TWI675473B (zh) * | 2015-11-16 | 2019-10-21 | 聯華電子股份有限公司 | 高壓半導體裝置 |
JP6458878B2 (ja) * | 2015-11-19 | 2019-01-30 | 富士電機株式会社 | 半導体装置 |
CN107437563B (zh) * | 2016-05-27 | 2020-03-10 | 中芯国际集成电路制造(上海)有限公司 | Ldmos晶体管及其形成方法、以及esd器件及其形成方法 |
JP2018018977A (ja) * | 2016-07-28 | 2018-02-01 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP6677672B2 (ja) * | 2017-03-24 | 2020-04-08 | 株式会社東芝 | 半導体装置 |
-
2015
- 2015-12-10 US US14/965,685 patent/US9911845B2/en active Active
-
2016
- 2016-01-05 DE DE102016100128.7A patent/DE102016100128B4/de active Active
- 2016-11-23 CN CN201611047190.8A patent/CN106876462B/zh active Active
- 2016-12-01 TW TW105139764A patent/TWI635542B/zh active
-
2018
- 2018-03-05 US US15/912,191 patent/US10790387B2/en active Active
-
2020
- 2020-05-08 US US15/929,547 patent/US10930776B2/en active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0008691A1 (de) * | 1978-08-31 | 1980-03-19 | International Business Machines Corporation | Speicherzelle für eine Eimerkettenschaltung |
Also Published As
Publication number | Publication date |
---|---|
TW201730977A (zh) | 2017-09-01 |
CN106876462A (zh) | 2017-06-20 |
DE102016100128B4 (de) | 2020-04-09 |
US20170170311A1 (en) | 2017-06-15 |
US10790387B2 (en) | 2020-09-29 |
CN106876462B (zh) | 2020-11-13 |
US10930776B2 (en) | 2021-02-23 |
US9911845B2 (en) | 2018-03-06 |
US20200266295A1 (en) | 2020-08-20 |
TWI635542B (zh) | 2018-09-11 |
US20180197985A1 (en) | 2018-07-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102013101113B4 (de) | Leistungs-MOS-Transistor und Verfahren zu dessen Herstellung | |
DE102013113284B4 (de) | Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung | |
DE102012214077B4 (de) | Verfahren zum Bilden einer integrierten Schaltung | |
DE3853778T2 (de) | Verfahren zur Herstellung eines Halbleiterbauelements. | |
DE102013105765B4 (de) | FinFET mit eingebautem MOS-Varaktor und Verfahren zu seiner Herstellung | |
DE102011088584B4 (de) | Halbleiterbauelement und Verfahren zu seiner Herstellung | |
DE102013113286B4 (de) | Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung | |
DE102012000958A1 (de) | Leistungs-Graben-MOSFET mit verringertem EIN-Widerstand | |
DE102011053147B4 (de) | Halbleiterstruktur mit grabenstrukturen in direktem kontakt | |
DE10345347A1 (de) | Verfahren zur Herstellung eines DMOS-Transistors mit lateralem Driftregionen-Dotierstoffprofil | |
DE112006001169T5 (de) | Verfahren zur Herstellung eines SOI-Bauelements | |
DE102013227069B4 (de) | Metalloxidhalbleitereinrichtungen und herstellungsverfahren | |
DE112006001979T5 (de) | Verfahren zur Herstellung eines verformten MOS-Bauelements | |
DE102011084419A1 (de) | Vollständig isoliertes Bauelement mit selbstjustiertem Körpergebiet | |
DE112009000651T5 (de) | Durchdringendes Implantieren zum Bilden einer Halbleitereinheit | |
DE102010016000A1 (de) | Halbleitervorrichtungen und Verfahren zum Herstellen einer Halbleitervorrichtung | |
DE102009034405B4 (de) | Halbleitervorrichtungen und Verfahren zum Herstellen einer Halbleitervorrichtung | |
DE102016100277A1 (de) | Leistungs-mosfets und verfahren zu ihrer herstellung | |
DE102015109538B3 (de) | Transistor mit verbessertem Lawinendurchbruchsverhalten und Verfahren zur Herstellung | |
DE102016100128B4 (de) | LDMOS-Hochspannungstransistor und Verfahren zu dessen Herstellung | |
DE69414169T2 (de) | Dielektrisch isolierte Halbleiteranordnung und Verfahren zu deren Herstellung | |
DE102021201635A1 (de) | Halbleitervorrichtung mit Vertikalem DMOS und Herstellungsverfahren derselben | |
DE102018216139B4 (de) | Ldmos-finfet-strukturen mit mehreren gatestrukturen und verfahren zu ihrer herstellung | |
DE102013225362A1 (de) | Erhöhen der durchbruchsspannung einer metalloxidhalbleitereinrichtung | |
DE102004002181B4 (de) | Integrierter Transistor, insbesondere für Spannungen größer 40 Volt, und Herstellungsverfahren |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final |