DE102016100128A1 - LDMOS-Hochspannungstransistor und Verfahren zu dessen Herstellung - Google Patents

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Abstract

Eine Halbleitervorrichtung wird bereitgestellt. Die Halbleitervorrichtung umfasst ein Substrat, ein Gate, eine erste dotierte Region und eine zweite dotierte Region. Das Gate befindet sich über dem Substrat. Die erste dotierte Region und die zweite dotierte Region befinden sich in dem Substrat. Die erste dotierte Region und die zweite dotierte Region sind von einem gleichen Leitfähigkeitstyp und durch das Gate getrennt. Die Länge der ersten dotierten Region ist größer als eine Länge der zweiten dotierten Region in einer Richtung, die im Wesentlichen zu einer Kanallänge senkrecht ist, die zwischen der ersten dotierten Region und der zweiten dotierten Region definiert ist.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • MOS-Hochspannungstransistoren sind Halbleitervorrichtungen, die mit hohen Anschlussspannungen arbeiten können. Hochspannungs-ICs (integrierte Schaltungen), die MOS-Hochspannungstransistoren umfassen, sind in Anwendungen für die Automobilindustrie, Bildschirmtreibern, tragbaren Telekommunikationsvorrichtungen, medizinischer Ausrüstung und anderen Bereichen weit verbreitet. MOS-Hochspannungs-(z. B. größer als 20 Volt)-Transistoren werden beispielsweise in einen Gatetreiber-IC integriert, um Anzeigesignale zu einem Flüssigkristallanzeigen-(LCD)-Bildschirm zu liefern. Mit der kontinuierlichen Verkleinerung gemäß der heutigen Technologie werden jedoch Durchbruchspannungen dieser MOS-Hochspannungstransistoren ebenfalls reduziert. Um den Sättigungsstrom eines MOS-Hochspannungstransistors zu erhöhen, wurde der Betriebswiderstand reduziert, wodurch die Durchbruchspannung des MOS-Hochspannungstransistors ebenfalls reduziert wurde. Es ist wünschenswert, den Sättigungsstrom eines MOS-Hochspannungstransistors zu erhöhen, ohne die Durchbruchspannung des MOS-Hochspannungstransistors zu reduzieren.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Details von einer oder mehreren Ausführungsformen der Offenbarung werden in den begleitenden Zeichnungen und der nachstehenden Beschreibung dargelegt. Andere Merkmale und Vorteile der Offenbarung werden aus der Beschreibung, den Zeichnungen und den Ansprüchen offensichtlich.
  • 1A ist eine Draufsicht eines LDMOS-Hochspannungstransistors gemäß einigen Ausführungsformen.
  • 1B ist eine Schnittdarstellung eines LDMOS-Hochspannungstransistors von 1A gemäß einigen Ausführungsformen.
  • 2A ist eine Draufsicht eines LDMOS-Hochspannungstransistors gemäß einigen Ausführungsformen.
  • 2B ist eine Schnittdarstellung eines LDMOS-Hochspannungstransistors von 1A gemäß einigen Ausführungsformen.
  • 3 ist eine Draufsicht eines LDMOS-Hochspannungstransistors gemäß einigen Ausführungsformen.
  • Die 4A bis 4D veranschaulichen einen Herstellungsprozess eines LDMOS-Hochspannungstransistors gemäß einigen Ausführungsformen.
  • Gleiche Bezugszeichen in den verschiedenen Zeichnungen geben gleiche Elemente an.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Das Herstellen und Verwenden der Ausführungsformen der Offenbarung wird nachfolgend im Detail beschrieben. Es versteht sich jedoch, dass die Ausführungsformen viele anwendbare erfindungsgemäße Konzepte bereitstellen, die in einer großen Vielfalt von speziellen Kontexten verkörpert sein können. Die speziellen beschriebenen Ausführungsformen sind veranschaulichend und begrenzen den Umfang der Offenbarung nicht.
  • Es ist jedoch offensichtlich, dass, wenn auf ein Element oder eine Schicht als „auf”, „verbunden mit” oder „gekoppelt mit” einem anderen Element oder einer anderen Schicht verwiesen wird, es bzw. sie direkt auf oder verbunden oder gekoppelt mit dem anderen Element oder der Schicht sein kann oder dazwischenliegende Elemente oder Schichten vorhanden sein können. Im Gegensatz dazu sind keine dazwischenliegenden Elemente oder Schichten vorhanden, wenn auf ein Element als „direkt auf”, „direkt verbunden mit” oder „direkt gekoppelt mit” einem anderen Element oder einer Schicht verwiesen wird.
  • Es ist offensichtlich, dass, obwohl die Begriffe erste, zweite, dritte, usw. hier verwendet sein können, um verschiedene Elemente, Komponenten, Regionen, Schichten und/oder Abschnitte zu beschreiben, diese Elemente, Komponenten, Regionen, Schichten und/oder Abschnitte nicht durch diese Begriffe begrenzt sein sollen. Diese Begriffe werden nur verwendet, um ein Element, eine Komponente, Region, Schicht und/oder einen Abschnitt von einer anderen Region, Schicht und/oder einem anderen Abschnitt zu unterscheiden. Daher könnte ein erstes Element, eine erste Komponente, Region, Schicht oder ein erster Abschnitt, das/die/der nachfolgend beschrieben wird, ein zweites Element, eine zweite Komponente, Region, Schicht oder einen zweiten Abschnitt genannt werden, ohne von den Lehren des vorliegenden erfindungsgemäßen Konzeptes abzuweichen.
  • Räumlich relative Begriffe, wie „darunter”, „unter”, „untere”, „über”, „obere” und dergleichen zur Erleichterung der Erörterung hierin verwendet sein, um die Beziehung eines Elements oder Merkmals zu einem bzw. zu anderen Elementen oder Merkmalen wie veranschaulicht in den Figuren zu beschreiben. Es ist offensichtlich, dass die räumlich relativen Begriffe dazu beabsichtigt sind, zusätzlich zu der Ausrichtung, die in den Abbildungen gezeigt ist, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb der Vorrichtung zu umfassen. Wenn die Vorrichtung in den Figuren umgedreht wird, wären dann Elemente, die als „unter” oder „unterhalb von” anderen Elementen oder Merkmalen beschrieben sind, „über” den anderen Elementen oder Merkmalen ausgerichtet. Daher kann der beispielhafte Begriff „über” oder „unter” sowohl eine Ausrichtung darüber als auch darunter umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlichen relativen Beschreiber können dementsprechend interpretiert werden.
  • Die hier verwendete Terminologie dient nur dem Zweck bestimmte beispielhafte Ausführungsformen zu beschreiben und soll die vorliegenden erfinderischen Konzepte nicht einschränken. Wie hier verwendet sind die Singularformen „ein” und „der/die/das” dazu beabsichtigt, die Mehrzahlformen ebenfalls einzuschließen, sofern aus dem Kontext nicht eindeutig das Gegenteil hervorgeht. Es sei weiter klargestellt, dass die Begriffe „umfasst” und/oder „umfassend”, wenn sie in dieser Patentbeschreibung verwendet werden, das Vorhandensein von angeführten Funktionen, ganzen Zahlen, Schritten, Operationen, Elementen und/oder Komponenten angeben, aber nicht das Vorhandensein oder das Hinzufügen von ein oder mehreren anderen Funktionen, ganzen Zahlen, Schritten, Operationen, Elementen und/oder Gruppen davon ausschließen.
  • Verweise in dieser Beschreibung auf „eine Ausführungsform” bedeuten, dass ein bestimmtes Merkmal, eine Struktur oder Charakteristikum, das in Verbindung mit der Ausführungsform beschrieben wird, in zumindest einer Ausführungsform enthalten ist. Somit beziehen sich die Verwendungen des Ausdrucks „in einer Ausführungsform” an verschiedenen Stellen in dieser gesamten Beschreibung nicht notwendigerweise alle auf die gleiche Ausführungsform. Des Weiteren können die bestimmten Merkmale, Strukturen oder Charakteristika auf jegliche geeignete Weise in einer oder mehreren Ausführungsformen kombiniert sein. Es ist zu verstehen, dass die folgenden Figuren nicht maßstäblich gezeichnet sind; sondern dass diese Figuren lediglich zur Veranschaulichung beabsichtigt sind.
  • 1A veranschaulicht eine Draufsicht eines LDMOS-Hochspannungstransistors 1 gemäß einer Ausführungsform der vorliegenden Offenbarung. Der LDMOS-Hochspannungstransistor 1 umfasst ein Substrat 11, eine Wannenregion 17, eine Sourceregion 13, eine Drainregion 14 und ein Gate 16.
  • Das Substrat 11 kann ein p-dotiertes Substrat oder ein n-dotiertes Substrat sein, was bedeutet, dass das Halbleitersubstrat 11 mit Dotierstoffen vom Typ n oder p dotiert sein kann. Das Substrat 11 ist aus Silizium, Galliumarsenid, Siliziumgermanium, Siliziumkohlenstoff oder anderen bekannten bei der Verarbeitung einer Halbleitervorrichtung verwendeten Halbleitermaterialien gebildet. Obwohl ein Halbleitersubstrat in den veranschaulichten Beispielen verwendet ist, können bei anderen alternativen Ausführungsformen epitaktisch gewachsene Halbleitermaterialien oder Silizium-auf-Isolator-(SOI)-Schichten als das Substrat 11 verwendet sein.
  • Es ist selbstverständlich, dass Dotierstoffverunreinigungen in ein Halbleitermaterial implantiert sein können, um ein Material vom Typ p oder n zu bilden. Ein Material vom Typ p kann weiter abhängig von der Konzentration des Dotierstoffs als Materialien vom Typ p++, p+, p, p–, p-- klassifiziert werden. Wenn ein Material als ein Material vom Typ p bezeichnet wird, ist es mit Dotierstoffen vom Typ p dotiert und kann irgendeines der Materialien vom Typ p++, p+, p, p–, p-- sein. Ähnlich kann ein Material vom Typ n weiter als Materialien vom Typ n++, n+, n, n–, n-- klassifiziert werden. Wenn ein Material als ein Material vom Typ n bezeichnet wird, ist es mit Dotierstoffen vom Typ n dotiert und kann irgendeines der Materialien vom Typ n++, n+, n, n–, n-- sein. Dotierstoffatome für Materialien vom Typ p umfassen beispielsweise Bor. In Materialien vom Typ n umfassen Dotierstoffatome beispielsweise Phosphor, Arsen und Antimon. Das Dotieren kann durch Ionenimplantationsprozesse erfolgen. Wenn das Dotieren mit fotolithografischen Prozessen gekoppelt ist, kann es in ausgewählten Bereichen durch Implantieren von Atomen in freigelegte Regionen ausgeführt werden, während andere Bereiche maskiert sind. Es können außerdem thermische Treib- oder Glühzyklen verwendet werden, um Thermodiffusion zu verwenden und eine zuvor dotierte Region zu erweitern oder auszudehnen. Als Alternative ermöglicht eine epitaktische Abscheidung von Halbleitermaterialien das In-situ-Dotieren während den epitaktischen Prozessen. Es ist allgemein bekannt, dass eine Implantation durch bestimmte Materialien wie dünne Oxidschichten erfolgen kann.
  • Die Dotierungskonzentrationsbeträge für die Wannenregion 17 und die beschriebenen Diffusionen können mit dem verwendeten Prozess und dem speziellen Design variieren. Dotierungskonzentrationen bei einem Material vom Typ p oder einem Material vom Typ n können von 1014 Atomen/cm3 bis 1022 Atomen/cm3 reichen mit einem Material p+/n+ mit Konzentrationen, die beispielsweise größer als ungefähr 1018/cm3 sind. Es können beispielsweise einige andere Bereiche von Konzentrationen verwendet werden wie ein Material n--/p-- mit einer Dotierungskonzentration kleiner als 1014 Atomen/cm3, ein Material n-/p- mit einer Dotierungskonzentration im Bereich von 1014 Atomen/cm3 bis 1016 Atomen/cm3, ein Material n/p mit einer Dotierungskonzentration im Bereich von 1016 Atomen/cm3 bis 1018 Atomen/cm3, ein Material n+/p+ mit einer Dotierungskonzentration im Bereich von 1018 Atomen/cm3 bis 1020 Atomen/cm3 und ein Material n++/p++ mit einer Dotierungskonzentration, die im Bereich von größer als 1020 Atomen/cm3 liegt. Weiter können alternative Bereiche von Konzentrationen, wie ein Material n--/p-- mit einem Dotierungskonzentrationsbereich von ungefähr 1015 bis 1018/cm3 und ein Material n–/p– mit einer Dotierungskonzentration, die 5- bis 100-fach stärker ist als die Konzentration eines Materials n–/p– verwendet werden.
  • Die Drainregion 14 befindet sich innerhalb der Wannenregion 17. Die Drainregion 14 weist mehrere Drainkontakte 14c auf. Die Drainregion 14 wird durch Implantieren von Ionen eines Dotierstoffs eines ersten Leitfähigkeitstyps wie ein Typ n in die Wannenregion 17 gebildet. Die Drainregion 14 kann beispielsweise durch Implantieren eines Dotierstoffs vom Typ n wie Phosphor mit einer Konzentration zwischen ungefähr 1 × 1019/cm3 und ungefähr 2 × 1021/cm3 gebildet werden. Alternativ können andere Dotierstoffe vom Typ n wie Arsen, Antimon oder Kombinationen davon ebenfalls verwendet werden.
  • Die Sourceregion 13 befindet sich innerhalb des Substrats 11. Die Sourceregion 13 weist mehrere Sourcekontakte 13c auf. Die Sourceregion 13 wird durch Implantieren von Ionen eines Dotierstoffs eines ersten Leitfähigkeitstyps wie ein Typ n in das Substrat 11 gebildet. Die Sourceregion 13 kann beispielsweise durch Implantieren eines Dotierstoffs vom Typ n wie Phosphor mit einer Konzentration zwischen ungefähr 1 × 1019/cm3 und ungefähr 2 × 1021/cm3 gebildet werden. Alternativ können andere Dotierstoffe vom Typ n wie Arsen, Antimon oder Kombinationen davon ebenfalls verwendet werden.
  • Die Drainregion 14 befindet sich an einer Seite des Gates 16 und weist einen ersten Rand 141 angrenzend an einen ersten Rand 161 des Gates 16 auf. Die Sourceregion 13 befindet sich an einer gegenüberliegenden Seite des Gates 16 und weist einen ersten Rand 131 angrenzend an einen zweiten Rand 162 des Gates 16 auf. Der erste Rand 131 der Sourceregion 13 und die Wannenregion 17 definieren eine Kanallänge L.
  • Die Sourceregion 13 weist eine Erweiterung d1 in einer Richtung auf, die im Wesentlichen zu einer Kanallänge L senkrecht ist. Die Erweiterung d1 wird von einem zweiten Rand 142 der Drainregion 14 zu einem zweiten Rand 132 der Sourceregion 13 gemessen. Der zweite Rand 142 der Drainregion 14 ist im Wesentlichen zum ersten Rand 141 der Drainregion 14 senkrecht. Des Weiteren ist der zweite Rand 132 der Sourceregion 13 auch im Wesentlichen zum ersten Rand 131 der Sourceregion 13 senkrecht. Bei einer Ausführungsform liegt die Erweiterung d1 in einem Bereich von ungefähr 0,3 bis 1,2 μm.
  • Die Sourceregion 13 weist eine weitere Erweiterung d3 in einer Richtung auf, die im Wesentlichen zu einer Kanallänge L senkrecht ist. Die Erweiterung d3 wird von einem dritten Rand 143 der Drainregion 14 zu einem dritten Rand 133 der Sourceregion 13 gemessen. Der dritte Rand 143 der Drainregion 14 befindet sich gegenüber dem zweiten Rand 142 der Drainregion 14. Der dritte Rand 133 der Sourceregion 13 befindet sich gegenüber dem zweiten Rand 132 der Sourceregion 13. Bei einer Ausführungsform liegt die Erweiterung d3 in einem Bereich von ungefähr 0,3 bis 1,2 μm.
  • Die Länge der Erweiterung d3 kann die gleiche wie die Erweiterung d1 sein. Alternativ kann sich die Länge der Erweiterung d3 von der Erweiterung d1 unterscheiden. Bei einer Ausführungsform weist die Sourceregion 13 zwei Erweiterungen auf. Bei einer weiteren Ausführungsform kann die Sourceregion 13 abhängig von der Designanforderung nur eine Erweiterung aufweisen. Die Länge der Sourceregion 13 ist in der Richtung senkrecht zur Kanallänge L ungeufähr 0,3 μm bis 2,4 μm größer als die der Drainregion 14.
  • Das Gate 16 befindet sich über dem Substrat 11 und zwischen der Drainregion 14 und der Sourceregion 13. Das Gate 16 weist mehrere Gatekontakte 16c auf. Das Gate 16 weist eine Erweiterung d2 in einer Richtung auf, die im Wesentlichen zur Kanallänge L senkrecht ist. Die Erweiterung d2 wird von dem zweiten Rand 142 der Drainregion 14 zu einem dritten Rand 163 des Gates 16 gemessen. Der dritte Rand 163 des Gates ist im Wesentlichen zu dem ersten Rand 161 oder dem zweiten Rand 162 des Gates 16 senkrecht. Bei einigen Ausführungsformen erstreckt sich das Gate 16 von einer Draufsicht gesehen über den zweiten Rand 132 der Sourceregion 13 und steht darüber vor. Bei einer Ausführungsform liegt die Erweiterung d2 in einem Bereich von ungefähr 0,3 bis 1,2 μm.
  • Das Gate 16 weist eine weitere Erweiterung d4 in einer Richtung auf, die im Wesentlichen zu einer Kanallänge L senkrecht ist. Die Erweiterung d4 wird von dem dritten Rand 143 der Drainregion 14 zu einem vierten Rand 164 des Gates 16 gemessen. Der vierte Rand 164 des Gates befindet sich gegenüber dem dritten Rand 163 des Gates 16. Bei einer Ausführungsform liegt die Erweiterung d4 in einem Bereich von ungefähr 0,3 bis 1,2 μm. Die Länge der Erweiterung d4 kann die gleiche wie die der Erweiterung Q sein. Alternativ kann sich die Länge der Erweiterung d4 von der Erweiterung Q unterscheiden. Bei einer Ausführungsform weist das Gate 16 zwei Erweiterungen auf. Bei einer weiteren Ausführungsform kann das Gate 16 abhängig von der Designanforderung nur eine Erweiterung aufweisen. Die Länge des Gates 16 ist ungefähr 0,3 μm bis 2,4 μm größer als die der Drainregion 14 in der Richtung senkrecht zur Kanallänge L.
  • Bei der konventionellen Technik sollte der Betriebswiderstand des Gates reduziert sein, um den Sättigungsstrom eines LDMOS-Hochspannungstransistors zu erhöhen. Das Reduzieren des Betriebswiderstandes würde jedoch die Durchbruchspannung des LDMOS-Hochspannungstransistors ebenfalls verringern, wodurch die Leistung des LDMOS-Hochspannungstransistors beeinträchtigt wird. Gemäß der vorliegenden Offenbarung würde sich durch Erweitern der Sourceregion in der senkrechten Richtung zum Kanal die äquivalente Kanalbreite ebenfalls vergrößern, sodass sich der Sättigungsstrom des LDMOS-Hochspannungstransistors erhöht, ohne die Durchbruchspannung des Transistors zu verändern. Bei einer Ausführungsform läge ein Anstieg des Sättigungsstroms des LDMOS-Hochspannungstransistors in einem Bereich von ungefähr 1% bis 2,4%. Das Erhöhen des Sättigungsstroms jedes Transistors würde die Gesamtzahl von Transistoren in einem Chip reduzieren, was wiederum die Chipfläche und die Herstellungskosten reduzieren würde.
  • 1B veranschaulicht eine Schnittdarstellung des LDMOS-Hochspannungstransistors 1 in 1A entlang der Linie X-X'. Der LDMOS-Hochspannungstransistor 1 umfasst ein Substrat 11, eine Wannenregion 17, eine Sourceregion 13, eine Drainregion 14, ein Gate 16, Abstandselemente 18 und mehrere Isolierungsregionen 19, 19a, 19b.
  • Die Wannenregion 17 befindet sich innerhalb des Substrats 11. Die Wannenregion 17 umgibt die Drainregion 14. Die Sourceregion 13 und die Drainregion 14 sind entsprechend von dem Substrat 11 und der Wannenregion 17 umgeben. Das Gate 16 befindet sich auf dem Substrat 11. Die Abstandselemente 18 befinden sich auf dem Substrat und neben beiden Seiten des Gates 16.
  • Die Isolierungsregionen 19, 19a, 19b erstrecken sich von einer oberen Fläche der Wannenregion 17 oder dem Substrat 11 in die Wannenregion 17 oder das Substrat 11. Die Isolierungsregionen 19a, 19b werden verwendet, um sie von angrenzenden Vorrichtungen auf dem gleichen Substrat 11 zu isolieren. Die Isolierungsregion 19 reduziert das elektrische Feld in der Nähe der Drainregion 14 des LDMOS-Hochspannungstransistors 1. Die Isolierungsregionen 19, 19a, 19b können flache Grabenisolations-(STI)-Regionen sein. Bei einer weiteren Ausführungsform können die Isolierungsregionen 19, 19a, 19b auch andere Arten von Isolierungsregionen wie Feldoxidregionen sein.
  • 2A veranschaulicht eine Draufsicht eines LDMOS-Hochspannungstransistors 2 gemäß einer Ausführungsform der vorliegenden Offenbarung. Der LDMOS-Hochspannungstransistor 2 umfasst ein Substrat 21, eine Wannenregion 27, eine Sourceregion 23, eine Drainregion 24 und ein Gate 26.
  • Das Substrat 21 kann ein p-dotiertes Substrat oder ein n-dotiertes Substrat sein, was bedeutet, dass das Halbleitersubstrat 21 mit Dotierstoffen vom Typ n oder p dotiert sein kann. Das Substrat 21 ist aus Silizium, Galliumarsenid, Siliziumgermanium, Siliziumkohlenstoff oder anderen bekannten bei der Verarbeitung einer Halbleitervorrichtung verwendeten Halbleitermaterialien gebildet. Obwohl ein Halbleitersubstrat in den veranschaulichten Beispielen verwendet wird, können bei anderen alternativen Ausführungsformen epitaktisch gewachsene Halbleitermaterialien oder Silizium-auf-Isolator-(SOI)-Schichten als das Substrat 21 verwendet werden.
  • Es ist selbstverständlich, dass Dotierstoffverunreinigungen in ein Halbleitermaterial implantiert werden können, um ein Material vom Typ p oder n zu bilden. Ein Material vom Typ p kann weiter abhängig von der Konzentration des Dotierstoffs als Materialien vom Typ p++, p+, p, p–, p-- klassifiziert werden. Wenn ein Material als ein Material vom Typ p bezeichnet wird, ist es mit Dotierstoffen vom Typ p dotiert und kann irgendeines der Materialien vom Typ p++, p+, p, p–, p-- sein. Ähnlich kann ein Material vom Typ n weiter als Materialien vom Typ n++, n+, n, n–, n-- klassifiziert werden. Wenn ein Material als ein Material vom Typ n bezeichnet wird, ist es mit Dotierstoffen vom Typ n dotiert und kann irgendeines der Materialien vom Typ n++, n+, n, n–, n-- sein. Dotierstoffatome für Materialien vom Typ p umfassen beispielsweise Bor. In Materialien vom Typ n umfassen Dotierstoffatome beispielsweise Phosphor, Arsen und Antimon. Das Dotieren kann durch Ionenimplantationsprozesse erfolgen. Wenn das Dotieren mit fotolithografischen Prozessen gekoppelt ist, kann es in ausgewählten Bereichen durch Implantieren von Atomen in freigelegte Regionen ausgeführt werden, während andere Bereiche maskiert sind. Es können außerdem thermische Treib- oder Glühzyklen verwendet werden, um Thermodiffusion zu verwenden und eine zuvor dotierte Region zu erweitern oder auszudehnen. Als Alternative ermöglicht eine epitaktische Abscheidung von Halbleitermaterialien das In-situ-Dotieren während den epitaktischen Prozessen. Es ist allgemein bekannt, dass eine Implantation durch bestimmte Materialien wie dünne Oxidschichten erfolgen kann.
  • Die Dotierungskonzentrationsbeträge für die Wannenregion 27 und die beschriebenen Diffusionen können mit dem verwendeten Prozess und dem speziellen Design variieren. Dotierungskonzentrationen bei einem Material vom Typ p oder einem Material vom Typ n können von 1014 Atomen/cm3 bis 1022 Atomen/cm3 reichen mit einem Material p+/n+ mit Konzentrationen, die beispielsweise größer als ungefähr 1018/cm3 sind. Es können beispielsweise einige andere Bereiche von Konzentrationen verwendet werden wie ein Material n--/p-- mit einer Dotierungskonzentration kleiner als 1014 Atomen/cm3, ein Material n–/p– mit einer Dotierungskonzentration im Bereich von 1014 Atomen/cm3 bis 1016 Atomen/cm3, ein Material n/p mit einer Dotierungskonzentration im Bereich von 1016 Atomen/cm3 bis 1018 Atomen/cm3, ein Material n+/p+ mit einer Dotierungskonzentration im Bereich von 1018 Atomen/cm3 bis 1020 Atomen/cm3 und ein Material n++/p++ mit einer Dotierungskonzentration, die im Bereich von größer als 1020 Atomen/cm3 liegt. Weiter können alternative Bereiche von Konzentrationen, wie ein Material n--/p-- mit einem Dotierungskonzentrationsbereich von ungefähr 1015 bis 1018/cm3 und ein Material n–/p– mit einer Dotierungskonzentration, die 5- bis 100-fach stärker ist als die Konzentration eines Materials n–/p– verwendet werden.
  • Die Drainregion 24 befindet sich innerhalb der Wannenregion 27. Die Drainregion 24 weist mehrere Drainkontakte 24c auf. Die Drainregion 24 wird durch Implantieren von Ionen eines Dotierstoffs eines ersten Leitfähigkeitstyps wie ein Typ n in die Wannenregion 27 gebildet. Die Drainregion 24 kann beispielsweise durch Implantieren eines Dotierstoffs vom Typ n wie Phosphor mit einer Konzentration zwischen ungefähr 1 × 1019/cm3 und ungefähr 2 × 1021/cm3 gebildet werden. Alternativ können andere Dotierstoffe vom Typ n wie Arsen, Antimon oder Kombinationen davon ebenfalls verwendet werden.
  • Die Sourceregion 23 befindet sich innerhalb des Substrats 21. Die Sourceregion 23 weist mehrere Sourcekontakte 23c auf. Die Sourceregion 23 wird durch Implantieren von Ionen eines Dotierstoffs eines ersten Leitfähigkeitstyps wie ein Typ n in das Substrat 21 gebildet. Die Sourceregion 23 kann beispielsweise durch Implantieren eines Dotierstoffs vom Typ n wie Phosphor mit einer Konzentration zwischen ungefähr 1 × 1019/cm3 und ungefähr 2 × 1021/cm3 gebildet werden. Alternativ können andere Dotierstoffe vom Typ n wie Arsen, Antimon oder Kombinationen davon ebenfalls verwendet werden.
  • Die Drainregion 24 befindet sich an einer Seite des Gates 26 und weist einen ersten Rand 241 angrenzend an einen ersten Rand 261 des Gates 26 auf. Die Sourceregion 23 befindet sich an einer gegenüberliegenden Seite des Gates 26 und weist einen ersten Rand 231 angrenzend an den zweiten Rand 262 des Gates 26 auf. Der erste Rand 231 der Sourceregion 23 und die Wannenregion 27 definieren eine Kanallänge L.
  • Das Gate 26 befindet sich über dem Substrat 21 und zwischen der Sourceregion 23 und der Drainregion 24. Das Gate 26 weist einen Erweiterungsabschnitt 26e auf, der sich entlang eines zweiten Rands 242 der Drainregion 24 erstreckt. Der zweite Rand 242 der Drainregion 24 ist im Wesentlichen zu dem ersten Rand 241 der Drainregion 24 senkrecht. Bei einer weiteren Ausführungsform kann sich der Erweiterungsabschnitt 26e des Gates 26 entlang eines dritten Randes 243 der Drainregion 24 erstrecken. Der dritte Rand 243 der Drainregion 24 befindet sich gegenüber dem zweiten Rand 242 der Drainregion 24. Alternativ kann das Gate 26 zwei Erweiterungsabschnitte umfassen: einer, der sich entlang dem zweiten Rand 242 der Drainregion 24 erstreckt, und der andere erstreckt sich entlang dem dritten Rand 243 der Drainregion 24. Bei einer weiteren Ausführungsform kann das Gate 26 zwei Erweiterungsabschnitte umfassen: einer, der sich entlang dem zweiten Rand 242 der Drainregionen 24 erstreckt, und der andere erstreckt sich entlang einem zweiten Rand 232 der Sourceregion 23. Der zweite Rand 232 der Sourceregion 23 ist im Wesentlichen zu dem ersten Rand 231 der Sourceregion 23 senkrecht. Bei einer weiteren Ausführungsform kann das Gate 26 vier Erweiterungsabschnitte umfassen: einer, der sich entlang dem zweiten Rand 242 der Drainregionen 24 erstreckt, ein weiterer, der sich entlang dem dritten Rand 243 der Drainregionen 24 erstreckt, ein weiterer, der sich entlang dem zweiten Rand 232 der Sourceregionen 23 erstreckt, und der andere erstreckt sich entlang einem dritten Rand 233 der Sourceregion 23. Der dritte Rand 233 der Sourceregion befindet sich gegenüber dem zweiten Rand 232 der Sourceregion 23.
  • Wenn eine positive Spannung an das Gate 26 des LDMOS-Hochspannungstransistors 2 angelegt wird, können die Elektronen von den Drainregionen 24 auf zwei Arten übertragen werden: zum einen von der Drainregion 24 zu dem Gate 26 und zum anderen von der Drainregion 24 zu dem Erweiterungsabschnitt 26e von dem Gate 26. Durch Erweitern des Gates entlang von einem Rand oder zwei Rändern der Drainregionen steigt daher der Sättigungsstrom des LDMOS-Hochspannungstransistors 2 an, ohne die Durchbruchspannung des Transistors zu verändern. Bei einer Ausführungsform läge ein Anstieg des Sättigungsstroms des LDMOS-Hochspannungstransistors 2 in einem Bereich von ungefähr 2% bis 2,5%. Das Erhöhen des Sättigungsstroms jedes Transistors würde die Gesamtzahl der verwendeten Transistoren in einem Chip reduzieren, was wiederum die Chipfläche und die Herstellungskosten reduzieren würde.
  • 2B veranschaulicht eine Schnittdarstellung des LDMOS-Hochspannungstransistors 2 in 2A entlang der Linie Y-Y'. Der LDMOS-Hochspannungstransistor 2, der in 2B gezeigt ist, umfasst ein Substrat 21, eine Wannenregion 27, eine Drainregion 24, einen Erweiterungsabschnitt 26e von dem Gate, Abstandselemente 28 und eine Isolierungsregion 29.
  • Die Wannenregion 27 befindet sich innerhalb des Substrats 21. Die Wannenregion 27 umgibt die Drainregion 24. Der Erweiterungsabschnitt 26e des Gates befindet sich auf dem Substrat 21. Die Abstandselemente 28 befinden sich auf dem Substrat 21 und angrenzend an beide Seiten des Erweiterungsabschnitts 26e von dem Gate.
  • Die Isolierungsregion 29 erstreckt sich von einer oberen Fläche der Wannenregion 27 oder dem Substrat 21 in die Wannenregion 27 oder das Substrat 21. Die Isolierungsregion 29 kann eine flache Grabenisolations-(STI)-Region sein. Bei einer weiteren Ausführungsform kann die Isolierungsregion 29 auch andere Arten von Isolierungsregionen wie eine Feldoxidregion sein.
  • Da das Gate 26 in 2A den Erweiterungsabschnitt 26e aufweist, der sich entlang dem zweiten Rand 242 der Drainregion 24 erstreckt, ist aus 2B ersichtlich, dass das Gate 26e sich auf dem Substrat 21 befindet, selbst bei der Schnittdarstellung in einer Richtung, die zur Kanallänge L senkrecht ist. Wenn eine positive Spannung an das Gate des LDMOS-Hochspannungstransistors 2 angelegt wird, würden die Elektronen durch den Erweiterungsabschnitt 26e von dem Gate an den Rändern der Isolierungsregion 29 akkumuliert. Daher können die Elektronen zusätzlich zu dem Weg von der Drainregion 24 zu dem Gate 26 auch von der Drainregion 24 zu dem Erweiterungsabschnitt 26e von dem Gate 26 übertragen werden. Durch Erweitern des Gates entlang von einem Rand oder zwei Rändern der Drainregionen steigt daher der Sättigungsstrom des LDMOS-Hochspannungstransistors 2 an, ohne die Durchbruchspannung des LDMOS-Hochspannungstransistors zu verändern. Das Erhöhen des Sättigungsstroms jedes Transistors würde die Gesamtzahl der verwendeten Transistoren in einem Chip reduzieren, was wiederum die Chipfläche und die Herstellungskosten reduzieren würde.
  • 3 veranschaulicht eine Draufsicht eines LDMOS-Hochspannungstransistors 3 gemäß einer Ausführungsform der vorliegenden Offenbarung. Der LDMOS-Hochspannungstransistor 31 umfasst ein Substrat 31, eine Wannenregion 37, eine Sourceregion 33, eine Drainregion 34 und ein Gate 36.
  • Der LDMOS-Hochspannungstransistor 3 in 3 ist dem LDMOS-Hochspannungstransistor 1 in 1A ähnlich, außer dass das Gate 36 des LDMOS-Hochspannungstransistors 3 weiter einen Erweiterungsabschnitt 36e umfasst. Der Erweiterungsabschnitt 36e des Gates 36 erstreckt sich entlang einem Rand der Drainregion 34. Bei einer weiteren Ausführungsform kann sich der Erweiterungsabschnitt 36e des Gates 36 entlang einem gegenüberliegenden Rand der Drainregion 34 erstrecken. Alternativ kann das Gate 36 zwei Erweiterungsabschnitte umfassen: einer, der sich entlang einem Rand der Drainregion 34 erstreckt, und der andere erstreckt sich entlang einem gegenüberliegenden Rand der Drainregion 34. Bei einer weiteren Ausführungsform kann das Gate 36 zwei Erweiterungsabschnitte umfassen: einer, der sich entlang einem Rand der Drainregionen 34 erstreckt, und der andere erstreckt sich entlang einem Rand der Sourceregion 33.
  • Der LDMOS-Hochspannungstransistor 3 weist wie gezeigt in 1A die erweiterte Quellenregion 33 auf und das erweiterte Gate 36e wie gezeigt in 2A. Daher weist der LDMOS-Hochspannungstransistor 3 im Vergleich mit dem in 1A oder 2A einen größeren Sättigungsstrom auf. Bei einer Ausführungsform läge ein Anstieg des Sättigungsstroms des LDMOS-Hochspannungstransistors 2 in einem Bereich von ungefähr 2% bis 2,5%. Das Erhöhen des Sättigungsstroms jedes Transistors würde die Gesamtzahl der verwendeten Transistoren in einem Chip reduzieren, was wiederum die Chipfläche und die Herstellungskosten reduzieren würde.
  • Die 4A bis 4D, veranschaulichen in Schnittdarstellungen ein Verfahren zur Herstellung eines LDMOS-Hochspannungstransistors gemäß einigen Ausführungsformen. Der resultierende LDMOS-Hochspannungstransistor kann der in 1B gezeigte LDMOS-Hochspannungstransistor 1 sein. Alternative Verfahren können verwendet werden, um den in 1B gezeigten LDMOS-Hochspannungstransistor 1 herzustellen.
  • Wie veranschaulicht in 4A, ist ein Substrat vom Typ p 41 bereitgestellt. Ein Fotolithografieprozess wird auf einer Oxidschicht (nicht gezeigt) auf dem Substrat 41 angewandt, um eine Fotolackstruktur zur selektiven Implantation von Dotierstoffen vom Typ n zu bilden. Die Dotierstoffe vom Typ n werden dann durch einen thermischen Prozess in das Substrat 41 getrieben, um eine Wannenregion vom Typ n 47 zu bilden. Die Wannenregion 47 bildet eine Erweiterung des Drain eines N-Kanal-LDMOS-Hochspannungstransistors des Verstärkungstyps, der anschließend zu bilden ist. Bei anderen Ausführungsformen wird die Wannenregion 47 durch Phosphordiffusion gebildet. Die Wannenregion 47 kann sich zu einer Tiefe in einem Bereich von ungefähr 1,5 μm bis 5,0 μm in dem Substrat 41 erstrecken.
  • Dann kann selektive Oxidation ausgeführt werden, um die Isolierungsregionen 49, 49a, 49b zu bilden. Die Isolierungsregionen 49a, 49b werden verwendet, um den zu bildenden LDMOS-Hochspannungstransistor von angrenzenden Vorrichtungen auf dem gleichen Substrat zu isolieren. Die Isolierungsregion 49 wird gebildet, um das elektrische Feld in der Nähe der Drainregion des zu bildenden LDMOS-Hochspannungstransistors zu reduzieren.
  • In 4B wird eine Polyschicht 46' mit einer Dicke in einem Bereich von ungefähr 2000 ☐ bis zu ungefähr 5000 ☐ auf dem Substrat 41 gebildet. Ein chemischer Gasphasenabscheidungs-(CVD)-Prozess kann verwendet werden, um die Polyschicht 46' zu bilden, obwohl andere geeignete Prozesse verwendet werden können. Ein Fotolithografieprozess wird dann angewandt, um die Fotolackstruktur 42 zu bilden und ein Gate des zu bildenden LDMOS-Hochspannungstransistors zu erzeugen.
  • Unter Bezugnahme auf 4C wird ein anisotroper Ätzprozess wie ein Plasmatrockenätzprozess auf dem Substrat 41 angewandt, was das Gate 46 erzeugt. Nachdem das Gate erzeugt wurde, wird ein TEOS-Oxidfilm mit einer Dicke von ungefähr 500 ☐ bis zu ungefähr 3000 ☐ auf dem Substrat 41 abgeschieden. Es wird dann ein Trockenätzprozess an dem Substrat 11 angewandt, der das Oxid von den flachen Bereichen entfernt, während er Gateabstandselemente 48a, 48b an den Seitenwänden des Gates 46 hinterlässt. Andere Abstandselementdielektrika, wie Si3N4 können ebenfalls verwendet werden. Alternativ kann vor der Bildung der Gateabstandselemente 48a, 48b eine flache und schwach dotierte Region vom Typ n (nicht gezeigt) zwischen den Isolierungsregionen 49a, 49b und dem Gate 46 gebildet werden.
  • Unter Bezugnahme auf 4D wird nach der Bildung der Abstandselemente eine starke und tiefe Ionenimplantation vom Typ n ausgeführt, um eine Sourceregion 43 und eine Drainregion 44 zu bilden. Vorzugsweise ist dies ein selbstausrichtender Prozess, bei dem die Ränder der Sourceregion 43 durch das Strukturieren der Isolierungsregion 49a und des Gateabstandselements 48a definiert werden, und die Ränder der Drainregion 44 werden durch das Strukturieren der Isolierungsregion 49b und des Gateabstandselements 48b definiert. Eine Silizidschicht (nicht gezeigt) kann auf der oberen Fläche der Source-/Drain-Regionen 43, 44 und dem Gate 46 selektiv gebildet werden, um den Widerstand der Source-/Drain- und Gateregionen zu reduzieren. Der Herstellungsprozess des LDMOS-Transistors in dieser bevorzugten Ausführungsform wird durch das Bilden von Metallkontakten (nicht gezeigt) an dem Gate 46, der Sourceregion 43 und der Drainregion 44 beispielsweise unter Verwendung von bekannten Materialien und Verfahren abgeschlossen.
  • Während des Bildens der Sourceregion 43 und der Drainregion 44 wird die Länge der Sourceregion 43 in einer Richtung, die im Wesentlichen zu einer Kanallänge L senkrecht ist, größer gebildet als die der Drainregion 44. Die Sourceregion 43 ist in der Länge ungefähr 0,3 μm bis 2,4 μm länger als die Drainregion 44.
  • In Anbetracht des obigen besteht ein bevorzugter Aspekt der vorliegenden Offenbarung aus dem Bereitstellen eines LDMOS-Hochspannungstransistors, der einen größeren Sättigungsstrom aufweist, während die gleiche Durchbruchspannung beibehalten wird, indem die Sourceregion erweitert und/oder das Gate erweitert wird. Das Erhöhen des Sättigungsstroms jedes Transistors würde die Gesamtzahl der verwendeten Transistoren in einem Chip reduzieren, was wiederum die Chipfläche und die Herstellungskosten reduzieren würde.
  • Gemäß Ausführungsformen der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung ein Substrat, ein Gate, eine erste dotierte Region und eine zweite dotierte Region. Das Gate befindet sich über dem Substrat. Die erste dotierte Region und die zweite dotierte Region befinden sich in dem Substrat. Die erste dotierte Region und die zweite dotierte Region sind von einem gleichen Leitfähigkeitstyp und durch das Gate getrennt. Die Länge der ersten dotierten Region ist in einer Richtung, die im Wesentlichen zu einer Kanallänge senkrecht ist, größer als eine Länge der zweiten dotierten Region, die zwischen der ersten dotierten Region und der zweiten dotierten Region definiert ist.
  • Gemäß einer Ausführungsform umfasst ein Hochspannungs-MOSFET ein Substrat, ein Gate, eine erste dotierte Region und eine zweite dotierte Region. Das Gate befindet sich über dem Substrat. Die erste dotierte Region und eine zweite dotierte Region befinden sich in dem Substrat. Die erste dotierte Region und die zweite dotierte Region sind von einem gleichen Leitfähigkeitstyp und durch das Gate getrennt. Das Gate umfasst eine Erweiterung, die sich entlang einem Rand der zweiten dotierten Region in einer Richtung erstreckt, die im Wesentlichen parallel zu einer Kanallänge ist, die zwischen der ersten dotierten Region und der zweiten dotierten Region definiert ist.
  • Gemäß einer weiteren Ausführungsform umfasst ein Verfahren zur Herstellung eines Hochspannungs-MOSFET: Bilden eines Substrats; Bilden eines Gates auf dem Substrat; Bilden einer ersten dotierten Region in dem Substrat; und Bilden einer zweiten Region in dem Substrat. Die erste dotierte Region und die zweite dotierte Region sind von einem gleichen Leitfähigkeitstyp und durch das Gate getrennt. Die Länge der ersten dotierten Region ist größer als die Länge der zweiten dotierten Region in einer Richtung, die im Wesentlichen zu einer Kanallänge senkrecht ist, die zwischen der ersten dotierten Region und der zweiten dotierten Region definiert ist.
  • Das Vorhergehende beschreibt Merkmale von mehreren Ausführungsformen, sodass ein Durchschnittsfachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Einem Durchschnittsfachmann sollte offensichtlich sein, dass er ohne Weiteres die vorliegende Offenbarung als eine Basis verwenden kann, um andere Vorrichtungen und Schaltungen zu konzipieren oder zu modifizieren, um die gleichen Zwecke auszuführen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu erreichen. Ein Durchschnittsfachmann sollte auch realisieren, dass solche äquivalenten Aufbauten nicht vom Sinn und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hierin vornehmen kann, ohne vom Sinn und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleitervorrichtung, umfassend: ein Substrat; ein Gate über dem Substrat; eine erste dotierte Region und eine zweite dotierte Region in dem Substrat, wobei die erste dotierte Region und die zweite dotierte Region den gleichen Leitfähigkeitstyp haben und durch das Gate getrennt sind; wobei die Länge der ersten dotierten Region größer ist als die Länge der zweiten dotierten Region in einer Richtung, die im Wesentlichen zu einer Kanallänge senkrecht ist, die zwischen der ersten dotierten Region und der zweiten dotierten Region definiert ist.
  2. Halbleitervorrichtung nach Anspruch 1, weiter umfassend: eine dritte dotierte Region, welche die zweite dotierte Region umgibt, wobei die dritte dotierte Region und die zweite dotierte Region den gleichen Leitfähigkeitstyp haben und eine Verunreinigungskonzentration der dritten dotierten Region sich von einer Verunreinigungskonzentration der zweiten Region unterscheidet; und eine vierte dotierte Region, welche die erste dotierte Region umgibt, wobei sich der Leitfähigkeitstyp der vierten dotierten Region von dem Leitfähigkeitstyp der ersten dotierten Region unterscheidet.
  3. Halbleitervorrichtung nach Anspruch 1, weiter umfassend: eine dritte dotierte Region, welche die zweite dotierte Region umgibt, wobei die dritte dotierte Region und die zweite dotierte Region den gleichen Leitfähigkeitstyp haben und eine Verunreinigungskonzentration der dritten dotierten Region sich von einer Verunreinigungskonzentration der zweiten Region unterscheidet; und eine vierte dotierte Region, welche die erste dotierte Region umgibt, wobei die vierte dotierte Region und die erste dotierte Region den gleichen Leitfähigkeitstyp haben und sich eine Verunreinigungskonzentration der vierten dotierten Region von einer Verunreinigungskonzentration der ersten Region unterscheidet, wobei die dritte dotierte Region gegen die vierte dotierte Region isoliert ist.
  4. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, weiter umfassend eine Isolierungsregion in dem Substrat und unter dem Gate.
  5. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei die Differenz zwischen der Länge der ersten dotierten Region und der Länge der zweiten dotierten Region ungefähr 0,3 μm bis ungefähr 1,2 μm ist.
  6. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei die Länge des Gates größer ist als die Länge der zweiten dotierten Region in einer Richtung, die zur Kanallänge im Wesentlichen senkrecht ist.
  7. Halbleitervorrichtung nach Anspruch 6, wobei die Differenz zwischen der Länge des Gates und der Länge der zweiten dotierten Region in einem Bereich von ungefähr 0,3 bis 1,2 μm liegt.
  8. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei das Gate einen ersten Erweiterungsabschnitt an einem Ende des Gates umfasst, wobei der erste Erweiterungsabschnitt zur zweiten Region und entlang einer Richtung, die im Wesentlichen parallel zur Kanallänge ist, proximal ist.
  9. Halbleitervorrichtung nach Anspruch 8, wobei das Gate weiter einen zweiten Erweiterungsabschnitt umfasst, wobei der zweite Erweiterungsabschnitt zur ersten Region und entlang einer Richtung, die im Wesentlichen parallel zur Kanallänge ist, proximal ist.
  10. Hochspannungs-MOSFET, umfassend: ein Substrat; ein Gate über dem Substrat; eine erste dotierte Region und eine zweite dotierte Region in dem Substrat, wobei die erste dotierte Region und die zweite dotierte Region den gleichen Leitfähigkeitstyp haben und durch das Gate getrennt sind; wobei das Gate eine Erweiterung umfasst, die sich entlang einem Rand der zweiten dotierten Region in einer Richtung, die im Wesentlichen parallel zu einer Kanallänge ist, erstreckt, die zwischen der ersten dotierten Region und der zweiten dotierten Region definiert ist.
  11. Hochspannungs-MOSFET nach Anspruch 10, weiter umfassend: eine erste Wanne, in der die zweite dotierte Region gebildet ist, wobei die erste Wanne und die zweite dotierte Region den gleichen Leitfähigkeitstyp haben und sich eine Verunreinigungskonzentration der ersten Wanne von einer Verunreinigungskonzentration der zweiten Region unterscheidet; und eine zweite Wanne, in der die erste dotierte Region gebildet ist, wobei sich der Leitfähigkeitstyp der zweiten Wanne von dem Leitfähigkeitstyp der ersten dotierten Region unterscheidet.
  12. Hochspannungs-MOSFET nach Anspruch 10, weiter umfassend: eine erste Wanne, in der die zweite dotierte Region gebildet ist, wobei die erste Wanne und die zweite dotierte Region von dem gleichen Leitfähigkeitstyp sind und sich eine Verunreinigungskonzentration der ersten Wanne von einer Verunreinigungskonzentration der zweiten Region unterscheidet; und eine zweite Wanne, in der die erste dotierte Region gebildet ist, wobei die zweite Wanne und die erste dotierte Region den gleichen Leitfähigkeitstyp haben und sich eine Verunreinigungskonzentration der zweiten Wanne von einer Verunreinigungskonzentration der ersten Region unterscheidet, wobei die erste Wanne gegen die zweite Wanne isoliert ist.
  13. Hochspannungs-MOSFET nach einem der Ansprüche 10 bis 12, wobei ein Rand der ersten dotierten Region, die parallel zur Kanallänge ist, mit einem Rand der zweiten dotierten Region fehlausgerichtet ist, die zur Kanallänge in einem ersten Abstand parallel ist.
  14. Hochspannungs-MOSFET nach Anspruch 13, wobei der erste Abstand in einem Bereich von ungefähr 0,3 bis ungefähr 1,2 μm liegt.
  15. Hochspannungs-MOSFET nach einem der Ansprüche 10 bis 14, wobei die Länge des Gates größer ist als die Länge der zweiten dotierten Region in einer Richtung, die zur Kanallänge im Wesentlichen senkrecht ist.
  16. Hochspannungs-MOSFET nach einem der Ansprüche 10 bis 15, wobei die Differenz zwischen der Länge des Gates und der Länge der zweiten dotierten Region in einem Bereich von ungefähr 0,3 bis 1,2 μm liegt.
  17. Hochspannungs-MOSFET nach einem der Ansprüche 10 bis 16, wobei sich das Gate entlang einem Rand der ersten dotierten Region in einer Richtung erstreckt, die im Wesentlichen parallel zur Kanallänge ist.
  18. Verfahren zur Herstellung eines Hochspannungs-MOSFET, wobei das Verfahren umfasst: Bilden eines Substrats; Bilden eines Gates auf dem Substrat; Bilden einer ersten dotierten Region in dem Substrat; und Bilden einer zweiten Region in dem Substrat, wobei die erste dotierte Region und die zweite dotierte Region den gleichen Leitfähigkeitstyp haben und durch das Gate getrennt sind, wobei die Länge der ersten dotierten Region größer ist als die Länge der zweiten dotierten Region in einer Richtung, die im Wesentlichen zu einer Kanallänge senkrecht ist, die zwischen der ersten dotierten Region und der zweiten dotierten Region definiert ist.
  19. Verfahren nach Anspruch 18, wobei die Differenz zwischen der Länge der ersten dotierten Region und der Länge der zweiten dotierten Region in einem Bereich von ungefähr 0,3 bis ungefähr 1,2 μm liegt.
  20. Verfahren nach Anspruch 18 oder 19, wobei sich das Gate entlang einem Rand der zweiten Region in einer Richtung erstreckt, die im Wesentlichen parallel zur Kanallänge ist.
DE102016100128.7A 2015-12-10 2016-01-05 LDMOS-Hochspannungstransistor und Verfahren zu dessen Herstellung Active DE102016100128B4 (de)

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