DE102018216139B4 - Ldmos-finfet-strukturen mit mehreren gatestrukturen und verfahren zu ihrer herstellung - Google Patents

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Abstract

Struktur für einen Feldeffekttransistor, der unter Verwendung eines Substrats (12) gebildet wird, wobei die Struktur umfasst:eine erste Finne (10) und eine zweite Finne (11) auf dem Substrat (12);eine erste Wanne (16), die teilweise in dem Substrat (12) und teilweise in der ersten Finne (10) angeordnet ist, wobei die erste Wanne (16) einen ersten Leitfähigkeitstyp aufweist;eine zweite Wanne (18), die teilweise in dem Substrat (12), teilweise in der ersten Finne (10) und teilweise in der zweiten Finne (11) angeordnet ist, wobei die zweite Wanne (18) einen zweiten Leitfähigkeitstyp aufweist;einen ersten Source/Drain-Bereich (28) vom zweiten Leitfähigkeitstyp innerhalb der ersten Wanne (16) in der ersten Finne (10);einen zweiten Source/Drain-Bereich (30) vom zweiten Leitfähigkeitstyp innerhalb der zweiten Wanne (18) in der zweiten Finne (11);eine erste Gatestruktur (24), die angeordnet ist, so dass sie mit einem ersten Abschnitt der ersten Finne (10) überlappt;eine zweite Gatestruktur (26), die angeordnet ist, so dass sie mit einem zweiten Abschnitt der ersten Finne (10) überlappt, wobei die zweite Gatestruktur (26) entlang der ersten Finne (10) von der ersten Gatestruktur (24) beabstandet ist; undeinen dotierten Bereich (20), der innerhalb der zweiten Wanne (18) in der ersten Finne (10) zwischen der ersten Gatestruktur (24) und der zweiten Gatestruktur (26) angeordnet ist, wobei der dotierte Bereich (20) den ersten Leitfähigkeitstyp aufweist,wobei die zweite Wanne (18) einen ersten Bereich (20) und einen zweiten Bereich (21) umfasst, in dem der erste Source/Drain-Bereich (28) angeordnet ist, der erste Bereich (20) der zweiten Wanne (18) teilweise in der ersten Finne (10) angeordnet ist und teilweise in dem Substrat (12) zwischen der ersten Wanne (16) und dem zweiten Bereich (21) der zweiten Wanne (18) angeordnet ist, und der zweite Bereich (21) der zweiten Wanne (18) in der zweiten Finne (11) angeordnet ist.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung betrifft die Fertigung von Halbleitervorrichtungen und integrierten Schaltungen. Insbesondere betrifft die Erfindung Feldeffekttransistorstrukturen für eine seitlich diffundierte Metall-Oxid-Halbleiter (laterally-diffused metal-oxide-semiconductor, LDMOS) -Vorrichtung und Verfahren zur Herstellung einer LDMOS-Vorrichtung.
  • Im Allgemeinen umfassen Vorrichtungsstrukturen für einen Feldeffekttransistor einen Körperbereich, ein Source und ein Drain, die in dem Körperbereich festgelegt sind, und eine Gateelektrode, die zum Schalten eines Ladungsträgerstroms in einem Kanal ausgebildet ist, der beim Betrieb im Körperbereich gebildet wird. Wenn eine Steuerspannung, die eine bestimmte Schwellspannung übersteigt an, die Gateelektrode angelegt wird, tritt ein Ladungsträgerstrom in einer Inversions- oder Verarmungsschicht im Kanal zwischen Source und Drain auf, um einen Ausgangsstrom der Vorrichtung zu erzeugen.
  • Ein Feldeffekttransistor vom Finnen-Typ (FinFET) stellt eine nicht planare Vorrichtungsstruktur dar, die in einer integrierten Schaltung dichter gepackt sein kann, als ebene Feldeffekttransistoren. Ein FinFET kann eine Finne umfassen, die aus einem festen einheitlichen Körper eines Halbleitermaterials, stark dotierten Source/Drain-Bereichen, die in Abschnitten des Körpers gebildet sind, und einer Gateelektrode besteht, die sich um einen Kanal wickelt, der in dem Finnenkörper zwischen den Source/Drain-Bereichen angeordnet ist. Die Anordnung zwischen der Gatestruktur und dem Finnenkörper verbessert die Steuerung über den Kanal und verringert im Vergleich zu planaren Transistoren den Verluststrom, wenn sich der FinFET in einem „Aus“-Zustand befindet. Dies wiederum ermöglicht, dass im Vergleich zu planaren Transistoren niedrigere Schwellspannungen verwendet werden können und ergibt ein verbessertes Leistungsvermögen und einen erniedrigten Energieverbrauch.
  • Integrierte Hochspannungsschaltungen, die z.B. in Mikrowellen/RF-Leistungsverstärkern verwendet werden, erfordern typischerweise eine spezialisierte Schaltungstechnologie, die höheren Spannungen widerstehen kann. Seitlich diffundierte Metall-Oxid-Halbleiter (LDMOS) -Vorrichtungen werden designt, so dass sie im Vergleich zu Logik-Feldeffekttransistoren höhere Spannungen handhaben.
  • Es besteht ein Bedarf an verbesserten Feldeffekttransistorstrukturen für eine LDMOS-Vorrichtung und ein Verfahren zum Bilden einer LDMOS-Vorrichtung.
  • Bekannt ist dabei aus der Druckschrift US 2016 / 0 141 413 A1 ein LDMOS-FET mit Finnenmerkmal.
  • ZUSAMMENFASSUNG
  • Erfindungsgemäß ist eine Vorrichtung gemäß Anspruch 1 sowie ein Verfahren gemäß Anspruch 13.
  • Figurenliste
  • Die beiliegenden Zeichnungen, die dieser Beschreibung beigefügt sind und einen Teil davon darstellen, veranschaulichen verschiedene Ausführungsformen der Erfindung und dienen zusammen mit einer allgemeinen Beschreibung der Erfindung oben und der detaillierten Beschreibung der Ausführungsformen unten zur Erläuterung der Ausführungsformen der Erfindung.
    • 1 bis 3 stellen Querschnittansichten einer Vorrichtungsstruktur an sukzessiven Fertigungsphasen eines Bearbeitungsverfahrens gemäß Ausführungsformen der Erfindung dar.
    • 4 zeigt eine Querschnittansicht einer Vorrichtungsstruktur gemäß alternativen Ausführungsformen der Erfindung.
  • DETAILLIERTE BESCHREIBUNG
  • Mit Bezug auf 1 und gemäß Ausführungsformen der Erfindung stehen eine Finne 10 und eine Finne 11 jeweils in einer vertikalen Richtung relativ zu einem Substrat 12 hervor, z.B. einem einkristallinen Siliziumvollsubstrat. Die Finnen 10, 11 sind 3-dimensionale Körper, die aus einem Halbleitermaterial gebildet sind, z.B. Silizium. In 1 wird der Grenzbereich von den Finnen 10, 11 zu der oberseitigen Oberfläche 13 des Substrats 12 durch die gestrichelten Linien graphisch dargestellt. Die Finnen 10, 11 sind demzufolge mit dem Substrat 12 an dessen oberseitigen Oberfläche 13 ohne Saum verbunden und weisen entsprechende Höhen auf, die gemessen in einer vertikalen Richtung relativ zu der oberseitigen Oberfläche 13 des Substrats 12 gleich sein können.
  • Die Finnen 10, 11 können durch Strukturieren des Substrats 12 oder einer epitaktischen Schicht, die auf dem Substrat 12 gewachsen ist, unter Verwendung eines Seitenwand-Bild-Übertragungs (sidewall image transfer, SIT) -Prozesses oder einer selbst ausgerichteten Doppelstrukturierung (self-aligned double patterning, SADP) strukturiert werden, in der flache Gräben in das Substrat 12 geätzt und mit einem dielektrischen Material gefüllt werden, z.B. einem Oxid des Siliziums (z.B. SiO2), das durch chemische Gasphasenabscheidungen (CVD) abgeschieden und mit einer chemisch-mechanischen Polierung (CMP) planarisiert wird, um flache Grabenisolationsgebiete (nicht dargestellt) zu bilden. Nach der Bildung der Finnen 10, 11 und der Flachgrabenisolationsgebiete werden tiefe Grabenisolationsgebiete 14 gebildet, die um die Finne 10, 11 herum und dazwischen angeordnet sind. Die tiefen Grabenisolationsgebiete 14 können durch ein Ätzen von tiefen Gräben durch die Finnen 10, 11 und die Flachgrabenisolation in das Substrat 12 und ein Füllen der tiefen Gräben mit einem dielektrischen Material gebildet werden, z.B. einem Oxid des Siliziums (z.B. SiO2), das durch CVD abgeschieden und mit CMP planarisiert wird. Das dielektrische Material der Flachgrabenisolationsgebiete und das dielektrische Material der tiefen Grabenisolationsgebiete 14 werden zurückgeätzt, um entsprechende Abschnitte der Finnen 10, 11 freizulegen, die über den entsprechenden vertieften oberseitigen Oberflächen der dielektrischen Materialien angeordnet sind. Andere Abschnitte der Finnen 10, 11 werden in die Flachgrabenisolationsgebiete und die tiefen Grabenisolationsgebiete 14 eingebettet.
  • In den Finnen 10, 11 und dem Substrat 12 werden eine Wanne 16 und eine Wanne 18 gebildet. Die Wanne 16, die teilweise in der Finne 10 und teilweise in dem Substrat 12 angeordnet ist, wird aus einem Halbleitermaterial gebildet, das gegenüber der Wanne 18 einen entgegengesetzten Leitfähigkeitstyp aufweist. Die Wanne 18 ist teilweise in der Finne 10, teilweise in der Finne 11 und teilweise in dem Substrat 12 angeordnet. Die Wanne 18 umfasst insbesondere einen dotierten Bereich 21, der in dem Substrat 12 und der Finne 11 angeordnet ist, sowie einen Grabenbereich (moat region) 20, der in dem Substrat 12 und der Finne 10 angeordnet ist. Der Grabenbereich 20, der aus einem Halbleitermaterial mit dem gleichen Leitfähigkeitstyp gebildet ist, wie der dotierte Bereich 21, ist gegenüber dem dotierten Bereich 21 der Wanne 18 leichter dotiert (weist insbesondere eine niedrigere Dotierstoffkonzentration auf).
  • Der Grabenbereich 20 der Wanne 18 ist zwischen der Wanne 16 und dem dotierten Bereich 21 der Wanne 18 angeordnet. Der Grabenbereich 20 grenzt an die Wanne 16 entlang einer Grenzfläche, die einen pn-Übergang 22 festlegt, an und grenzt an den dotierten Bereich 21 der Wanne 18 entlang einer Grenzfläche 19 an. Die Grenzfläche 19 und der pn-Übergang 22 können in einer vertikalen Richtung orientiert sein. In einer Ausführungsform ist die Grenzfläche 19 direkt unter den tiefen Grabenisolationsgebieten 14 angeordnet. In einer Ausführungsform kann der Grabenbereich 20 der Wanne 18 den dotierten Bereich 21 der Wanne 18 umgehen, so dass sich die Grenzfläche 19 um den Umfang des dotierten Bereichs 21 erstreckt.
  • Die Wanne 16 kann durch Einbringen eines Dotierstoffs durch z.B. eine lonenimplantation gebildet werden, die eine Konzentration eines Dotierstoffs in das Substrat 12 und in die Finne 10 einbringt. Der dotierte Bereich 21 der Wanne 18 kann durch Einbringen einer Konzentration aus einem unterschiedlichen Dotierstoff vom entgegengesetzten Leitfähigkeitstyp in das Substrat 12 und die Finne 11 gebildet werden. Entsprechend strukturierte Implantationsmasken können verwendet werden, um ausgewählte Bereiche festzulegen, die für die Implantationen freigelegt sind. Die Implantationsmaske, die zur Auswahl des freiliegenden Bereichs zur Bildung der Wanne 16 verwendet wird, wird nach der entsprechenden Implantation und vor einer Bildung der Implantationsmaske, die zur Bildung des dotierten Bereichs 21 der Wanne 18 verwendet wird, entfernt (stripped). In ähnlicher Weise wird die Implantationsmaske, die zur Auswahl des freiliegenden Bereichs zur Bildung des dotierten Bereichs 21 der Wanne 18 verwendet wird, entfernt (stripped), nachdem die entsprechende Implantation durchgeführt wurde. Die Implantationsmasken können eine Schicht aus einem lichtempfindlichen Material umfassen, z.B. einem organischen Fotolack, der durch einen Schleuderbeschichtungsprozess aufgebracht, vorgebacken, mittels Licht durch eine Fotomaske belichtet, nach der Belichtung gebacken und mit einem chemischen Entwickler entwickelt wird. Die Implantationsmasken, die zur Bildung der Wanne 16 und des dotierten Bereichs 21 der Wanne 18 verwendet werden, weisen eine Dicke und ein Bremsvermögen auf, das ausreicht, um ausgewählte maskierte Bereiche der Finnen 10, 11 und des Substrats 12 gegen die Aufnahme einer Dosis der implantierten Ionen zu blocken.
  • Die Implantationsbedingungen (z.B. lonensorten, Dosis, kinetische Energie) können ausgewählt werden, um die elektrischen und physikalischen Eigenschaften (z.B. elektrischer Widerstand und Tiefenprofil) der Wanne 16 einzustellen. In ähnlicher Weise können die Implantationsbedingungen ausgewählt werden, um die elektrischen und physikalischen Eigenschaften des dotierten Bereichs 21 der Wanne 18 einzustellen. In einer Ausführungsform kann das Halbleitermaterial der Wanne 16 mit einem Dotierstoff vom n-Typ der Gruppe V des Periodensystems (z.B. Phosphor P und/oder Arsen (As)) dotiert werden, der effektiv ist, um eine Leitfähigkeit vom n-Typ bereitzustellen. In einer Ausführungsform kann das Halbleitermaterial des dotierten Bereichs 21 der Wanne 18 mit einem Dotierstoff vom p-Typ dotiert werden, der aus der Gruppe III des Periodensystems (z.B. Bor) ausgewählt wird und effektiv ist, um eine Leitfähigkeit vom p-Typ bereitzustellen.
  • Der Grabenbereich 20 der Wanne 18 weist eine leichtere Dotierstoffkonzentration auf als der dotierte Bereich 21 der Wanne 18. In einer Ausführungsform kann der Grabenbereich 20 durch Einbringen einer Konzentration eines Dotierstoffs durch eine lonenimplantation in die Finne 10 und das Substrat 12 gebildet werden. In einer Ausführungsform kann der Grabenbereich 20 einen Abschnitt eines leicht dotierten Substrats 12 darstellen. In einer Ausführungsform wird der Grabenbereich 20 durch die Implantationsmasken maskiert, die nachfolgend verwendet werden, um die Wanne 16 und den dotierten Bereich 21 der Wanne 18 zu bilden, was Anordnungen der Grenzfläche 19 und des pn-Übergangs 22 relativ zu dem Grabenbereich 20 bildet. Die Implantationsmaske kann bei der Bildung des dotierten Bereichs 21 der Wanne 18 und der Anordnung der Tiefgrabenisolationsbereiche 14 ausgewählt werden, so dass der Grabenbereich 20 die Wanne 18 umgibt.
  • In dem Substrat 12 kann ein dotierter Bereich 23 von dem gleichen Leitfähigkeitstyp gebildet werden, wie die Wanne 18, oder sie kann vom bezüglich der Wanne 18 entgegengesetzten Leitfähigkeitstyp gebildet werden. Der dotierte Bereich 23 isoliert den dotierten Bereich 21 und den Grabenbereich 20 der Wanne 18 elektrisch relativ zum Substrat 12.
  • Mit Bezug auf 2, in der ähnliche Bezugszeichen ähnliche Merkmale in 1 bezeichnen, und in einer nachfolgenden Fertigungsphase werden Gatestrukturen 24, 26 gebildet, die sich über verschiedene Abschnitte der Finne 10 und der Flachgrabenisolation erstrecken und damit überlappen. Die Gatestruktur 26 erstreckt sich auf das tiefe Grabenisolationsgebiet 14 zwischen den Finnen 10, 11 und überlappt damit teilweise. Die Gatestrukturen 24, 26 können durch Abscheiden eines Schichtstapels aus unterschiedlichen Komponentenmaterialien und unter Strukturierung des abgeschiedenen Schichtstapels mittels Fotolithografie und Ätzen gebildet werden. Die Gatestrukturen 24, 26 können eine Gateelektrode gebildet aus einem Leiter, z.B. einem Metall, dotiertem polykristallinen Silizium (Poly-Silizium) oder einem Schichtstapel aus diesen und anderen leitfähigen Materialien, und einem elektrischen Isolator gebildet werden, einschließlich, jedoch nicht beschränkend auf, Siliziumdioxid (SiO2), einem dielektrischen high-k-Material, z.B. Hafniumoxid (HfO2), oder Schichtstapeln aus diesen und anderen dielektrischen Materialien. Der elektrische Isolator ist zwischen dem Leiter und den äußeren Oberflächen der Finne 10 angeordnet. In einer Ausführungsform können die Gatestrukturen 24, 26 funktionale Gatestrukturen darstellen, die permanente Gatestrukturen darstellen, die zur Steuerung eines Ausgabestroms (insbesondere Strom von Ladungsträgern in dem Kanal) eines Feldeffekttransistors verwendet werden. In einer Ausführungsform können die Gatestrukturen 24, 26 Opfergatestrukturen darstellen, die Platzhalterstrukturen für funktionale Gatestrukturen sind, die nachfolgend in einem Austauschmetallgateprozess gebildet werden. Die Gastestrukturen 24, 26 oder die funktionalen Gatestrukturen, die die Gatestrukturen 24, 26 ersetzen, können zusammen durch eine Verdrahtung in der Middle-of-Line- und/oder Back-End-of-Line-Zwischenverbindungsstruktur verbunden werden.
  • Source/Drain-Bereich 28, 30 vom gleichen Leitfähigkeitstyp werden entsprechend als dotierte Bereiche in der Finne 10 und in der Finne 11 gebildet. Der Source/Drain-Bereich 28 wird in einem Abschnitt der Wanne 16 in der Finne 10 gebildet und wird aus einem stark dotierten Halbleitermaterial mit einem bezüglich der Wanne 16 entgegengesetzten Leitfähigkeitstyp gebildet. Der Source/Drain-Bereich 30 ist in einem Abschnitt des dotierten Bereichs 21 der Wanne 18 in der Finne 11 angeordnet und wird bei einer höheren Dotierstoffkonzentration aus einem stark dotierten Halbleitermaterial mit dem gleichen Leitfähigkeitstyp gebildet, wie der dotierte Bereich 21 der Wanne 18. Die Source/Drain-Bereiche 28, 30 können durch Ätzen der Finnen 10, 11 und einem epitaktischen Wachsen eines dotierten Halbleitermaterials in den entsprechend geätzten Volumina der Finnen 10, 11 gebildet werden. In einer Ausführungsform, in der die Wanne 16 ein Halbleitermaterial vom n-Typ darstellt und die Wanne 18 ein Halbleitermaterial vom p-Typ darstellt, kann das Halbleitermaterial, das die Source/Drain-Bereiche 28, 30 bildet, mit einem Dotierstoff vom p-Typ dotiert sein, um eine Leitfähigkeit vom p-Typ bereitzustellen, und kann mit einer Konzentration an dem Dotierstoff vom p-Typ stark dotiert sein.
  • Mit Bezug auf 3, in der ähnliche Bezugszeichen ähnliche Merkmale in 2 bezeichnen, und in einer nachfolgenden Fertigungsphase wird ein dotierter Bereich 32 gebildet, der innerhalb des Grabenbereichs 20 in der Finne 10 an einer Stelle gebildet ist, die zwischen der Gatestruktur 24 und der Gatestruktur 26 angeordnet ist. Der dotierte Bereich 32 wird aus einem Halbleitermaterial mit einem Leitfähigkeitstyp gebildet, der zum Leitfähigkeitstyp des Grabenbereichs 20 entgegengesetzt ist, und weist auch einen bezüglich den Source/Drain-Bereichen 28, 30 entgegengesetzten Leitfähigkeitstyp auf. Der dotierte Bereich 32 kann mit dem Grabenbereich 20 vom entgegengesetzten Leitfähigkeitstyp direkt verbunden sein, um einen Grenzbereich zu bilden. Der dotierte Bereich 32 kann durch Ätzen der Finne 10 und epitaktisches Wachsen eines dotierten Halbelitermaterials in dem geätzten Volumen der Finne 10 gebildet werden. In einer Ausführungsform, in der der Grabenbereich 20 ein Halbleitermaterial vom p-Typ darstellt, kann das Halbleitermaterial des dotierten Bereichs 32 mit einem Dotierstoff vom n-Typ (z.B. Phosphor (p) und/oder Arsen (As)) dotiert sein, um eine Leitfähigkeit vom n-Typ bereitzustellen, und kann mit einer Konzentration des Dotierstoffs vom n-Typ stark dotiert sein. Der dotierte Bereich 32 kann vor oder nach den Source/Drain-Bereichen 28, 30 gebildet werden.
  • Gemäß der Verwendung hierin kann das stark dotierte Halbleitermaterial als eine Dotierstoffkonzentration aufweisend angesehen werden, die um wenigstens eine Größenordnung größer ist als die Dotierstoffkonzentration in einem schwach dotierten Halbleitermaterial. Eine repräsentative Dotierstoffkonzentration für ein stark dotiertes Halbleitermaterial kann zum Beispiel größer oder gleich 1018 cm-3 sein. Eine repräsentative Dotierstoffkonzentration für schwach dotiertes Halbleitermaterial kann kleiner oder gleich 1016 cm-3 sein.
  • Der resultierende Feldeffekttransistor 34 umfasst die Finnen 10, 11, die Wannen 16, 18, die Gatestrukturen 24, 26 und die Source/Drain-Bereiche 28, 30. Die Wanne 16 fungiert im Betrieb der Vorrichtung als ein Kanalbereich. Die Gastestruktur 24 steuert im Betrieb der Vorrichtung den Kanal des Feldeffekttransistors 34. Die Gatestruktur 26, die sich auf den tiefen Grabenisolationsbereich 14 zwischen den Finnen 10, 11 erstreckt und damit zum Teil überlappt, kann beim Betrieb des Feldeffekttransistors 34 ein elektrisches Feld bereitstellen. Der Grabenbereich 20 und der dotierte Bereich 21 der Wanne 18, die zwischen dem pn-Übergang 22 und dem Source/Drain-Bereich 30 angeordnet sind, bilden zusammen einen Drainerweiterungsbereich oder einen Driftbereich des Feldeffekttransistors 34.
  • Der Grabenbereich 20 und der dotierte Bereich 32 stellen zusätzliche Merkmale bereit, die in bekannten LDMOS-Vorrichtungsstrukturen nicht auftreten. Das Vorhandensein des Grabenbereichs 20 hat den Effekt, dass die Durchbruchspannung des Feldeffekttransistors 34 vergrößert wird. Der dotierte Bereich 32 stellt einen schwebenden Kontakt zu dem Grabenbereich 20 bereit, der verwendet werden kann, um den Grabenbereich 20 vertikal in der Finne 10 zu verarmen, während die Source-zu-Drain-Spannung 0 Volt beträgt.
  • Es folgen eine Middle-of-Line (MOL) -Bearbeitung und eine Back-End-of-Line (BEOL) -Bearbeitung, die die Bildung von Kontakten und einer Verdrahtung für eine lokale Zwischenverbindungsstruktur und eine Bildung von dielektrischen Schichten, Via-Kontakten, einer Verdrahtung für eine BEOL-Zwischenverbindungsstruktur umfasst, die durch die lokale Zwischenverbindungsstruktur mit dem Feldeffekttransistor 34 verbunden ist.
  • Mit Bezug auf 4, in der ähnliche Bezugszeichen ähnliche Merkmale in 3 bezeichnen, und gemäß alternativen Ausführungsformen der Erfindung kann eine zusätzliche Gatestruktur 25 zwischen der Gatestruktur 24 und der Gatestruktur 26 gebildet werden. Der dotierte Bereich 32 ist entlang der Finne 10 zwischen der Gatestruktur 25 und der Gatestruktur 26 angeordnet. Das Ergebnis ist, dass der dotierte Bereich 32 von dem Kanalbereich, der in der Wanne 16 während des Betriebs der Vorrichtung gebildet wird, weiter weg verlagert wird. Die Verwendung von mehr als einer Gatestruktur 24, 25 bildet effektiv einen gestapelten Logik-Feldeffekttransistor, der das Drain am Source/Drain-Bereich 30 mit Hochspannung versorgt.
  • Die oben beschriebenen Verfahren werden in der Fertigung von integrierten Schaltungschips verwendet. Die sich ergebenden integrierten Schaltungschips können durch den Hersteller in der Form von rohen Wafern (z.B. als ein einzelner Wafer mit mehreren nicht gehausten Chips) als ein reines Die oder in gehauster Form vertrieben werden. In letzterem Fall wird der Chip in einem Einzelchipgehäuse (z.B. ein Plastikträger mit Leitungen, die an einem Motherboard oder anderem Träger höherer Ordnung angebracht sind) oder in einem Mehrchipgehäuse montiert (z.B. einem Keramikträger mit Oberflächenzwischenverbindungen und/oder vergrabenen Zwischenverbindungen). In jedem Fall kann der Chip mit anderen Chips, diskreten Schaltungselementen und/oder Signal verarbeitenden Vorrichtungen als Teil von einem Zwischenprodukt oder einem Endprodukt integriert werden.
  • Bezugnahmen hierin auf Begriffe, wie „vertikal“, „horizontal“ usw. erfolgen als Beispiel und nicht zur Beschränkung, um einen Bezugsrahmen zu etablieren. Der Begriff „horizontal“, wie er hierin verwendet wird, ist als eine Ebene parallel zu einer bekannten Ebene eines Halbleitersubstrats definiert, unabhängig von dessen tatsächlicher 3-dimensionaler räumlicher Orientierung. Die Begriffe „vertikal“ und „normal“ beziehen sich auf eine Richtung senkrecht zu der horizontalen, die eben definiert wurde. Der Begriff „lateral“ bezieht sich auf eine Richtung innerhalb der horizontalen Ebene. Begriffe, wie „auf” und „unter“, werden verwendet, um eine Positionierung von Elementen oder Strukturen relativ zueinander als gegenüberliegend zu einer relativen Erhöhung anzuzeigen.
  • Ein mit einem anderen Element „verbundenes“ oder „gekoppeltes“ Merkmal kann mit dem anderen Element direkt verbunden oder gekoppelt sein. Stattdessen kann auch wenigstens ein dazwischenliegendes Element vorhanden sein. Ein mit einem anderen Element „direkt verbundenes“ oder „direkt gekoppeltes“ Merkmal kann anzeigen, dass dazwischenliegende Elemente nicht vorhanden sind. Ein Merkmal kann mit einem anderen Element „indirekt verbunden“ oder „indirekt gekoppelt“ sein, wenn wenigstens ein dazwischenliegendes Element vorhanden ist.

Claims (18)

  1. Struktur für einen Feldeffekttransistor, der unter Verwendung eines Substrats (12) gebildet wird, wobei die Struktur umfasst: eine erste Finne (10) und eine zweite Finne (11) auf dem Substrat (12); eine erste Wanne (16), die teilweise in dem Substrat (12) und teilweise in der ersten Finne (10) angeordnet ist, wobei die erste Wanne (16) einen ersten Leitfähigkeitstyp aufweist; eine zweite Wanne (18), die teilweise in dem Substrat (12), teilweise in der ersten Finne (10) und teilweise in der zweiten Finne (11) angeordnet ist, wobei die zweite Wanne (18) einen zweiten Leitfähigkeitstyp aufweist; einen ersten Source/Drain-Bereich (28) vom zweiten Leitfähigkeitstyp innerhalb der ersten Wanne (16) in der ersten Finne (10); einen zweiten Source/Drain-Bereich (30) vom zweiten Leitfähigkeitstyp innerhalb der zweiten Wanne (18) in der zweiten Finne (11); eine erste Gatestruktur (24), die angeordnet ist, so dass sie mit einem ersten Abschnitt der ersten Finne (10) überlappt; eine zweite Gatestruktur (26), die angeordnet ist, so dass sie mit einem zweiten Abschnitt der ersten Finne (10) überlappt, wobei die zweite Gatestruktur (26) entlang der ersten Finne (10) von der ersten Gatestruktur (24) beabstandet ist; und einen dotierten Bereich (20), der innerhalb der zweiten Wanne (18) in der ersten Finne (10) zwischen der ersten Gatestruktur (24) und der zweiten Gatestruktur (26) angeordnet ist, wobei der dotierte Bereich (20) den ersten Leitfähigkeitstyp aufweist, wobei die zweite Wanne (18) einen ersten Bereich (20) und einen zweiten Bereich (21) umfasst, in dem der erste Source/Drain-Bereich (28) angeordnet ist, der erste Bereich (20) der zweiten Wanne (18) teilweise in der ersten Finne (10) angeordnet ist und teilweise in dem Substrat (12) zwischen der ersten Wanne (16) und dem zweiten Bereich (21) der zweiten Wanne (18) angeordnet ist, und der zweite Bereich (21) der zweiten Wanne (18) in der zweiten Finne (11) angeordnet ist.
  2. Struktur an Anspruch 1, wobei die erste Wanne (16) und der erste Bereich (20) der zweiten Wanne (18) entlang eines Grenzbereichs (22) konvergieren und der erste Bereich (20) der zweiten Wanne (18) die erste Wanne (16) von dem zweiten Bereich (21) der zweiten Wanne (18) trennt.
  3. Struktur nach Anspruch 2, wobei die erste Gatestruktur (24) den Grenzbereich (22) zwischen der ersten Wanne (16) und dem ersten Bereich (20) der zweiten Wanne (18) überlagert.
  4. Struktur nach Anspruch 3, ferner umfassend: ein Grabenisolationsgebiet (14) zwischen der ersten Finne (10) und der zweiten Finne (11), wobei der erste Bereich (20) der zweiten Wanne (18) und der zweite Bereich (21) der zweiten Wanne (18) unterhalb des Grabenisolationsgebiets (14) konvergieren.
  5. Struktur nach Anspruch 1, wobei der erste Bereich (20) der zweiten Wanne (18) mit einer ersten Konzentration eines Dotierstoffs dotiert ist, der den zweiten Leitfähigkeitstyp bereitstellt, der zweite Bereich (21) der zweiten Wanne (18) mit einer zweiten Konzentration des Dotierstoffs dotiert ist, der den zweiten Leitfähigkeitstyp bereitstellt, und die zweite Konzentration größer ist als die erste Konzentration.
  6. Struktur nach Anspruch 1, wobei der dotierte Bereich (20) mit dem ersten Bereich (20) der zweiten Wanne (18) gekoppelt ist.
  7. Struktur nach Anspruch 6, ferner umfassend: ein Grabenisolationsgebiet (14) zwischen der ersten Finne (10) und der zweiten Finne (11), wobei die zweite Gatestruktur (26) zwischen dem dotierten Bereich (20) und dem Grabenisolationsgebiet (14) angeordnet ist.
  8. Struktur nach Anspruch 1, wobei der erste Bereich (20) der zweiten Wanne (18) den zweiten Bereich (21) der zweiten Wanne (18) umgibt.
  9. Struktur nach Anspruch 1, ferner umfassend: eine dritte Gatestruktur (25), die einen dritten Abschnitt der ersten Finne (10) überlappt, die dritte Gatestruktur (25) entlang der ersten Finne (10) von der ersten Gatestruktur (24) beabstandet ist und die erste Gatestruktur (24) und die dritte Gatestruktur (25) zwischen dem ersten Source/Drain-Bereich (28) und dem dotierten Bereich (20) angeordnet ist.
  10. Struktur nach Anspruch 1, wobei der dotierte Bereich (20) nicht kontaktiert ist.
  11. Struktur nach Anspruch 1, ferner umfassend: ein Grabenisolationsgebiet (14) zwischen der ersten Finne (10) und der zweiten Finne (11), wobei ein Abschnitt der zweiten Gatestruktur (26) eine überlappende Beziehung mit dem Grabenisolationsgebiet (14) aufweist.
  12. Struktur nach Anspruch 1, wobei der erste Leitfähigkeitstyp eine Leitfähigkeit vom n-Typ darstellt und der zweite Leitfähigkeitstyp eine Leitfähigkeit vom p-Typ darstellt.
  13. Verfahren zum Herstellen eines Feldeffekttransistors, wobei das Verfahren umfasst: ein Bilden einer ersten Finne (10) und einer zweiten Finne (11) auf einem Substrat (12); ein Bilden einer ersten Wanne (16), die teilweise in dem Substrat (12) und teilweise in der ersten Finne (10) angeordnet ist, wobei die erste Wanne (16) einen ersten Leitfähigkeitstyp aufweist; ein Bilden einer zweiten Wanne (18), die teilweise in dem Substrat (12), teilweise in der ersten Finne (10) und teilweise in der zweiten Finne (11) angeordnet ist, wobei die zweite Wanne (18) einen zweiten Leitfähigkeitstyp aufweist; ein Bilden eines ersten Source/Drain-Bereichs (28) vom zweiten Leitfähigkeitstyp innerhalb der ersten Wanne (16) in der ersten Finne (10); ein Bilden eines zweiten Source/Drain-Bereichs (30) vom zweiten Leitfähigkeitstyp innerhalb der zweiten Wanne (18) in der zweiten Finne (11); ein Bilden einer ersten Gatestruktur (24), die mit einem ersten Abschnitt der ersten Finne (10) überlappt; ein Bilden einer zweiten Gatestruktur (26), die mit einem zweiten Abschnitt der ersten Finne (10) überlappt, wobei die zweite Gatestruktur (26) entlang der ersten Finne (10) von der ersten Gatestruktur (24) beabstandet ist; und ein Bilden eines dotierten Bereichs (20), der innerhalb der zweiten Wanne (18) in der ersten Finne (10) zwischen der ersten Gatestruktur (24) und der zweiten Gatestruktur (26)angeordnet ist, wobei der dotierte Bereich (20) den ersten Leitfähigkeitstyp aufweist, wobei die zweite Wanne (18) einen ersten Bereich (20) und einen zweiten Bereich (21) aufweist, in dem der zweite Source/Drain-Bereich (30) angeordnet ist, der erste Bereich (20) der zweiten Wanne (18) teilweise in der ersten Finne (10) und teilweise in dem Substrat (12) zwischen der ersten Wanne (16) und dem zweiten Bereich (21) der zweiten Wanne (18) angeordnet ist und der zweite Bereich (21) der zweiten Wanne (18) in der zweiten Finne (11) angeordnet ist.
  14. Verfahren nach Anspruch 13, wobei die erste Wanne (16) und der erste Bereich (20) der zweiten Wanne (18) entlang eines Grenzbereichs (22) konvergieren und der erste Bereich (20) der zweiten Wanne (18) die erste Wanne (16) von dem zweiten Bereich (21) der zweiten Wanne (18) trennt.
  15. Verfahren nach Anspruch 13, wobei der dotierte Bereich (20) mit dem ersten Bereich (20) der zweiten Wanne (18) direkt gekoppelt ist und der erste Bereich (20) der zweiten Wanne (18) gegenüber dem zweiten Bereich (21) der zweiten Wanne (18) leichter dotiert ist.
  16. Verfahren nach Anspruch 15, ferner umfassend: ein Bilden eines Grabenisolationsgebiets (14), das zwischen der ersten Finne (10) und der zweiten Finne (11) angeordnet ist, wobei ein Abschnitt der zweiten Gatestruktur (26) eine überlappende Beziehung mit dem Grabenisolationsgebiet (14) aufweist und die zweite Gatestruktur (26) zwischen dem dotierten Bereich (20) und dem Grabenisolationsgebiet (14) angeordnet ist.
  17. Verfahren nach Anspruch 15, ferner umfassend: ein Bilden einer dritten Gatestruktur (25), die einen dritten Abschnitt der ersten Finne (10) überlappt, wobei die dritte Gatestruktur (25) entlang der ersten Finne (10) von der ersten Gatestruktur (24) beabstandet ist und die erste Gatestruktur (24) und die dritte Gatestruktur (25) zwischen dem ersten Source/Drain-Bereich (28) und dem dotierten Bereich (20) angeordnet sind.
  18. Verfahren nach Anspruch 13, ferner umfassend: ein Bilden eines Grabenisolationsgebiets (14) zwischen der ersten Finne (10) und der zweiten Finne (11), wobei ein Abschnitt der zweiten Gatestruktur (26) eine überlappende Beziehung mit dem Grabenisolationsgebiet (14) aufweist.
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