DE112006003402T5 - Verspannte Silizium-MOS-Vorrichtung mit BOX-Schicht zwischen den Source- und Drain-Gebieten - Google Patents

Verspannte Silizium-MOS-Vorrichtung mit BOX-Schicht zwischen den Source- und Drain-Gebieten Download PDF

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Abstract

Eine Vorrichtung, aufweisend:
einen Gate-Stapel, aufweisend eine an einem Gate-Dielektrium angeordnete Gate-Elektrode;
einen ersten Abstandshalter und einen zweiten Abstandshalter, die an seitlich gegenüberliegenden Seiten des Gate-Stapels geformt sind;
ein Source-Gebiet in der Nähe zum ersten Abstandshalter;
ein Drain-Gebiet in der Nähe zum zweiten Abstandshalter;
ein Kanalgebiet unterhalb des Gate-Stapels und flankiert von dem Source-Gebiet und dem Drain-Gebiet; und
ein vergrabenes Oxidgebiet unterhalb des Kanalgebiets und flankiert von dem Source-Gebiet und dem Drain-Gebiet.

Description

  • Hintergrund
  • Erhöhte Leistungsfähigkeit von integrierten Schaltungsvorrichtungen auf einem Halbleitersubstrat, wie Transistoren, Widerständen und Kondensatoren, ist normalerweise ein Hauptaspekt, der während des Entwurfs, der Herstellung und des Betriebs solcher Vorrichtungen berücksichtigt wird. So wird z. B. während des Entwurfs und der Herstellung von Metalloxidhalbleiter (MOS)-Transistorvorrichtungen, wie solchen, die in einem komplementären Metalloxidhalbleiter (CMOS) genutzt werden, oft gewünscht, dass die Elektronenbeweglichkeit in N-Typ-MOS-Vorrichtungs (NMOS)-Kanälen erhöht und die Beweglichkeit der positiv geladenen Defektelektronen in P-Typ-MOS-Vorrichtungs (PMOS)-Kanälen erhöht ist.
  • Ein Verfahren zum Erhöhen der Beweglichkeit der Elektronen und der Defektelektronen in MOS-Transistoren verwendet verspanntes Silizium im Kanalgebiet des Transistors. Siliziumatome im Kanal werden in eine Gitterstruktur geordnet gepackt. Ein Strecken der Gitterstruktur, das die Siliziumatome weiter auseinander als in deren natürlichem Zustand bringt, lässt NMOS-Transistoren schneller schalten. In ähnlicher Weise lässt ein Komprimieren der Gitterstruktur PMOS-Transistoren schneller schalten. Dieses Strecken und Komprimieren ist bekannt als Verspannen des Siliziums.
  • Zum Verspannen des Siliziums im Kanalgebiet werden die Source- und Drain-Gebiete des MOS-Transistors geätzt und mit einer Siliziumlegierung ersetzt, die eine zum leicht dotierten Siliziumkanalgebiet unterschiedliche Gitterstruktur hat. Das Ätzverfahren entfernt die Source-/Drain-Gebiete und hinterschneidet die Abstandshalter, die neben dem Transistor-Gate-Stapel sind. Dies ist in den 1 und 2 gezeigt. 1 stellt einen MOS-Transistor 100 dar, der auf einem Volumen-Siliziumsubstrat 102 geformt ist. Ein erhöhtes Source-Gebiet 104 und ein erhöhtes Drain-Gebiet 106 des Transistors 100 sind mit einer Siliziumlegierung 108 gefüllt, die eine Spannung auf ein Kanalgebiet 110 vermittelt. Wie gezeigt, ermöglicht ein Hinterschnitt 112, dass die Siliziumlegierung 108 das Gebiet unter einem Paar von Ab standshaltern 114 ausfüllt, die an seitlich gegenüberliegenden Seiten eines Transistor-Gate-Stapels 116 geformt sind.
  • 2 stellt einen ähnlichen MOS-Transistor 100 dar, der auf einem Silizium-auf-Isolator (SOI)-Substrat 200 geformt ist. Das SOI-Substrat 200 umfasst eine vergrabene Oxidschicht 202, die zwischen einer dünnen Vorrichtungsschicht aus Silizium 204 und einer Volumen-Siliziumschicht 206 eingefasst ist. Der hier gezeigte Transistor 100 umfasst das Source-Gebiet 104 und das Drain-Gebiet 106, die mit der Siliziumlegierung 108 gefüllt sind, um eine Spannung auf das Kanalgebiet 110 zu vermitteln. Der Hinterschnitt 112 ermöglicht wiederum, dass die Siliziumlegierung 108 das Gebiet unter den Abstandshaltern 114 ausfüllt.
  • Die Tiefe des Hinterschnitts wird basierend auf Kompromissen zwischen Leistungsfähigkeit und dem Kurzkanaleffekt (SCE) gewählt. Hinterschnitte, die zu tief sind, können den SCE schwächen, da die Trennung zwischen dem Source- und Drain-Gebiet sehr klein wird, was zu einer Erhöhung von Punch-Through-Lecks unter der Oberfläche führt. Zusätzlich erhöhen tiefe Hinterschnitte die parasitäre Kapazität an der Gate-Kante-Grenzschicht aufgrund der langen vertikalen Wände, die an jeder Seite des Kanalgebiets geformt sind.
  • Nichtsdestotrotz sind tiefe Hinterschnitte vorteilhaft, da sie eine erhöhte Siliziumspannung und niedrigeren elektrischen Widerstand ermöglichen. Der elektrische Widerstand ist niedriger, da in flachen Hinterschnitten der Strom wenig Raum zum Ausbreiten hat, bevor er vom Kontakt aufgesammelt wird, was in einem sehr hohen Widerstand resultiert. Tiefe Hinterschnitte beugen ebenfalls Salizid-Spike-Defekten vor, die auftreten können, wenn die Hinterschnitttiefe flacher als das verbleibende Oxid in benachbarten Shallow-Trench-Isolation (STI)-Strukturen ist. 3 stellt eine herkömmliche Anordnung dar, die einen Salizid-Spike-Defekt verursacht. Wie gezeigt, ist ein Transistor 300 auf einem SOI-Substrat 302 geformt. Der Transistor 300 umfasst ein flaches Hinterschnittgebiet 304, das eine dünne Siliziumschicht 306 auf einer vergrabenen Oxidschicht 308 belässt. Eine benachbarte STI-Struktur 310 hat eine geringe Höhe, die hauptsächlich durch die Verarbeitung bedingt ist, und dies ermöglicht, dass die dünne Siliziumschicht 306 in Kontakt mit einer nachfolgend abgeschiedenen Nickelmetallschicht 312 kommt. Der Kontakt zwischen der dünnen Siliziumschicht 302 und der Nickelmetallschicht 312 kann einen Salizid-Spike-Defekt verursachen.
  • Entsprechend wird ein verbesserter Entwurf für verspannte Silizium-MOS-Vorrichtungen unter 100 nm benötigt, die elektrischen Widerstand innerhalb der Source- und Drain-Gebiete reduzieren und die parasitäre Kapazität an der Gate-Kante reduzieren können und gleichzeitig die Mobilitätszunahme und Schutz vor einem Punch-Through unter der Oberfläche erhöhen.
  • Kurzbeschreibung der Zeichnungen
  • 1 stellt einen herkömmlichen MOS-Transistor dar, der auf einem Volumen-Siliziumsubstrat aufgebaut ist.
  • 2 stellt einen herkömmlichen MOS-Transistor dar, der auf einem SOI-Substrat aufgebaut ist.
  • 3 stellt einen herkömmlichen MOS-Transistor mit einem Silizium-Spike-Defekt dar.
  • 4 ist ein Verfahren zum Formen eines Transistors in Übereinstimmung mit einer Ausführungsform der Erfindung.
  • 5 bis 9 stellen Strukturen dar, die geformt werden, wenn das Verfahren aus 4 ausgeführt wird.
  • Detaillierte Beschreibung
  • Hier werden Systeme und Verfahren zum Formen eines MOS-Transistors beschrieben, der eine vergrabene Oxidschicht zwischen den Source- und Drain-Gebieten umfasst. In der nachfolgenden Beschreibung werden verschiedene Aspekte der veranschaulichenden Ausführungsformen beschrieben, wobei Begriffe verwendet werden, die von einem Durchschnittsfachmann allgemein verwendet werden, um das Wesentliche seiner Arbeit einem anderen Durchschnittsfachmann zu vermitteln. Allerdings wird dem Durchschnittsfachmann klar sein, dass die vorliegende Erfindung mit nur einigen der beschriebenen Aspekte praktiziert werden kann. Für erklärende Zwecke werden spezifische Zahlen, Materialien und Anordnungen dargelegt, um ein tiefgehendes Verständnis der veranschaulichenden Ausführungsformen anzu bieten. Dem Durchschnittsfachmann wird jedoch klar sein, dass die vorliegende Erfindung ohne die spezifischen Details praktiziert werden kann. In anderen Fällen werden wohlbekannte Merkmale weggelassen oder vereinfacht, um die veranschaulichenden Ausführungsformen nicht zu verschleiern.
  • Verschiedene Abläufe werden wiederum als mehrere einzelne Abläufe in einer Weise beschrieben, die zum Verständnis der vorliegenden Erfindung am hilfreichsten ist, jedoch sollte die Reihenfolge der Beschreibung nicht gedeutet werden, als würde sie implizieren, dass diese Abläufe notwendigerweise reihenfolgenabhängig sind. Insbesondere müssen diese Abläufe nicht in der Reihenfolge der Darstellung ausgeführt werden.
  • Ausführungsformen der Erfindung stellen Systeme und Verfahren für einen einachsig verspannten MOS-Transistor zur Verfügung, der eine vergrabene Oxid (BOX)-Schicht zwischen erhöhten Source- und Drain-Gebieten umfasst. Formen einer BOX-Schicht zwischen den Source- und Drain-Gebieten ermöglicht die Verwendung von einem tiefen Hinterschnitt bei gleichzeitiger Minimierung von mit herkömmlichen tiefen Hinterschnitten verbundenen Problemen. Die Einbeziehung einer BOX-Schicht zwischen den Source- und Drain-Gebieten ermöglicht insbesondere die Verwendung von tiefen Hinterschnitten zum Reduzieren des Source-/Drain-Widerstands und zum Schutz vor Salizid-Spike-Defekten bei gleichzeitiger Unterdrückung der Formung einer Grenzschicht, die eine parasitäre Gate-Kanten-Kapazität verursachen kann.
  • 4 stellt ein Verfahren 400 zum Formen eines MOS-Transistors in Übereinstimmung mit einer Ausführungsform der Erfindung dar. 5 bis 9 stellen Strukturen dar, die geformt werden, wenn das Verfahren 400 ausgeführt wird. Die folgende Beschreibung nimmt auf 5 bis 9 Bezug, um die unterschiedlichen Prozessstadien des Verfahrens 400 weiter zu erklären und zu verdeutlichen.
  • Zuerst wird ein vollständig verarmtes Silizium-auf-Isolator (SOI)-Substrat zur Verfügung gestellt (402 in 4). Wie im Stand der Technik gut bekannt ist, umfasst ein SOI-Wafer generell eine Isolierschicht, wie z. B. eine Siliziumoxid (SiO2)-Schicht, zwischen einer dünnen Siliziumschicht und einem Volumen-Siliziumsubstrat. Die Isolierschicht ist deshalb innerhalb des Siliziums „vergraben" und kann als vergrabene Oxid (BOX)-Schicht bezeichnet werden. In alternativen Ausführungsformen können neben SiO2 andere BOX-Schichten ver wendet werden, umfassend, aber nicht beschränkt auf, kohlenstoffdotierte Oxide (CDO), organische Polymere, Perfluorcyclobutan (PFCB), Oxynitride und Fluorsilikatglas (FSG). In einigen Ausführungsformen kann die BOX-Schicht mit einem Dotierstoff, wie z. B. Stickstoff, dotiert sein.
  • 5 stellt einen herkömmlichen SOI-Wafer 500 mit einer BOX-Schicht 502 dar, die zwischen einer dünnen Siliziumschicht 504 und einem Volumen-Siliziumsubstrat 506 geformt ist. Ein oder mehrere integrierte Schaltungsvorrichtungen, wie z. B. Transistoren, können auf der dünnen Siliziumschicht 504 geformt sein. Das Vorhandensein der BOX-Schicht 502 reduziert generell die Kapazität, weshalb die Menge elektrischer Ladung, die jeder Transistor während eines Schaltvorgangs transportieren muss, generell reduziert wird, was den Transistor schneller macht und ihm erlaubt, unter Verwendung von weniger Energie zu schalten. In vielen Fällen können auf SOI-Wafern aufgebaute integrierte Schaltungen schneller sein und weniger Leistung als herkömmliche CMOS-integrierte Schaltungen verbrauchen. Der SOI-Wafer 500 kann ebenfalls STI-Strukturen 508 umfassen, um Vorrichtungen elektrisch zu isolieren, wie z. B. Transistoren, die geformt werden sollen.
  • In Ausführungsformen der Erfindung wird ein mittels eines Separation-durch-Sauerstoffimplantierung (SIMOX)-Verfahrens geformtes, als ein SIMOX-Wafer bekanntes SOI-Substrat bevorzugt, um alle möglichen Kristallgitterfehlanpassungsprobleme während des späteren epitaktischen Wachsens zu vermeiden. Wie im Stand der Technik gut bekannt ist, können alternative SOI-Wafer, so z. B. Smart-Cut-SOI-Wafer, etwas seitlichen Versatz zwischen der BOX-Schicht und dem Siliziumhauptteil haben, auch wenn sie die gleiche Kristallorientierung haben.
  • Transistor-Gate-Stapel für MOS-Vorrichtungen wie PMOS- und/oder NMOS-Vorrichtungen sowie alle notwendigen Abstandshalter werden danach auf dem SOI-Wafer (404) geformt. In herkömmlicher CMOS-Verarbeitung werden sowohl PMOS- als auch NMOS-Transistoren auf demselben Siliziumwafer geformt. Folglich werden einige der Gate-Stapel für den Aufbau von PMOS-Transistoren verwendet, während andere der Gate-Stapel für den Aufbau von NMOS-Transistoren verwendet werden. 6 stellt einen Transistor-Gate-Stapel 600 dar, der auf dem SOI-Wafer 500 zwischen STI-Strukturen 508 geformt wurde. Wie im Stand der Technik gut bekannt ist, umfasst jeder Transistor-Gate-Stapel 600 mindestens eine Gate-Elektrode 602 und ein Gate-Dielektrikum 604. Ein Paar von Abstandshal tern 606 ist üblicherweise an seitlich gegenüberliegenden Seiten des Transistor-Gate-Stapel 600 geformt.
  • In einigen Ausfürungsformen kann das Gate-Dielektrikum 604 aus Siliziumdioxid (SiO2), das epitaktisch gewachsen ist, geformt sein. Die Gate-Elektrode 602 kann durch Abscheiden und Ätzen einer Polysiliziumschicht geformt sein. Herkömmliche Photolithographieverfahren können zum Mustern des Polysiliziums verwendet werden, um die Gate-Elektrode 602 zu formen. In dieser Ausführungsform kann der Transistor-Gate-Stapel 600 des Weiteren eine Silizidschicht auf der Polysilizium-Gate-Elektrode (nicht dargestellt) umfassen. So kann z. B. eine Nickelschicht auf dem Transistor-Gate-Stapel 600 abgeschieden und getempert werden, um eine Nickelsilizidschicht zu formen. Herkömmliche Metallabscheideverfahren, so z. B. ein Sputterdepositionsverfahren, können zum Abscheiden der Nickelschicht verwendet werden.
  • In anderen Ausführungsformen kann das Gate-Dielektrikum 604 aus einem high-k-dielektrischen Material geformt sein und die Gate-Elektrode 602 unter Verwendung eines Metalls oder einer Metalllegierung geformt sein. Solche Transistoren sind als High-k-/Metall-Gate-Transistoren bekannt. High-k-dielektrische Materialien, die als das Gate-Dielektrikum 604 genutzt werden können, umfassen, sind aber nicht beschränkt auf, Hafniumoxid, Hafniumsiliziumoxid, Hafniumsiliziumoxinitrid, Lanthanoxid, Zirkoniumoxid, Zirkoniumsiliziumoxid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, BST, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Blei-Scandiumtantaloxid, Blei-Zink-Niobat und PZT, sowie andere Hafnium (Hf)-basierte oder Zirkonium (Zr)-basierte Materialien. In einige Ausführungsformen kann das high-k-dielektrische Material getempert werden. Metalle oder Metalllegierungen, die als die Gate-Elektrode 602 genutzt werden können, umfassen, sind aber nicht beschränkt auf, Kupfer, Ruthenium, Palladium, Platin, Kobalt, Nickel, Rutheniumoxid, Wolfram, Aluminium, Titan, Tantal, Titannitrid, Tantalnitrid, Hafnium, Zirkonium, ein Metallkarbid oder ein leitendes Metalloxid.
  • In einigen Ausführungsformen kann der High-k-/Metall-Gate-Transistor-Gate-Stapel geformt werden, indem zuerst die Abstandshalter geformt werden. Eine Schicht des high-k-dielektrischen Materials wird dann zwischen den Abstandshaltern abgeschieden und getempert. Schließlich wird eine Schicht aus Metall oder Metalllegierung auf dem high-k-dielektrischen Material abgeschieden und zum Formen einer Metall-Gate-Elektrode planari siert. Ein herkömmliches Verfahren zum chemisch-mechanischen Polieren (CMP) kann zum Planarisieren des abgeschiedenen Metalls genutzt werden.
  • In anderen Ausführungsformen kann der High-k-/Metall-Gate-Transistor-Gate-Stapel geformt werden, indem zuerst das high-k-dielektrische Material auf dem SOI-Wafer abgeschieden wird und das high-k-dielektrische Material getempert wird. Das high-k-dielektrische Material kann danach geätzt werden, um ein Gate-Dielektrikum zu formen. Ein Paar von Abstandshaltern kann an seitlich gegenüberliegenden Kanten des Gate-Dielektrikums geformt werden und eine Schicht aus Metall oder Metalllegierung kann auf dem high-k-dielektrischen Material abgeschieden werden. Die Metallschicht kann danach z. B. durch CMP planarisiert werden, um eine Metall-Gate-Elektrode zu formen.
  • Die Abstandshalter 606 können unter Verwendung eines Materials wie Siliziumnitrid geformt werden. Das Abstandshaltermaterial kann das gleiche sein, unabhängig davon, ob der Transistor-Gate-Stapel 600 aus SiO2/Polysilizium oder High-k-Metall besteht.
  • In einigen Ausführungsformen können ein Source-Gebiet und ein Drain-Gebiet (nicht dargestellt) optional durch Implantierung von Dotierstoffen in Gebiete der dünnen Siliziumschicht 504, die neben den Abstandshaltern 606 sind, geformt werden. Dotierstoffe, die zum Formen der Source- und Drain-Gebiete genutzt werden können, sind im Stand der Technik wohl bekannt, wie z. B. Arsen, Phosphor und/oder Antimon zum Formen von N-Typ-Gebieten und Bor und/oder Aluminium zum Formen von P-Typ-Gebieten. Ein Hochtemperaturtemperverfahren kann zum Aktivieren der Dotierstoffe verwendet werden, um die Formung der Source- und Drain-Gebiete zu vollenden. Die Formung von dotierten Source- und Drain-Gebieten ist nicht notwendig, auch wenn, wie im Stand der Technik bekannt ist, das Vorhandensein von hochgradig dotierten Source- und Drain-Gebieten die nachfolgenden Ätzverfahren unterstützen kann.
  • Nachdem die Transistor-Gate-Stapel und Abstandshalter geformt wurden, wird eine Gruppe von Gate-Stapeln vor nachfolgenden Ätz- und Abscheideverfahren maskiert, die unten beschrieben sind (406). In Übereinstimmung mit der Erfindung sind die Ätz- und Abscheideverfahren, die zum Aufbau von PMOS-Transistoren benötig werden, verschieden von den Ätz- und Abscheideverfahren, die zum Aufbau von NMOS-Transistoren benötigt werden. So sind z. B., wenn die Source- und Drain-Gebiete geformt wurden, die in einem PMOS- Transistor verwendeten Dotierstoffe verschieden von den in einem NMOS-Transistor verwendeten Dotierstoffen, weshalb unterschiedliche Ätzverfahren notwendig sein können. Darüber hinaus sind die Siliziumlegierungen, die in den PMOS-Transistoren zum Vermitteln einer Druckbelastung verwendet werden, verschieden von den Siliziumlegierungen, die in den NMOS-Transistoren zum Vermitteln einer Zugbelastung verwendet werden. Deshalb werden, wenn PMOS-Transistoren in Übereinstimmung mit Ausführungsformen der Erfindung geformt werden, die Transistor-Gate-Stapel für die NMOS-Transistoren mit einem Abdeckmaterial versperrt. In ähnlicher Weise werden, wenn NMOS-Transistoren in Übereinstimmung mit Ausführungsformen der Erfindung geformt werden, die Transistor-Gate-Stapel für die PMOS-Transistoren mit einem Abdeckmaterial versperrt.
  • Materialien, die zum Abdecken einer Gruppe von Transistoren verwendet werden können, umfassen, sind jedoch nicht beschränkt auf, Oxide, Nitride, Oxinitride und andere ähnliche Materialien. In Ausführungsformen der Erfindung kann das Abdeckmaterial über dem SOI-Wafer abgeschieden werden und es können herkömmliche Photolithographieverfahren zum Muster des Abdeckmaterials verwendet werden, um die entsprechenden Transistor-Gate-Stapel freizulegen.
  • Ein isotropes Ätzverfahren wird danach durchgeführt, um wenigstens einen Teilbereich der dünnen Siliziumschicht neben den Abstandshaltern zu entfernen, der mit Gebieten übereinstimmt, auf denen die Source- und Drain-Gebiete geformt werden sollen (408). In Ausführungsformen der Erfindung entfernt das isotrope Ätzverfahren das Silizium bis hinunter zur BOX-Schicht des SOI-Wafers. Das isotrope Ätzverfahren formt ebenfalls Hinterschnittgebiete unterhalb der Abstandshalter. Diese Hinterschnittgebiete können seitlich in der Nähe zu den Kanten des Transistor-Gate-Stapels sein.
  • In einigen Ausführungsformen der Erfindung kann das isotrope Ätzverfahren mittels eines Trockenätzverfahrens unter Verwendung von Schwefelhexafluorid (SF6) und/oder Nitrogentrifluorid (NF3) ausgeführt werden. In alternativen Ausführungsformen kann ein Nassätzverfahren unter Verwendung von Materialien, wie z. B. Tetramethylammoniumhydroxid (TMAH), verwendet werden. Wie durch den Durchschnittsfachmann erkannt wird, können hier ebenfalls alternative isotrope Ätzverfahren verwendet werden.
  • 7 stellt den SOI-Wafer 500 mit den geätzten Source- und Drain-Gebieten dar. Wie gezeigt, ist ein erstes Hohlraumgebiet 700 bis hinunter zur BOX-Schicht 502 geformt, das ein Hinterschnittgebiet 702 unterhalb eines der Abstandshalter 606 umfasst. Eine Innenkante des Hinterschnittgebiets 702 ist seitlich in der Nähe zu einer Kante 704 des Transistor-Gate-Stapels 600. In ähnlicher Weise ist ein zweites Hohlraumgebiet 706 bis hinunter zur BOX-Schicht 502 geformt, das ein Hinterschnittgebiet 708 unterhalb eines anderen der Abstandshalter 606 umfasst. Eine Innenkante des Hinterschnittgebiets 708 ist seitlich in der Nähe zu einer Kante 710 des Transistor-Gate-Stapels 600. Der Teilbereich der dünnen Siliziumschicht 504, der übrig bleibt, formt das Kanalgebiet des MOS-Transistors. Dieses Gebiet wird nun als Kanalgebiet 712 bezeichnet.
  • Als nächstes wird ein anisotropes Ätzverfahren zum Entfernen von Teilbereichen der BOX-Schicht unterhalb der Hohlraumgebiete durchgeführt, die während des isotropen Ätzverfahrens (410) geformt wurden. In Ausführungsformen der Erfindung entfernt das anisotrope Ätzverfahren die BOX-Schicht bis hinunter zum Volumen-Siliziumsubstrat des SOI-Wafers. In einer Ausführungsform kann das anisotrope Ätzverfahren mittels Trockenätzverfahren unter Verwendung von C5F8-Gas ausgeführt werden. Wie für den Durchschnittsfachmann erkennbar ist, können hier ebenfalls alternative anisotrope Ätzverfahren verwendet werden.
  • 8 stellt den SOI-Wafer 500 mit der geätzten BOX-Schicht 502 dar, auf die nachstehend als ein BOX-Gebiet 800 verwiesen wird. Wie gezeigt, schließen das erste Hohlraumgebiet 700 und das zweite Hohlraumgebiet 706 nun die vom Ätzen der BOX-Schicht 502 hinterlassenen Lücken ein. Da das zum Entfernen der BOX-Schicht 502 verwendete Ätzverfahren ein anisotropes Verfahren ist, wird der Teilbereich der BOX-Schicht 502 unterhalb des Kanalgebiets 712 (d. h. das BOX-Gebiet 800) nicht wesentlich entfernt. Des Weiteren kann, wie in 8 gezeigt, das anisotrope Ätzverfahren, das Teilbereiche der BOX-Schicht 502 entfernt, ebenfalls Teilbereiche der STI-Strukturen 508 entfernen.
  • Ein Abscheideverfahren wird danach ausgeführt, um den ersten Hohlraum und den zweiten Hohlraum mit einer geeigneten Siliziumlegierung (z. B. SixYz) zu füllen, die in der Lage ist, eine Spannung auf das Kanalgebiet des Transistors (412) zu vermitteln. Die abgeschiedene Siliziumlegierung formt die Source- und Drain-Gebiete des MOS-Transistors. In einer Ausführungsform kann ein epitaktisches Abscheideverfahren verwendet werden, um die ersten und zweiten Hohlräume mit der Siliziumlegierung zu füllen. In anderen Ausführungsformen können alternative Abscheideverfahren, so z. B. physikalische Gasphasenabscheidung, chemische Gasphasenabscheidung oder Atomlagenabscheidung zum Abscheiden der Siliziumlegierung in den Hohlräumen verwendet werden. In weiteren Ausführungsformen können Materialien aus Nicht-Siliziumlegierungen verwendet werden, die in der Lage sind, als Source- und Drain-Gebiete zu funktionieren und die in der Lage sind, eine Spannung auf das Kanalgebiet zu vermitteln.
  • Wenn ein PMOS-Transistor geformt wird, kann die Siliziumlegierung, die in die ersten und zweiten Hohlräume abgeschieden wird, ein Material sein, das eine Druckbelastung auf das Kanalgebiet des Transistors vermittelt. In einigen Ausführungsformen kann eine Siliziumgermanium (SiGe)-Legierung verwendet werden. Ein In-situ-Dotierverfahren kann mit der Abscheidung der Siliziumlegierung durchgeführt werden, um ein Dotiermittel, wie z. B. Bor oder Aluminium, in die Siliziumlegierung zum Formen von P-dotierten Gebieten einzuführen.
  • Wenn ein NMOS-Transistor geformt wird, kann die Siliziumlegierung, die in die ersten und zweiten Hohlräume abgeschieden wird, ein Material sein, das eine Zugbelastung auf das Kanalgebiet des Transistors vermittelt. In einigen Ausführungsformen kann eine Siliziumcarbid (SiC)-Legierung verwendet werden. Es kann wieder ein In-situ-Dotierverfahren während der Abscheidung der Siliziumlegierung durchgeführt werden, um ein Dotiermittel, so z. B. Arsen, Phosphor und/oder Antimon, in die Siliziumlegierung zum Formen von N-dotierten Gebieten einzuführen.
  • In Ausführungsformen der Erfindung kann die Abscheidung der Siliziumlegierung fortgesetzt werden, bis erhöhte Source- und Drain-Gebiete geformt sind. Erhöhte Source- und Drain-Gebiete sind im Stand der Technik wohlbekannt und bestehen aus Gebieten aus Siliziumlegierung, die obere Flächen haben, die nicht zur oberen Fläche des Kanalgebiets planar sind. Die erhöhten Source- und Drain-Gebiete erstrecken sich generell über die obere Fläche des Kanalgebiet, wodurch den Source- und Drain-Gebieten ermöglicht wird, eine Spannung von oberhalb des Kanalgebiets zusätzlich zum Aufbringen einer Spannung aus einer Richtung, die auf gleicher Höhe mit dem Kanalgebiet ist, aufzubringen.
  • 9 stellt ein erhöhtes Source-Gebiet 900 und ein erhöhtes Drain-Gebiet 902 dar. Wie beschrieben, werden die Source- und Drain-Gebiete 900/902 durch Abscheiden einer Siliziumlegierung in die vorher ungefüllten ersten und zweiten Hohlraumgebiete 700/708 geformt. Für einen PMOS-Transistor bestehen generell die Source- und Drain-Gebiete 900/902 aus einem SiGe-Material. Für einen NMOS-Transistor bestehen generell die Source- und Drain-Gebiete 900/902 aus einem SiC-Material. Wie gezeigt, sind die oberen Flächen 904 der Source- und Drain-Gebiete 900/902 relativ zu einer oberen Fläche 906 des Kanalgebiets 712 erhöht. Mit der Abscheidung der erhöhten Source- und Drain-Gebiete wird ein im Wesentlichen vollständiger MOS-Transistor 908 geformt. Wie für den Durchschnittsfachmann erkennbar ist, können weitere Elemente geformt werden, um den MOS-Transistor 908 vollständig funktionsfähig zu machen, wie z. B. elektrische Kontakte zu den Source- und Drain-Gebieten 900/902.
  • Die Source- und Drain-Gebiete 900/902 der Erfindung weisen mehrere Vorteile gegenüber herkömmlichen Source- und Drain-Gebieten auf. Aufgrund des Entfernens von Teilbereichen der BOX-Schicht 502 erstrecken sich die Source- und Drain-Gebiete 900/902 zusätzlich zur Erstreckung über das Kanalgebiet 712 unter das Kanalgebiet 712. Das ermöglicht, dass die erfindungsgemäßen Source- und Drain-Gebiete 900/902 eine Spannung von oberhalb, seitlich und von unterhalb auf das Kanalgebiet 712 aufbringen, wodurch die insgesamt aufgebrachte Spannung verbessert wird. Und da sich die Source- und Drain-Gebiete 900/902 bis hinunter zum Volumen-Siliziumsubstrat 506 erstrecken, sind sie relativ größer als herkömmliche Source- und Drain-Gebiete. Das ermöglicht, dass die erfindungsgemäßen Source- und Drain-Gebiete 900/902 mehr Platz für elektrischen Strom zu Verfügung zu stellen, wodurch der elektrische Gesamtwiderstand des MOS-Transistors 908 reduziert wird.
  • Des Weiteren liefern, wie in 9 gezeigt, die erfindungsgemäßen Source- und Drain-Gebiete 900/902 eine geringe Tiefe in der Nähe der Kante des Transistor-Gate-Stapels 600, liefern aber weiterhin eine große Tiefe neben den STI-Strukturen 508. Die geringe Tiefe in der Nähe der Kanten des Transistor-Gate-Stapels 600 verhindert, dass eine Sperrschicht an den vertikalen Kanten der Hinterschnittgebiete 702/708 geformt wird, wodurch die parasitäre Kapazität an der Gate-Kante-Grenzschicht reduziert und der SCE verbessert wird. Das Vorhandensein des BOX-Gebiets 800 zwischen dem Source-Gebiet 900 und dem Drain-Gebiet 902 trägt zum Reduzieren der parasitären Kapazität an der Gate-Kante-Grenzschicht bei, da sich eine Sperrschicht nicht im BOX-Gebiet 800 formen kann. Anders ausgedrückt werden, obwohl der Hinterschnitt tief ist, keine langen vertikalen Wände an jeder Seite des Kanalgebiets 712 geformt, die zur parasitären Kapazität an der Gate-Kante-Grenzschicht beitragen können. Unterdessen minimiert die große Tiefe neben den STI-Strukturen 508 das Risiko von Salizid-Spike-Defekten.
  • Wie für den Durchschnittsfachmann erkennbar ist, stellt deshalb die Fähigkeit, eine geringe Tiefe in der Nähe des Transistor-Gate-Stapels 600 vorzusehen und eine große Tiefe neben den STI-Strukturen 508 vorzusehen, einen zusätzlichen Freiheitsgrad zur Verfügung, um unabhängig voneinander den Source-/Drain-Reihenwiderstand, die Elektronen/Lochelektronenbeweglichkeit und den SCE zu optimieren und gleichzeitig nach wie vor vor Salizid-Spike-Defekten zu schützen. Dies ermöglicht die Herstellung von Hochleistungs-MOS-Vorrichtungen mit relativ geringen Gate-Längen. Sobald die MOS-Transistoren 908 in Übereinstimmung mit Ausführungsformen der Erfindung geformt sind, kann danach ein normaler CMOS-Ablauf verwendet werden.
  • Die obige Beschreibung von veranschaulichenden Ausführungsformen der Erfindung, umfassend das in der Zusammenfassung Beschriebene, ist nicht dazu bestimmt, vollständig zu sein oder die Erfindung auf genau die offenbarten Formen zu beschränken. Während hier spezifische Ausführungsformen und Beispiele der Erfindung für veranschaulichende Zwecke beschrieben sind, sind vielfältige äquivalente Änderungen im Rahmen der Erfindung möglich, wie für den Durchschnittsfachmann erkennbar ist.
  • Diese Änderungen können an der Erfindung angesichts der obigen detaillierten Beschreibung vorgenommen werden. Die in den folgenden Ansprüchen verwendeten Begriffe dürfen nicht zur Beschränkung der Erfindung auf die spezifischen Ausführungsformen, die in der Beschreibung und den Ansprüchen offenbart sind, ausgelegt werden. Vielmehr muss der Rahmen der Erfindung vollständig durch die folgenden Ansprüche bestimmt werden, die in Übereinstimmung mit etablierten Lehrmeinungen der Interpretation von Ansprüchen ausgelegt werden müssen.
  • Zusammenfassung
  • Eine MOS-Vorrichtung umfasst einen Gate-Stapel, aufweisend eine an einem Gate-Dielektrikum angeordnete Gate-Elektrode, einen ersten Abstandshalter und einen zweiten Abstandshalter, die an seitlich gegenüberliegenden Seiten des Gate-Stapels geformt sind, ein Source-Gebiet in der Nähe zum ersten Abstandshalter, ein Drain-Gebiet in der Nähe zum zweiten Abstandshalter und ein Kanalgebiet unterhalb des Gate-Stapels und angeordnet zwischen dem Source-Gebiet und dem Drain-Gebiet. Die erfindungsgemäße MOS-Vorrichtung umfasst weiterhin ein vergrabenes Oxid (BOX)-Gebiet unterhalb des Kanalgebiets und angeordnet zwischen dem Source-Gebiet und dem Drain-Gebiet. Das BOX-Gebiet ermöglicht das Formen tieferer Source- und Drain-Gebiete, um Transistorwiderstand und Salizid-Spike-Defekte bei gleichzeitiger Vermeidung einer parasitären Kapazität an der Gate-Kante-Grenzschicht zu reduzieren.

Claims (21)

  1. Eine Vorrichtung, aufweisend: einen Gate-Stapel, aufweisend eine an einem Gate-Dielektrium angeordnete Gate-Elektrode; einen ersten Abstandshalter und einen zweiten Abstandshalter, die an seitlich gegenüberliegenden Seiten des Gate-Stapels geformt sind; ein Source-Gebiet in der Nähe zum ersten Abstandshalter; ein Drain-Gebiet in der Nähe zum zweiten Abstandshalter; ein Kanalgebiet unterhalb des Gate-Stapels und flankiert von dem Source-Gebiet und dem Drain-Gebiet; und ein vergrabenes Oxidgebiet unterhalb des Kanalgebiets und flankiert von dem Source-Gebiet und dem Drain-Gebiet.
  2. Vorrichtung nach Anspruch 1, wobei die Gate-Elektrode mindestens eines von Kupfer, Ruthenium, Palladium, Platin, Kobalt, Nickel, Rutheniumoxid, Wolfram, Aluminium, Titan, Tantal, Titannitrid, Tantalnitrid, Hafnium, Zirkonium, einem Metallkarbid und einem leitenden Metalloxid aufweist.
  3. Vorrichtung nach Anspruch 2, wobei das Gate-Dielektrikum ein high-k-dielektrisches Material aufweist, das aus der Gruppe ausgewählt ist, die Hafniumoxid, Hafniumsiliziumoxid, Hafniumsiliziumoxinitrid, Lanthanoxid, Zirkoniumoxid, Zirkoniumsiliziumoxid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, BST, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Blei-Scandiumtantaloxid, Blei-Zink-Niobat und PZT umfasst.
  4. Vorrichtung nach Anspruch 1, wobei das Source-Gebiet und das Drain-Gebiet ein erhöhtes Source-Gebiet und ein erhöhtes Drain-Gebiet aufweisen.
  5. Vorrichtung nach Anspruch 1, wobei das Source-Gebiet und das Drain-Gebiet Siliziumgermanium aufweisen.
  6. Vorrichtung nach Anspruch 1, wobei das Source-Gebiet und das Drain-Gebiet Siliziumkarbid aufweisen.
  7. Vorrichtung nach Anspruch 5 oder 6, wobei das Source-Gebiet und das Drain-Gebiet mit mindestens einem von Bor, Aluminium, Arsen, Phosphor und Antimon dotiert sind.
  8. Vorrichtung nach Anspruch 1, wobei das Source-Gebiet und das Drain-Gebiet eine Siliziumlegierung aufweisen, die in der Lage ist, eine Druckbelastung auf das Kanalgebiet zu vermitteln.
  9. Vorrichtung nach Anspruch 1, wobei das Source-Gebiet und das Drain-Gebiet eine Siliziumlegierung aufweisen, die in der Lage ist, eine Zugbelastung auf das Kanalgebiet zu vermitteln.
  10. Vorrichtung nach Anspruch 1, wobei das Source-Gebiet ein erstes Hinterschnittgebiet umfasst, das unterhalb des ersten Abstandshalters ist und seitlich in der Nähe zur Seite des Gate-Stapels ist und wobei das Drain-Gebiet ein zweites Hinterschnittgebiet umfasst, das unterhalb des zweiten Abstandshalters ist und seitlich in der Nähe zur Seite des Gate-Stapels ist.
  11. Vorrichtung nach Anspruch 1, wobei das vergrabene Oxidgebiet ein Oxid aufweist, das aus der Gruppe ausgewählt ist, die Siliziumdioxid, kohlenstoffdotiertes Oxid, organische Polymere, PFCB, Oxinitride und FSG umfasst.
  12. Vorrichtung nach Anspruch 11, wobei das vergrabene Oxidgebiet mit Stickstoff dotiert sein kann.
  13. Ein Verfahren, aufweisend: Bereitstellen eines SOI-Substrats, das eine zwischen einer ersten Siliziumschicht und einer zweiten Siliziumschicht angeordnete Oxidschicht umfasst; Formen eines Transistor-Gate-Stapels auf der ersten Siliziumschicht; Formen eines Paars von Abstandshaltern an seitlich gegenüberliegenden Seiten des Transistor-Gate-Stapels; isotropes Ätzen freiliegender Teilbereiche der ersten Siliziumschicht neben dem Paar von Abstandshaltern, bis Teilbereiche der Oxidschicht freigelegt sind, wobei das isotrope Ätzen ein Kanalgebiet unterhalb des Transistor-Gate-Stapels formt; anisotropes Ätzen der freiliegenden Teilbereiche der Oxidschicht, bis Teilbereiche der zweiten Siliziumschicht freigelegt sind, wobei das anisotrope Ätzen ein vergrabenes Oxidgebiet unterhalb des Kanalgebiets formt; und Abscheiden einer Siliziumlegierung auf den freiliegenden Teilbereichen der zweiten Siliziumschicht zum Formen eines Source-Gebiets und eines Drain-Gebiets.
  14. Verfahren nach Anspruch 13, wobei das isotrope Ätzen ein Paar von Hinterschnittgebieten formt, die unterhalb des Paars von Abstandshaltern und seitlich in der Nähe zu den Seiten des Transistor-Gate-Stapels sind.
  15. Verfahren nach Anspruch 13, wobei die Oxidschicht ein Oxid aufweist, das aus der Gruppe ausgewählt ist, die Siliziumdioxid, kohlenstoffdotiertes Oxid, organische Polymere, PFCB, Oxinitride und FSG umfasst.
  16. Das Verfahren nach Anspruch 13, wobei das Source-Gebiet und das Drain-Gebiet durch das Kanalgebiet und das vergrabene Oxidgebiet voneinander getrennt sind.
  17. Das Verfahren nach Anspruch 13, wobei das Abscheiden der Siliziumlegierung ein Abscheiden von Siliziumgermanium aufweist.
  18. Verfahren nach Anspruch 17, wobei das Abscheiden des Siliziumgermaniums ein In-situ-Dotierverfahren zum Dotieren des Siliziumgermaniums mit mindestens einem von Bor und Aluminium umfasst.
  19. Verfahren nach Anspruch 13, wobei das Abscheiden der Siliziumlegierung Abscheiden von Siliziumkarbid aufweist.
  20. Verfahren nach Anspruch 19, wobei das Abscheiden des Siliziumkarbids ein Insitu-Dotierverfahren zum Dotieren des Siliziumkarbids mit mindestens einem von Arsen, Phosphor und Antimon umfasst.
  21. Verfahren nach Anspruch 17 oder 19, wobei die Siliziumlegierung zum Formen eines erhöhten Source-Gebiets und eines erhöhten Drain-Gebiets abgeschieden wird.
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