CN103681499B - 一种半导体器件的制造方法 - Google Patents

一种半导体器件的制造方法 Download PDF

Info

Publication number
CN103681499B
CN103681499B CN201210336509.4A CN201210336509A CN103681499B CN 103681499 B CN103681499 B CN 103681499B CN 201210336509 A CN201210336509 A CN 201210336509A CN 103681499 B CN103681499 B CN 103681499B
Authority
CN
China
Prior art keywords
semiconductor substrate
carbon silicon
groove
method described
embedded carbon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210336509.4A
Other languages
English (en)
Other versions
CN103681499A (zh
Inventor
陈勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201210336509.4A priority Critical patent/CN103681499B/zh
Publication of CN103681499A publication Critical patent/CN103681499A/zh
Application granted granted Critical
Publication of CN103681499B publication Critical patent/CN103681499B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构和围绕所述栅极结构的遮蔽结构；在所述半导体衬底的将要形成源/漏区的位置形成凹槽；采用湿法蚀刻工艺底切处理所述遮蔽结构；将所述半导体衬底置于氢气中进行烘焙处理，以使所述凹槽的侧壁与所述半导体衬底的表面相交界的部分变得圆滑；在所述凹槽中形成嵌入式碳硅。根据本发明，进一步提升了所述碳硅对NMOS的沟道区产生的拉应力，而且由于所述遮蔽结构对所述碳硅的保护，减小了源/漏区掺杂时对所述碳硅所产生的拉应力的减弱影响。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种形成嵌入式碳硅的方法。
背景技术
对于互补金属-氧化物半导体（CMOS）而言，通过在其PMOS部分的源/漏区中形成嵌入式锗硅来进一步提升PMOS部分的性能是具有90nm以下节点的制造工艺通常采用的技术。所述嵌入式锗硅可以施加单轴压应力于PMOS部分的沟道区，从而提高PMOS部分的沟道区的载流子迁移率。与此相对应，在CMOS的NMOS部分的源/漏区中形成嵌入式碳硅来进一步提升NMOS部分的性能。所述嵌入式碳硅可以施加单轴拉应力于NMOS部分的沟道区，从而提高NMOS部分的沟道区的载流子迁移率。
形成所述嵌入式碳硅的工艺步骤包括：提供半导体衬底，在所述半导体衬底上形成栅极结构以及紧靠所述栅极结构两侧的侧壁结构→在所述侧壁结构两侧的半导体衬底中形成轻掺杂源/漏区→在所述侧壁结构两侧形成紧靠所述侧壁结构的偏移间隙壁结构→在所述偏移间隙壁结构两侧的半导体衬底中形成嵌入式碳硅，同时对所述嵌入式碳硅原位实施磷或砷掺杂注入并退火，以形成重掺杂源/漏区。在所述退火过程中，掺杂到所述碳硅中的磷或砷会引起所述碳硅中的碳含量的降低。如图1所示，图中的横坐标为退火时的温度，纵坐标为所述碳硅中的碳含量，当所述碳硅中掺杂入磷或砷时，所述碳硅中的碳含量为发生明显变化；当实施退火过程时，所述碳硅中的碳含量明显降低，尤以退火温度为950℃时最为显著。当所述碳硅中的碳含量明显降低时，所述碳硅对所述NMOS部分的沟道区施加的单轴拉应力也随之减弱，这是不期望出现的问题。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构和围绕所述栅极结构的遮蔽结构；在所述半导体衬底的将要形成源/漏区的位置形成凹槽；采用湿法蚀刻工艺底切处理所述遮蔽结构；将所述半导体衬底置于氢气中进行烘焙处理，以使所述凹槽的侧壁与所述半导体衬底的表面相交界的部分变得圆滑；在所述凹槽中形成嵌入式碳硅。
进一步，所述遮蔽结构由依次层叠的氧化物层和氮化物层构成。
进一步，所述氧化物层的厚度为0.5-10nm。
进一步，所述氮化物层的厚度为1-30nm。
进一步，采用干法蚀刻工艺形成所述凹槽。
进一步，所述凹槽的深度为3-80nm。
进一步，所述湿法蚀刻之后，在所述遮蔽结构的底部形成长度为1-20nm的所述底切。
进一步，所述湿法蚀刻的腐蚀液为稀释的氢氟酸。
进一步，所述烘焙处理的温度为600-1000℃，处理时间为10-60s，压力为1mTorr-800Torr。
进一步，所述氢气的流量为10sccm-10slm。
进一步，采用外延生长工艺形成所述嵌入式碳硅。
进一步，所述嵌入式碳硅的厚度大于所述凹槽的深度。
进一步，所述嵌入式碳硅的厚度为3-100nm。
进一步，所述嵌入式碳硅中的碳原子百分比为0.5-3％。
进一步，在所述外延生长的同时原位掺杂另一掺杂元素。
进一步，所述掺杂元素为磷。
进一步，所述磷元素的掺杂剂量为0-3.0×e20atom/cm3。
本发明还提供一种半导体器件，所述半导体器件是采用上述方法制造形成的。
根据本发明，由于所述遮蔽结构对所述碳硅的保护，在对形成的所述碳硅进行掺杂注入并退火之后，不会削弱所述碳硅对NMOS的沟道区施加的拉应力，从而进一步提升半导体器件的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为在嵌入式碳硅中掺杂磷或砷之后实施退火时所述碳硅中的碳含量发生变化的示意图；
图2A-图2D为本发明提出的形成嵌入式碳硅的方法的各步骤的示意性剖面图；
图3为本发明提出的形成嵌入式碳硅的方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的形成嵌入式碳硅的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
下面，参照图2A-图2D和图3来描述本发明提出的形成嵌入式碳硅的方法的详细步骤。
参照图2A-图2D，其中示出了本发明提出的形成嵌入式碳硅的方法的各步骤的示意性剖面图。
首先，如图2A所示，提供半导体衬底200，所述半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）等。作为示例，在本实施例中，所述半导体衬底200选用单晶硅材料构成。在所述半导体衬底200中形成有隔离结构201，所述隔离结构201为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。作为示例，在本实施例中，所述隔离结构201为浅沟槽隔离结构。所述隔离结构201将所述半导体衬底200分为NMOS区和PMOS区，为简便起见，图中仅示出NMOS区。所述半导体衬底200中还形成有各种阱(well)结构，为了简化，图示中予以省略。
在所述半导体衬底200上形成有栅极结构202，作为一个示例，所述栅极结构202可包括自下而上依次层叠的栅极介电层和栅极材料层和栅极硬掩蔽层。栅极介电层可包括氧化物，如二氧化硅（SiO2）层。栅极材料层可包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨（W）、镍（Ni）或钛（Ti）；导电性金属氮化物层可包括氮化钛（TiN）层；导电性金属氧化物层可包括氧化铱（IrO2）层；金属硅化物层可包括硅化钛（TiSi）层。
接下来，形成围绕所述栅极结构202的遮蔽结构。所述遮蔽结构由依次层叠的氧化物层203和氮化物层204构成，其中，所述氧化物层203的厚度为0.5-10nm，所述氮化物层204的厚度为1-30nm。形成所述遮蔽结构的工艺为本领域技术人员所熟习，在此不再加以赘述。
然后，采用干法蚀刻工艺在所述半导体衬底200的将要形成源/漏区的位置形成凹槽205，所述凹槽205的深度为3-80nm。
接着，如图2B所示，采用湿法蚀刻工艺处理所述遮蔽结构，以在所述遮蔽结构的的底部形成底切（undercut）206。所述底切206的长度为1-20nm，所述湿法蚀刻的腐蚀液为稀释的氢氟酸。
接着，如图2C所示，将所述半导体衬底200置于氢气中进行烘焙处理，以使所述凹槽205的侧壁与所述半导体衬底200的表面相交界的部分变得圆滑，从而便于后续在所述凹槽205中外延生长嵌入式碳硅的同时在所述底切206所在的位置也形成所述碳硅。所述烘焙处理的温度为600-1000℃，氢气的流量为10sccm-10slm，处理时间为10-60s，压力为1mTorr-800Torr。
接着，如图2D所示，采用外延生长工艺在所述凹槽205中形成嵌入式碳硅207，在所述底切206所在的位置也同时形成所述嵌入式碳硅。因此，所述嵌入式碳硅207的厚度大于所述凹槽205的深度。本实施例中，所述嵌入式碳硅207中的碳含量（碳原子百分比）为0.5-3％，所述嵌入式碳硅207的厚度为3-100nm。所述外延生长工艺可以采用低压化学气相沉积、等离子体增强化学气相沉积、超高真空化学气相沉积、快速热化学气相沉积和分子束外延中的一种。
在所述外延生长的同时，原位执行一离子注入，以在所述嵌入式碳硅207中形成掺杂元素。本实施例中，所述掺杂元素为磷元素，其掺杂剂量为0-3.0×e20atom/cm3。然后，执行一退火过程，以活化所述掺杂元素。由于在所述底切206所在的位置形成的嵌入式碳硅受到构成所述遮蔽结构的所述氮化物层204的阻挡，因此，在所述退火过程中，该部分碳硅不会受到所述磷元素的扩散的影响，其中的碳含量不会发生变化；同时，由于该部分碳硅更为靠近所述NMOS区的沟道区，因此其可以施加更大的单轴拉应力于所述沟道区。本实施例只例举了在所述嵌入式碳硅中掺杂磷元素的情形，对于本领域技术人员而言，本发明所提出的方法同样适用于在所述嵌入式碳硅中掺杂在NMOS的源/漏区可以掺杂的其它元素的情形，例如砷。
至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完全相同。根据本发明，进一步提升了所述碳硅对NMOS的沟道区产生的拉应力，而且由于所述遮蔽结构对所述碳硅的保护，减小了源/漏区掺杂时对所述碳硅所产生的拉应力的减弱影响。
参照图3，其中示出了本发明提出的形成嵌入式碳硅的方法的流程图，用于简要示出整个制造工艺的流程。
在步骤301中，提供半导体衬底，在所述半导体衬底上形成有栅极结构和围绕所述栅极结构的遮蔽结构；
在步骤302中，在所述半导体衬底的将要形成源/漏区的位置形成凹槽；
在步骤303中，采用湿法蚀刻工艺底切处理所述遮蔽结构；
在步骤304中，将所述半导体衬底置于氢气中进行烘焙处理，以使所述凹槽的侧壁与所述半导体衬底的表面相交界的部分变得圆滑；
在步骤305中，在所述凹槽中形成嵌入式碳硅。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (16)

1.一种半导体器件的制造方法，包括：
提供半导体衬底，在所述半导体衬底上形成有栅极结构和围绕所述栅极结构的遮蔽结构；
在所述半导体衬底的将要形成源/漏区的位置形成凹槽；
采用湿法蚀刻工艺底切处理所述遮蔽结构；
将所述半导体衬底置于氢气中进行烘焙处理，以使所述凹槽的侧壁与所述半导体衬底的表面相交界的部分变得圆滑，利于在所述底切所在的位置形成嵌入式碳硅；
采用外延生长工艺在所述凹槽中形成所述嵌入式碳硅的同时实施原位掺杂。
2.根据权利要求1所述的方法，其特征在于，所述遮蔽结构由依次层叠的氧化物层和氮化物层构成。
3.根据权利要求2所述的方法，其特征在于，所述氧化物层的厚度为0.5-10nm。
4.根据权利要求2所述的方法，其特征在于，所述氮化物层的厚度为1-30nm。
5.根据权利要求1所述的方法，其特征在于，采用干法蚀刻工艺形成所述凹槽。
6.根据权利要求1或5所述的方法，其特征在于，所述凹槽的深度为3-80nm。
7.根据权利要求1所述的方法，其特征在于，所述湿法蚀刻之后，在所述遮蔽结构的底部形成长度为1-20nm的所述底切。
8.根据权利要求7所述的方法，其特征在于，所述湿法蚀刻的腐蚀液为稀释的氢氟酸。
9.根据权利要求1所述的方法，其特征在于，所述烘焙处理的温度为600-1000℃，处理时间为10-60s，压力为1mTorr-800Torr。
10.根据权利要求1所述的方法，其特征在于，所述氢气的流量为10sccm-10slm。
11.根据权利要求1所述的方法，其特征在于，所述嵌入式碳硅的厚度大于所述凹槽的深度。
12.根据权利要求11所述的方法，其特征在于，所述嵌入式碳硅的厚度为3-100nm。
13.根据权利要求1所述的方法，其特征在于，所述嵌入式碳硅中的碳原子百分比为0.5-3％。
14.根据权利要求1所述的方法，其特征在于，所述原位掺杂的掺杂元素为磷。
15.根据权利要求14所述的方法，其特征在于，所述磷元素的掺杂剂量为0-3.0×e20atom/cm3。
16.一种半导体器件，其特征在于，所述半导体器件采用权利要求1-15中的任一方法制造形成。
CN201210336509.4A 2012-09-12 2012-09-12 一种半导体器件的制造方法 Active CN103681499B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210336509.4A CN103681499B (zh) 2012-09-12 2012-09-12 一种半导体器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210336509.4A CN103681499B (zh) 2012-09-12 2012-09-12 一种半导体器件的制造方法

Publications (2)

Publication Number Publication Date
CN103681499A CN103681499A (zh) 2014-03-26
CN103681499B true CN103681499B (zh) 2017-08-01

Family

ID=50318636

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210336509.4A Active CN103681499B (zh) 2012-09-12 2012-09-12 一种半导体器件的制造方法

Country Status (1)

Country Link
CN (1) CN103681499B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5145571A (en) * 1990-08-03 1992-09-08 Bipolar Integrated Technology, Inc. Gold interconnect with sidewall-spacers
US6159823A (en) * 1998-09-24 2000-12-12 Samsung Electronics Co., Ltd. Trench isolation method of semiconductor device
CN1883040A (zh) * 2003-12-08 2006-12-20 英特尔公司 用于通过减少自对准硅化物界面电阻改善晶体管性能的方法
CN101226899A (zh) * 2007-01-19 2008-07-23 中芯国际集成电路制造(上海)有限公司 在硅凹陷中后续外延生长应变硅mos晶片管的方法和结构
CN101292334A (zh) * 2005-12-14 2008-10-22 英特尔公司 源极区和漏极区之间具有box层的应变硅mos器件

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5145571A (en) * 1990-08-03 1992-09-08 Bipolar Integrated Technology, Inc. Gold interconnect with sidewall-spacers
US6159823A (en) * 1998-09-24 2000-12-12 Samsung Electronics Co., Ltd. Trench isolation method of semiconductor device
CN1883040A (zh) * 2003-12-08 2006-12-20 英特尔公司 用于通过减少自对准硅化物界面电阻改善晶体管性能的方法
CN101292334A (zh) * 2005-12-14 2008-10-22 英特尔公司 源极区和漏极区之间具有box层的应变硅mos器件
CN101226899A (zh) * 2007-01-19 2008-07-23 中芯国际集成电路制造(上海)有限公司 在硅凹陷中后续外延生长应变硅mos晶片管的方法和结构

Also Published As

Publication number Publication date
CN103681499A (zh) 2014-03-26

Similar Documents

Publication Publication Date Title
US11257951B2 (en) Method of making semiconductor device having first and second epitaxial materials
TWI236091B (en) Semiconductor device and method of making the same
US7154118B2 (en) Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
TWI231602B (en) A novel method of fabricating variable length vertical transistors
CN102906880B (zh) 半导体结构及其制造方法
US7981750B2 (en) Methods of fabrication of channel-stressed semiconductor devices
KR20010004720A (ko) 반도체 소자의 트랜지스터 및 그 제조 방법
JP2006013428A (ja) 半導体装置の製造方法
CN103594370B (zh) 一种半导体器件的制造方法
CN104576501B (zh) 一种半导体器件及其制造方法
JP4514023B2 (ja) ソース／ドレイン拡張部からドーパントが外方拡散しないようにするための、シリコン酸化物ライナーのイオン注入
CN104217952B (zh) 一种半导体器件的制造方法
US20090309161A1 (en) Semiconductor integrated circuit device
CN103151264B (zh) 一种半导体器件的制造方法
TWI380405B (en) Depletion-free mos using atomic-layer doping
CN103681333B (zh) 一种半导体器件的制造方法
CN103681499B (zh) 一种半导体器件的制造方法
CN104658899B (zh) 一种蚀刻栅极介电层的方法
TWI241632B (en) Method for fabricating poly patterns
CN105448715B (zh) 一种半导体器件的制造方法
CN104952798B (zh) 一种半导体器件的制造方法
CN104979291A (zh) 一种半导体器件的制造方法
CN104517846B (zh) 一种半导体器件的制造方法
CN105206576B (zh) 用于形成嵌入式锗硅源/漏结构的方法
CN104934323B (zh) 一种半导体器件的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant