CN103779219B - 半导体器件及半导体器件的制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及半导体器件的制造方法。其中该半导体器件的制造方法包括提供具有半导体层的绝缘体上半导体，图案化所述半导体层以在所述半导体层上形成凹槽，两个相邻所述凹槽之间为凸起；形成应力改变层覆盖所述凹槽和所述凸起；图案化所述应力改变层以在所述应力改变层上形成沟槽，所述应力改变层被所述沟槽限定出应力改变层侧壁；形成绝缘侧墙于所述应力改变层侧壁；形成栅介电层覆盖所述凸起暴露出的部分；形成栅电极层覆盖所述栅介电层。本发明所提供的半导体器件的制造方法通过设置该应力改变层来调整半导体器件多数载流子的迁移率，改善该半导体器件的电性能。

Description

半导体器件及半导体器件的制造方法
技术领域
本发明涉及半导体领域，特别涉及半导体器件及半导体器件的制造方法。
背景技术
场效应晶体管（FET）的沟道区内流过的电流与该沟道区内的多数载流子的迁移率成正比。沟道区上不同的应力会影响多数载流子迁移率，并因此影响电流。例如，p-FET的沟道区上的纵向压应力可以提高空穴迁移率。相反，n-FET的沟道区上的纵向拉应力会提高电子迁移率。
2010年5月11日公开的美国专利文献US7714358B2提到一种n型金属氧化物半导体场效应晶体管(n-FET)及形成该n-FET的方法，该方法利用碳注入物注入半导体中，使源极区和漏极区非晶化，随后使该注入的非晶化的源区和漏极区重结晶。但是，为了最大化重结晶的硅碳源极区和漏极区的应力效应，碳注入必须深。不幸的是，由于存在同时将碳离子注入栅电极并损伤栅极介电层的风险，深的碳注入受限制。因此，需要一种改善的FET结构，其可以为沟道区提供优化的应力。
发明内容
本发明的目的是提供具有良好的沟道区应力的半导体器件及其制造方法。所述半导体器件的制造方法，包括：
一种半导体器件的制造方法，其特征在于，包括下列步骤：
提供绝缘体上半导体，所述绝缘体上半导体包括衬底、半导体层以及位于所述衬底与所述半导体层之间的绝缘层；
图案化所述半导体层以在所述半导体层上形成凹槽，两个相邻所述凹槽之间为凸起，所述凸起被所述凹槽限定出凸起侧壁；
形成应力改变层覆盖所述凹槽和所述凸起，所述应力改变层对所述凸起产生应力改变作用；
图案化所述应力改变层以在所述应力改变层上形成沟槽，所述沟槽暴露出至少部分所述凸起，所述应力改变层被所述沟槽限定出应力改变层侧壁；
形成侧墙于所述应力改变层侧壁，所述侧墙遮挡部分所述凸起；
形成栅介电层覆盖所述凸起暴露出的部分；
形成栅电极层覆盖所述栅介电层，所述栅电极层同时填充所述沟槽。
可选的，所述栅电极层填充所述沟槽之后，移除位于所述应力改变层上的所述栅电极层。
可选的，所述凹槽下面的半导体层和覆盖所述凹槽的应力改变层形成源极的至少一部分或漏极的至少一部分。
可选的，所述凸起形成沟道的至少一部分。
可选的，所述应力改变层包括硅锗层。
可选的，所述硅锗层包括p型掺杂物。
可选的，所述应力改变层包括硅碳层。
可选的，所述硅碳层包括n型掺杂物。
可选的，采用干法刻蚀图案化所述半导体层。
可选的，采用干法刻蚀图案化所述应力改变层。
可选的，采用CF4或CHF3作为刻蚀气体。
可选的，所述凹槽的深度在2nm至20nm之间。
可选的，所述应力改变层的厚度在20nm至200nm之间。
本发明还提供了一种半导体器件，包括：
绝缘体上半导体，所述绝缘体上半导体包括衬底、半导体层以及位于所述衬底与所述半导体层之间的绝缘层；
所述半导体层包括有凹槽，相邻两个所述凹槽之间为凸起；
应力改变层，覆盖所述凹槽，所述应力改变层在所述凸起上方为沟槽；
所述沟槽侧面包括有侧墙；
栅介电层，覆盖所述凸起；
所述栅介电层被栅电极层覆盖，所述栅电极层填充所述沟槽。
可选的，所述凹槽定义出源极区域和漏极区域；所述凸起定义出沟道区域。
可选的，所述应力改变层包括掺杂有p型掺杂物的硅锗层。
可选的，所述应力改变层包括掺杂有n型掺杂物的硅碳层。
可选的，所述凹槽的深度在2nm至20nm之间。
与现有技术相比，本发明具有以下优点：
本发明所提供的半导体器件的制造方法由于在半导体层上形成应力改变层，该应力改变层和该半导体层晶格常数不同，因而在它们之间会产生应力，通过设置该应力改变层来调整半导体器件多数载流子的迁移率，改善该半导体器件的电性能。
附图说明
图1为本发明实施例的半导体器件制作方法的流程图；
图2至图8为本发明实施例半导体器件形成过程的结构示意图。
具体实施方式
本发明提供一种应力优化的半导体器件及制造此器件的方法，以改善沟道的应力，从而增大半导体器件中多数载流子的迁移率，其中多数载流子既可以是空穴，也可以是电子。本发明所提供的半导体器件的集成电路可包含应力改变的MOS晶体管，亦可包含未应力改变的MOS晶体管。最主要的是本发明的半导体器件可以包括有应力改变的MOS晶体管，其中应力改变最主要指应力向优化方向改变。虽然MOS主要指金属栅电极与氧化物栅极绝缘体的器件，但是本发明中，MOS晶体管也用于表示任何包含位于栅极绝缘体(不论该栅极绝缘体是氧化物或其它绝缘体)上的导电栅电极(不论该导电栅电极是金属或其它导电材料)，且该栅极绝缘体位于半导体衬底(不论该半导体衬底是硅或其它半导体材料)上的半导体器件。
请参考图1，并在相应步骤结合参考图2至图8，本发明实施例提供的半导体器件的制造方法包括下列步骤：
步骤S1，如图2所示，提供绝缘体上半导体（Semiconductor-On-Insulator,SOI），该SOI包括衬底1、半导体层3以及位于衬底1与半导体层3之间的绝缘层2。
如图2所示，本实施例提供SOI，该SOI的衬底1可以为晶圆。该SOI上的半导体层3可以由硅材料形成，当该半导体层3由硅材料形成时，该硅材料的纯度满足半导体工业所需要的纯度，并且该硅材料优选为单晶硅。该单晶硅的半导体层3优选具有(100)晶向，同时该单晶硅可掺杂有半导体用杂质掺杂物，例如硼、磷及砷等元素。除了硅材料以外，该半导体层3也可以是由锗层、砷化镓层或其它半导体材料层形成。同样的，本实施例中，绝缘层2优选的由二氧化硅材料形成，但是也可以由氮化硅层等其它绝缘材料制成。
步骤S2，图案化半导体层3以在半导体层3上形成凹槽30，两个相邻凹槽30之间为凸起31，凸起31被凹槽30限定出凸起侧壁311。
请参考图3，图案化后的SOI的结构如图3所示。该结构仍然包括衬底1、半导体层3以及位于衬底1与半导体层3之间的绝缘层2，与图2中不同之处在于，此时半导体层3包括被图案化形成的凹槽30，两个凹槽30之间自然形成凸起31，而凸起31被凹槽30限定出了凸起侧壁311。
图案化半导体层3的工艺过程包括在半导体层3上形成光阻（Photo Resist,PR），然后对光阻进行图案化，然后在图案化后的光阻的保护下，将半导体层3凹槽30对应位置的部分去掉，即形成凹槽30，最后再去除光阻，得到如图3中所示的结构。
本实施例采用干法刻蚀来图案化半导体层3，进一步的，采用CF4和/或CHF3作为刻蚀气体，并且，优选的将凹槽30深度控制在2nm至20nm之间。该图案化半导体层3的工艺过程为本领域技术人员的熟知技术，具体工艺过程在此不再展开叙述。
凹槽30的下面部分的半导体层3在最终的半导体器件中会形成源极的至少一部分或者漏极的至少一部分，而凸起31则会形成沟道的至少一部分。
步骤S3，形成应力改变层4以覆盖凹槽30和凸起31。
请参考图4，与图3中的半导体结构相比，图4显示出在半导体层3上形成有应力改变层4，该应力改变层4覆盖该半导体层3在上述步骤中形成的凹槽30（结合图3）和凸起31。同时，本实施例优选的，在该应力改变层4上还包括一层保护层5。
在步骤S3中，应力改变层4以非选择性方式形成在半导体层3上。如果采用选择性方式形成该应力改变层4，则会导致该半导体器件的源极和漏极区域会存在晶体及形态上的缺陷(crystal and morphological defect)，而采用非选择性方式形成该应力改变层4，则不会存在此问题。并且非选择性方式相对选择性方式而言，其制造过程更加简单，并且成本更低。
作为一种具体实施例，本发明采用化学气相沉积(Chemical VaporDeposition，CVD)制程的非选择性方式来形成应力改变层4。在CVD制程过程中，可通过调整反应物流量、温度、压力等参数来控制应力改变层4的形成速率。在具体工艺过程中，可通过在反应器内加热SOI，然后将包含该应力改变层4制作材料的气体混合物沉积在该半导体层3上面，形成该应力改变层4。该气体混合物中还可以包含决定导电率的掺杂物(conductivitydetermining dopant)，从而使得沉积后形成的该应力改变层4的导电率得到提升，保证该应力改变层4的某些部分后续成为源极或者漏极的至少一部分。
该应力改变层4的制作材料可以是任何赝晶(pseudomorphic)材料，该赝晶材料的晶格常数不同于该半导体层3的晶格常数。在该应力改变层4的形成期间，当具有该应力改变层4制作材料（即该赝晶材料）的气体分子沉积于在该半导体层3上时，这些气体分子延伸该半导体层3原来的结晶结构，亦即该赝晶材料重复该半导体层3的晶格结构。并且，除了重复该半导体层3的晶格结构外，该赝晶材料会继续生长在该半导体层3的晶格结构上。由于该半导体层3和该应力改变层4的晶格常数不同，因而在它们之间会产生应力，在一定程度上，该应力随着该应力改变层4厚度的增大而增大，所以可以通过控制该应力改变层4的厚度来调整该应力的大小。而该应力会影响该半导体器件多数载流子的迁移率，因而可以通过调整该应力改变层4的厚度来改善该半导体器件的电性能。
为使半导体层3和应力改变层4之间产生足够的应力作用，本实施例中应力改变层4的厚度优选为20nm至200nm之间。由于应力改变层4是形成在半导体层3上面的，因而应力改变层4的厚度并不受半导体层3厚度的限制，因此即使半导体层3厚度仅为10nm或更薄(例如超薄绝缘层上半导体，Ultra-Thin Semiconductor-On-Insulator，UTSOI)，仍可通过形成该应力改变层4覆盖于半导体层3上，来达到提高半导体器件电性能的目的。
提高半导体器件多数载流子的迁移率，对于具体的MOS管来说，当MOS管为PMOS管时，对P型沟道增加纵向的压缩应力时，可以增加空穴的迁移率，当MOS管为NMOS管时，对N型沟道增加纵向的拉伸应力时，可以增加电子的迁移率。
当该半导体器件为PMOS管，该半导体层3是硅层时，该应力改变层4可以是锗化硅（SiGe）层，并且此时该应力改变层4可以覆盖一些P沟道区域而不覆盖N沟道区域。由于锗化硅层的晶格常数大于此时半导体层3的晶格常数，因而该应力改变层4能够对其所覆盖的这些P沟道区域产生纵向的压缩应力。参考图4可知，此时应力改变层4会对凸起31产生压缩应力，该压缩应力为从左右两侧的凸起侧壁311向凸起31中间集中的应力，而凸起31后续会作为P沟道的至少一部分，也就是说该应力改变层4会对P沟道产生压缩应力，亦即此时该应力改变层4可以增加PMOS管中空穴的迁移率。在本实施例中，该锗化硅层还可以包括n型掺杂物，以便后续该锗化硅层的一部分成为源极和/或漏极的至少一部分。
同样的，当该半导体器件为NMOS管，该半导体层3是硅层时，该应力改变层4可以是碳化硅（SiC）层，并且此时该应力改变层4可以覆盖一些N沟道区域而不覆盖P沟道区域。由于碳化硅层的晶格常数小于此时半导体层3的晶格常数，因而该应力改变层4能够对其所覆盖的这些N沟道区域产生纵向的拉伸应力。参考图4可知，此时应力改变层4会对凸起31产生拉伸应力，该压缩应力为从左右两侧的凸起侧壁311向图4中凸起31左右端外部拉伸的应力，而凸起31后续会作为N沟道的至少一部分，也就是说该应力改变层4会对N沟道产生拉伸应力，亦即此时该应力改变层4可以增加NMOS管中电子的迁移率。
图4中可以看到，在应力改变层4上还包括一层保护层5。形成保护层5沉积于该应力改变层4上。保护层5用于保护应力改变层4。该保护层5可以包括SiO2层或SiN层。当该盖层为SiN时，可采用低压化学气相沉积法(LPCVD)沉积形成。
应力改变层4覆盖凹槽30后，前面已经提到，在凹槽30下面的部分半导体层3会形成源极或者漏极的至少一部分，同时，覆盖凹槽30的应力改变层4的部分也会至少形成源极或者漏极的至少一部分，即后续在凹槽30区域的半导体层3和应力改变层4的某些部分形成源极和漏极。而凸起31则形成沟道的至少一部分，沟道可以包括凸起31以下的部分半导体层3。
本实施例中，应力改变层4并非全面覆盖于半导体器件的所有N沟道区域上和P沟道区域。也就是说图4仅示出了半导体器件的一部分结构，在图4未显示的该半导体器件的其它区域中，存在该应力改变层4未覆盖的区域。
步骤S4，图案化应力改变层4以在应力改变层4上形成沟槽40，沟槽40暴露出至少部分凸起31，应力改变层4被沟槽40限定出应力改变层侧壁41。
请参考图5，图案化应力改变层4，使该半导体器件包括如图5所示结构。与图4相比，应力改变层4和保护层5在凸起31上方的部分被去除，并形成沟槽40，沟槽40暴露出了凸起31，而应力改变层4被该沟槽40限定出了应力改变层侧壁41。
图5中显示，并非全部凸起31上方的应力改变层4和保护层5都被去除，有一小部分位于凸起31上方的应力改变层4和保护层5仍然被保留，即图5中，凸起侧壁311并不是与应力改变层侧壁41处在同一条直线上。这是因为，理论上，当应力改变层侧壁41和凸起侧壁311恰好沿同一条直线齐平时，应力改变层4仍然可以对凸起侧壁311产生应力作用。但是在实际工艺过程中，一方面不容易刚好控制到应力改变层侧壁41和凸起侧壁311恰好沿同一条直线齐平，另外一方面，如果应力改变层侧壁41和凸起侧壁311恰好沿同一条直线齐平，则应力改变层4很容易与凸起侧壁311发生分离，或者说它们之间的晶格结构会不发生重复接触，这样，它们之间的应力作用就可能减小或者消除，也就无法起到应力改变层4应有的应力改变作用。因而，为了保险起见，本实施例中，将图5所示的两个应力改变层侧壁41向中间靠近一小段距离，从而保证应力改变层4能够与凸起侧壁311紧密接触，起到相应的应力改变作用。但是为了叙述方便，本说明书仍然表述成“应力改变层4和保护层5在凸起31上方的部分被去除”，本领域技术人员不应以上述结构认为本说明书内容矛盾。
图案化该应力改变层4的工艺过程与图案化半导体层3的工艺过程类似，本实施例同样采用干法刻蚀工艺，所采用的气体同样为CHF3或CF4。同时，刻蚀形成的沟槽40的宽度约为凸起31的长度，优选为20nm~200nm。
步骤S5，形成绝缘侧墙6于应力改变层侧壁41，绝缘侧墙6遮挡部分凸起31。
与图5相比，图6中的半导体器件结构多出了绝缘侧墙6，该绝缘侧墙6位于（也可以说是附着于）应力改变层侧壁41，并且从图6中可以看出，由于绝缘侧墙6具有一定的水平宽度，因而它会遮挡部分凸起31。
可通过先沉积再通过非等向性蚀刻(anisotropic etching)的方式形成绝缘侧墙6，例如以使用CF4或CHF3的化学作用的电浆(plasma)或反应性离子蚀刻(Reactive Ion Etching，RIE)进行非等向性地蚀刻，具体的工艺过程为本领域的现有技术，在此不再赘述。该绝缘侧墙6的形成材料可以为氧化物、氮化物或它们的组合。本实施例优选的，选择用二氧化硅(SiO2)来制作该绝缘侧墙6。
步骤S6，形成栅介电层7覆盖凸起31所暴露出的部分。
相较于图6而言，图7中的半导体结构在沟槽40中多出了栅介电层7，更具体地说，该栅介电层7形成于沟槽40被绝缘侧墙6限定出的空间内，且该栅介电层7覆盖凸起31暴露出的部分，而凸起31暴露出的部分后续形成沟道的至少一部分。
上述绝缘侧墙6用于将该栅介电层7与该半导体器件最终的源极及漏极区域间隔开。该绝缘侧墙6的高度与沟槽40的深度大致相等，因而其范围也优选在20nm~200nm之间。
在具体形成该栅介电层7的过程中，可以沉积一层具有高介电系数的介电材料的原子层，形成该栅介电层7。使用于沉积该高介电系数介电材料的原子层沉积制程，包括化学气相沉积法(CVD)、低压化学气相沉积法(LPCVD)、半大气压化学气相沉积法(Semi-Atmospheric Chemical Vapor Deposition，SACVD)或是电浆增强化学气相沉积法(Plasma Enhanced Chemical VaporDeposition，PECVD)等。该高介电系数的介电材料指介电系数大于3.9的材料，且可包括例如铪或锆硅酸盐(hafnium or zirconium silicates)以及铪或锆氧化物。也可以采用二氧化硅层而形成该栅介电层7。具体的，该栅介电层7可以在氧化作用环境中加热该衬底1的方式形成热生长出二氧化硅，以使热生长二氧化硅层仅生长于该半导体层3的暴露部分上，亦即凸起31暴露的部分上。
步骤S7，形成栅电极层8以覆盖栅介电层7，栅电极层8同时填充沟槽40。
与图7相比，图8中的半导体器件进一步多了一层栅电极层8，该栅电极层8一方面覆盖栅介电层7，另一方面填充沟槽40，更具体的说，是填充沟槽40被绝缘侧墙6和栅介电层7限定出的空间内。并且图8中显示的半导体器件少了图7中的保护层5，同时栅电极层8上表面也与绝缘侧墙6上表面以及应力改变层4上表面齐平。
栅电极层8可以由多晶硅层(polycrystalline silicon)离子植入(ionimplantation)掺入杂质，它可以通过硅烷(SiH4)的氢还原反应的LPCVD而沉积。该栅电极层8也可以是金属栅电极形成材料，如铟(Ir)、铼(Re)、钛(Ti)、氮化钛(TiN)及其合金的材料，以及位于该金属顶端上做为接触材料的多晶硅接口。该金属层可由其自身或伴随合适的掺杂杂质沉积，以设定该晶体管的必要临界电压。
图8中显示保护层5被去除，而栅电极层8上表面与绝缘侧墙6上表面和应力改变层4上表面齐平。但是在开始时，栅电极层8的材料可沉积于保护层5、绝缘侧墙6和栅极绝缘层2的上面，然后可使用化学机械平坦化（Chemical Mechanical Planarization,CMP）制程最终将保护层5和部分绝缘侧墙6去除，使得形成如图8所示的齐平结构。
图8中所显示的半导体器件中，源极区域和漏极区域包括了部分应力改变层4和部分凹槽30下面的半导体层3。该应力改变层4所产生的应力增强的源极区域和漏极区域可大幅提升该半导体器件的电性能。
本发明还提供了一种半导体器件。
请参考图8，该半导体器件包括SOI，该SOI包括衬底1、半导体层3以及位于衬底1与半导体层3之间的绝缘层2，半导体层3包括有凹槽30（结合图3），相邻两个凹槽30之间为凸起31。应力改变层4，覆盖凹槽30，应力改变层4在凸起31上方为沟槽40（结合图5）。沟槽40侧面包括有侧墙6，栅介电层7覆盖凸起31，栅介电层7被栅电极层8覆盖，栅电极层8填充沟槽40。
本实施例中SOI的衬底1可以为晶圆。该SOI上的半导体层3可以由硅材料形成，当该半导体层3由硅材料形成时，该硅材料的纯度满足半导体工业所需要的纯度，并且该硅材料优选为单晶硅。该单晶硅半导体层3优选具有(100)晶向，同时该单晶硅可掺杂有半导体用杂质掺杂物，例如硼、磷及砷等元素。除了硅材料以外，该半导体层3也可以是由锗层、砷化镓层或其它半导体材料层形成。同样的，本实施例中，绝缘层2优选的由二氧化硅材料形成，但是也可以由氮化硅层等其它绝缘材料制成。
本实施例的凹槽30定义出源极区域和漏极区域，凸起31定义出沟道区域。凹槽30的深度在2nm至20nm之间。
该应力改变层4可以由任何赝晶(pseudomorphic)材料层，该赝晶材料的晶格常数不同于该半导体层3的晶格常数，进一步的，该应力改变层4可为硅合金材料层。上述凹槽30定义出的源极区域和漏极区域中，凹槽30所在位置的部分半导体层3作为源极区域或漏极区域的至少一部分，而覆盖凹槽30的应力改变层4部分也作为源极区域或漏极区域的至少一部分，即凹槽30所在位置的部分半导体层3和覆盖凹槽30的部分应力改变层4构成了相应的源极区域和漏极区域。
在一个具体的实施例中，半导体层3可以掺杂有n型掺杂物（如砷或磷），应力改变层4可以为锗化硅(SiGe)层，并且该SiGe层可以掺杂有p型掺杂物（如硼）。SiGe层中的硅为单晶硅晶体结构，其中部分硅原子被替换成锗原子，且该晶格常数上的增加正比于该替换原子的浓度，该SiGe层中锗原子可具有约10至35原子百分比。由于锗原子较硅原子大，因此锗加入硅中可以产生具有的晶格常数大于半导体层3晶格常数的结晶材料。由于SiGe层具有大于半导体层3的晶格常数，因而SiGe层将产生纵向压缩应力作用于半导体层3，该应力改变层4会对凸起31两侧的凸起侧壁311施加向中间集中的纵向压缩应力，而凸起31是沟道的至少一部分，因而该压缩应力可以增加于沟道内空穴的迁移率，从而改善具有P型沟道MOSFET管的半导体器件的效能。
在另一个具体的实施例中，半导体层3可以掺杂有p型掺杂物（如硼），应力改变层4可以为碳化硅(SiC)层，并且该SiC层可以掺杂有n型掺杂物（如砷或磷）。SiC层中的硅为单晶硅晶体结构，其中部分硅原子被替换成碳原子，且该晶格常数上的增加正比于该替换原子的浓度，该SiC层中碳原子可具有约10至35原子百分比。由于碳原子较硅原子小，因此碳加入硅中可以产生具有的晶格常数小于半导体层3晶格常数的结晶材料。由于SiC层具有小于半导体层3的晶格常数，因而SiC层将产生纵向拉伸应力作用于半导体层3，该应力改变层4会对凸起31两侧的凸起侧壁311施加向左右两边的纵向拉伸应力，而凸起31是沟道的至少一部分，因而该拉伸应力可以增加于沟道内电子的迁移率，从而改善具有N型沟道MOSFET管的半导体器件的效能。
应力改变层4在凸起31上方为沟槽40，即凸起31上方的部分应力改变层4被去除以形成沟槽40，沟槽40限定出了应力改变层侧壁41，其中沟槽40的宽度可以略小于凸起31的宽度，以保证应力改变层4始终与凸起侧壁311紧密接触在一起。
应力改变层侧壁41被绝缘侧墙6覆盖，而沟槽40暴露出的凸起31部分被栅介电层7覆盖，栅介电层7又被栅电极层8覆盖，这样，栅介电层7就将栅极与沟道隔开。同时栅电极层8填充沟槽40，并通过平坦化使得整个结构平整。绝缘侧墙6将栅介电层7和栅电极层8这两层与应力改变层4隔开，因而该绝缘侧墙6起到了使得源极、漏极和栅极相互绝缘隔绝的作用。
本说明书中各个部分采用递进的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (13)

1.一种半导体器件的制造方法，其特征在于，包括下列步骤：
提供绝缘体上半导体，所述绝缘体上半导体包括衬底、半导体层以及位于所述衬底与所述半导体层之间的绝缘层；
图案化所述半导体层以在所述半导体层上形成凹槽，两个相邻所述凹槽之间为凸起，所述凸起被所述凹槽限定出凸起侧壁；
形成应力改变层覆盖所述凹槽和所述凸起，所述应力改变层对所述凸起产生应力改变作用；
图案化所述应力改变层以在所述应力改变层上形成沟槽，所述沟槽暴露出至少部分所述凸起，所述应力改变层被所述沟槽限定出应力改变层侧壁；
形成侧墙于所述应力改变层侧壁，所述侧墙遮挡部分所述凸起；
形成栅介电层以覆盖所述凸起暴露出的部分；
形成栅电极层以覆盖所述栅介电层，所述栅电极层填充所述沟槽。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述栅电极层填充所述沟槽之后，移除位于所述应力改变层上的所述栅电极层。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，所述凹槽下面的半导体层和覆盖所述凹槽的应力改变层形成源极的至少一部分或漏极的至少一部分。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，所述凸起形成沟道的至少一部分。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，所述应力改变层包括硅锗层。
6.如权利要求5所述的半导体器件的制造方法，其特征在于，所述硅锗层包括p型掺杂物。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，所述应力改变层包括硅碳层。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，所述硅碳层包括n型掺杂物。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，采用干法刻蚀图案化所述半导体层。
10.如权利要求1所述的半导体器件的制造方法，其特征在于，采用干法刻蚀图案化所述应力改变层。
11.如权利要求9或10所述的半导体器件的制造方法，其特征在于，采用CF4或CHF3作为刻蚀气体。
12.如权利要求1所述的半导体器件的制造方法，其特征在于，所述凹槽的深度在2nm至20nm之间。
13.如权利要求1所述的半导体器件的制造方法，其特征在于，所述应力改变层的厚度在20nm至200nm之间。
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