CN106876462A - 高压ldmos晶体管及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件。半导体器件包括衬底、栅极、第一掺杂区和第二掺杂区。栅极在衬底上方。第一掺杂区和第二掺杂区在衬底中。第一掺杂区和第二掺杂区具有相同的导电类型且被栅极隔开。在基本垂直于限定在第一掺杂区和第二掺杂区之间的沟道长度L的方向上，第一掺杂区的长度将大于第二掺杂区的长度。本发明实施例涉及高压LDMOS晶体管及其制造方法。

Description

高压LDMOS晶体管及其制造方法
技术领域
本发明实施例涉及高压LDMOS晶体管及其制造方法。
背景技术
高压MOS晶体管是在高压电极电压的情况下进行操作的半导体器件。包括高压MOS晶体管的高压集成电路(IC)广泛用于汽车工业、显示驱动、便携式无线电通讯器件、医疗设备和其他领域的应用中。作为实例，将高压(例如，大于200伏)MOS晶体管集成到栅极驱动IC中以将显示信号传输到液晶显示屏(LCD)面板。然而，随着在先进技术中的连续的工艺缩小，也降低了这些高压MOS晶体管的击穿电压。此外，为了增大高压MOS晶体管的饱和电流，导通电阻将被降低，从而，也将降低这些高压MOS晶体管的击穿电压。期望增大高压MOS晶体管的饱和电流而不降低这些高压MOS晶体管的击穿电压
发明内容
根据本发明的一个实施例，提供了一种半导体器件，包括：衬底；栅极，位于所述衬底上方；第一掺杂区和第二掺杂区，位于所述衬底中，其中，所述第一掺杂区和所述第二掺杂区具有相同的导电类型并且被所述栅极隔开；其中，在垂直于限定在所述第一掺杂区和所述第二掺杂区之间的沟道长度的方向上，所述第一掺杂区的长度大于所述第二掺杂区的长度。
根据本发明的另一实施例，还提供了一种高压金属氧化物半导体场效应晶体管，包括：衬底；栅极，位于所述衬底上方；第一掺杂区和第二掺杂区，位于所述衬底中，其中，所述第一掺杂区和所述第二掺杂区具有相同的导电类型并且被所述栅极隔开；其中，所述栅极包括沿着所述第二掺杂区的在平行于限定在所述第一掺杂区和所述第二掺杂区之间的沟道长度的方向上的边缘延伸的延伸部。
根据本发明的又一实施例，还提供了一种制造高压金属氧化物半导体场效应晶体管的方法，所述方法包括：形成衬底；在所述衬底上形成栅极；在所述衬底中形成第一掺杂区；以及在所述衬底中形成第二掺杂区，其中，所述第一掺杂区和所述第二掺杂区具有相同的导电类型并且被所述栅极隔开；其中，在垂直于限定在所述第一掺杂区和所述第二掺杂区之间的沟道长度的方向上，所述第一掺杂区的长度大于所述第二掺杂区的长度。
附图说明
结合附图和以下描述来阐述本发明的一个或多个实施例的细节。本发明的其他特征和优势将从说明书、附图和权利要求变得显而易见。
图1A是根据一些实施例的高压LDMOS晶体管的顶视图。
图1B是根据一些实施例的图1A的高压LDMOS晶体管的截面图。
图2A是根据一些实施例的高压LDMOS晶体管的顶视图。
图2B是根据一些实施例的图1A的高压LDMOS晶体管的截面图。
图3是根据一些实施例的高压LDMOS晶体管的顶视图。
图4A到图4D示出了根据一些实施例的制造高压LDMOS晶体管的工艺。
在各个图中相同的参考标号用于代表相同的元件。
具体实施方式
下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，实施例提供了许多可以在各种具体环境中实现的可应用的发明概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。
应该明白，当元件或层称为位于另一元件或层“上”、“连接”或“接合”至另一个元件或层时，它可以直接位于另一元件或层上、或可以直接连接或接合至其它的元件或层或可以存在介于中间的元件或层。相反地，当元件称为直接位于另一元件或层“上”、“直接连接”或“直接接合”至另一个元件或层时，不存在介于中间的元件或层。
应该理解，尽管本文中可以使用第一、第二等术语描述各个元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应该由这些术语限制。这些术语仅仅用于区分一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分。因此，在不背离本发明的精神和范围的情况下，下面论述的第一元件、部件、区域、层或部分可以称为第二元件、部件、区域、层或部分。
为了便于描述，在此可使用诸如“在...之下”、“在...下面”、“下面的”、“在...上面”、以及“上面的”以及诸如此类的空间关系术语，以描述如图中所示的一个元件或部件与另一元件(多个元件)或部件(多个部件)的关系。应该理解，除了在图中描述的方位以外，空间相对位置的术语还旨在包括器件在使用或操作期间的不同方位。例如，如果将附图中的器件翻过来，则描述为在其他元件或部件“下部”或“之下”的元件将被定位于在其他元件或部件“上方”。因此，示例性术语“在...之上”或“在...下方”可包括在...上方和在...下方的方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符作相应地解释。
本文中所使用的术语是仅用于描述特定实例实施例的目的，而不是为了限制本发明的概念。如本文中所使用的，除非上下文清楚地表明，否则单数“一”，“一个”和“该”旨在也包括复数形式。应当进一步理解，当在本发明中使用术语“包括”和/或“包含”时，指定阐述的部件、区域、整数、步骤、操作、元件、和/或组件的存在，但不排除附加的一个或多个其他部件、整数、步骤、操作、元件、组件和/或它们的组的存在。
整个说明书中关于“一个实施例”或“实施例”意指结合该实施例所描述的特定部件、结构或特征包括在至少一个实施例中。因此，在整个说明书的不同地方出现的短语“在一个实施例中”或“在实施例中”不一定全部是指相同的实施例。此外，在一个或多个实施例中可按照适当方式组合该特定部件、结构或特征。应该意识到，以下图片没有按比例绘制，当然，这些图片仅仅是为了说明。
图1A示出了根据本发明的实施例的高压LDMOS晶体管1的顶视图。高压LDMOS晶体管1包括衬底11、阱区17、源极区13、漏极区14和栅极16。
衬底11可以是p型掺杂衬底或n型掺杂衬底，这意味着半导体衬底11可以掺杂有p型或n型杂质。衬底11由硅、砷化镓、硅锗、碳化硅或其他已知的用于半导体器件工艺的半导体材料形成。尽管半导体衬底用于本文中提出的示出性实例，在其他可选的实施例，外延生长的半导体材料或绝缘体上硅(SOI)层可以作为衬底11使用。
应该理解，可以将掺杂杂质注入半导体材料内以形成p型或n型材料。根据掺杂剂的浓度，p型材料可以进一步分为p++、p+、p、p-、p--型材料。如果材料被叙述为p型材料，其掺杂有p型杂质以及可以是p++、p+、p、p-、p--型材料的任何一种。同样的，n型材料可以进一步分为n++、n+、n、n-、n--型材料。如果材料被叙述为n型材料，其掺杂有n型杂质以及可以是n++、n+、n、n-、n--型材料的任何一种。例如，p型材料的掺杂原子包括硼。例如，在n型材料中，掺杂原子包括磷、砷和锑。可以通过离子注入工艺执行掺杂。当结合光刻工艺时，可以通过当掩蔽其他区域时将原子注入暴露区域内来在可选的区域中实施掺杂。热驱动或退火循环也可以用于使用热扩散以扩张或延伸之前的掺杂区。作为可选例，在外延工艺期间，半导体材料的一些外延沉积允许原位掺杂。众所周知，可以穿过诸如薄氧化物层的特定的材料执行注入。
阱区17的掺杂浓度总量和描述的扩散可以随着工艺使用和特定设计而改变。n型材料或p型材料的掺杂浓度可以在从1014原子/cm3到1022原子/cm3的范围内，例如，具有浓度大于约1018/cm3的p+/n+的材料。可以使用一些其他浓度范围，诸如具有小于1014原子/cm3的掺杂浓度的n--/p--材料、具有在从1014原子/cm3到1016原子/cm3的范围的掺杂浓度的n-/p-材料、具有在从1016原子/cm3到1018原子/cm3的范围的掺杂浓度的n/p材料、具有在从1018原子/cm3到1020原子/cm3的范围的掺杂浓度的n+/p+材料、具有大于1020原子/cm3的范围的掺杂浓度的n++/p++材料。此外，可以使用可选的浓度范围，诸如具有在从1015原子/cm3到1018原子/cm3的范围的掺杂浓度的n--/p--材料、具有比n--/p--型材料的浓度重的5到100倍的掺杂浓度的n-/p-材料。
漏极区14在阱区17之内。漏极区14具有多个漏极接触件14c。通过将诸如n型的第一导电类型的杂质的离子注入阱区17内以形成漏极区14。例如，可通过注入浓度在约1×1019原子/cm3到约2×1021原子/cm3之间的诸如磷的n型掺杂剂来形成漏极区14。可以可选的使用诸如砷、锑或它们的组合的其他n型掺杂剂。
源极区13在衬底11之内。源极区13具有多个源极接触件13c。通过将诸如n型的第一导电类型的杂质的离子注入衬底11内形成源极区13。例如，可通过注入浓度在约1×1019原子/cm3到约2×1021原子/cm3之间的诸如磷的n型掺杂剂来形成源极区14。可选地，也可以使用诸如砷、锑或它们的组合的其他n型掺杂剂。
漏极区14位于栅极16的一侧处并且具有与栅极16的第一边缘161横向的第一边缘141。源极区13位于栅极16的相对侧处并且具有与栅极16的第二边缘162邻近的第一边缘131。源极区13的第一边缘131和阱区17限定沟道长度L。
源极区13具有在基本垂直于沟道长度L的方向上的延伸部d1，从漏极区14的第二边缘142到源极区13的第二边缘132测量延伸部d1。漏极区14的第二边缘142基本垂直于漏极区14的第一边缘141。此外，源极区13的第二边缘132基本垂直于源极区13的第一边缘131。在一些实施例中，延伸部d1在从约0.3um至约1.2um的范围内。
源极区13具有在基本垂直于沟道长度L的方向上的另一延伸部d3，从漏极区14的第三边缘143到源极区13的第三边缘133测量延伸部d3。漏极区14的第三边缘143与漏极区14的第二边缘142相对。源极区13的第三边缘133与源极区13的第二边缘132相对。在一些实施例中，延伸部d3在从约0.3um至约1.2um的范围内。延伸部d3的长度可以与延伸部d1的长度相同。可选地，延伸部d3的长度可以与延伸部d1的长度不相同。在一个实施例中，源极区13具有两个延伸部。在另一实施例中，根据设计需要，源极区13可以仅仅具有一个延伸部。在垂直于沟道长度L的方向上，源极区13的长度大于漏极区14的长度大约0.3um到2.4um。
栅极16位于衬底11上方以及漏极区14与源极区13之间。栅极16具有多个栅极接触件16c。栅极16具有沿着基本垂直于沟道长度L的方向的延伸部d2，从漏极区14的第二边缘142到栅极16的第三边缘163测量延伸部d2。栅极的第三边缘163基本垂直于栅极16的第一边缘161或第二边缘162。在一些实施例中，从顶部视图，栅极16在源极区13的第二边缘132上方延伸并突出。在一些实施例中，延伸部d2在从约0.3um至约1.2um的范围内。
栅极16具有沿着基本垂直于沟道长度L的方向的另一延伸部d4，从漏极区14的第三边缘143到栅极16的第四边缘164测量延伸部d4。栅极的第四边缘164与栅极16的第三边缘163相对。在一些实施例中，延伸部d4在从约0.3um至约1.2um的范围内。延伸部d4的长度可以与延伸部d2的长度相同。可选地，延伸部d4的长度可以与延伸部d2的长度不相同。在一个实施例中，栅极16具有两个延伸部。在另一实施例中，根据设计需要，栅极16可以仅仅具有一个延伸部。在垂直于沟道长度L的方向上，栅极16的长度大于漏极区14的长度约0.3um到2.4um。
在传统技术中，应该降低栅极的导通电阻以增大高压LDMOS晶体管的饱和电流。然而，降低导通电阻也会减小高压LDMOS晶体管的的击穿电压，从而影响高压LDMOS晶体管的性能。根据本发明，通过在垂直于沟道的方向延伸源极区，也将增加等效沟道宽度从而在不改变晶体管的击穿电压的前提下增大高压LDMOS晶体管的饱和电流。在实施例中，高压LDMOS晶体管的饱和电流增大在从约1％到2.4％的范围内。每个晶体管的饱和电流的增大将降低芯片中晶体管的总数，这将反过来降低芯片面积和制造成本。
图1B示出了图1A沿着线X-X’得到的高压LDMOS晶体管1的截面图。高压LDMOS晶体管1包括衬底11、阱区17、源极区13、漏极区14、栅极16、间隔件18和多个绝缘区19、19a、19b。
阱区17在衬底11之内。阱区17围绕漏极区14。源极区13和漏极区14分别被衬底11和阱区17围绕。栅极16在衬底11上。间隔件18位于衬底上并邻近栅极16的两侧。
绝缘区19、19a、19b从阱区17的顶面或衬底11的顶面延伸到阱区17内或衬底11内。绝缘区19、19a、19b用于隔离衬底11上的相邻器件。绝缘区19是为了降低高压LDMOS晶体管1的漏极区14附近的电场。绝缘区19、19a、19b可以是浅沟槽隔离(STI)区。在另一实施例中，绝缘区19、19a、19b也可以是诸如场氧化物区的其他类型的绝缘区。
图2A示出了根据本发明的实施例的高压LDMOS晶体管2的顶视图。高压LDMOS晶体管2包括衬底21、阱区27、源极区23、漏极区24和栅极26。
衬底21可以是p型掺杂衬底或n型掺杂衬底，这意味着半导体衬底21可以掺杂有p型或n型杂质。衬底21由硅、砷化镓、硅锗、碳化硅或其他已知的用于半导体器件工艺的半导体材料形成。尽管半导体衬底用于本文中提出的示出性实例，在其他可选的实施例，外延生长的半导体材料或绝缘体上硅(SOI)层可以作为衬底21使用。
应该理解，可以将掺杂杂质注入半导体材料以形成p型或n型材料。根据掺杂剂的浓度，p型材料可以进一步分为p++、p+、p、p-、p--型材料。如果材料被叙述为p型材料，则其掺杂有p型杂质以及可以是p++、p+、p、p-、p--型材料的任何一种。同样的，n型材料可以进一步分为n++、n+、n、n-、n--型材料。如果材料被叙述为n型材料，则其掺杂有n型杂质以及可以是n++、n+、n、n-、n--型材料的任何一种。例如，p型材料的掺杂原子包括硼。例如，在n型材料中，掺杂原子包括磷、砷和锑。可以通过离子注入工艺执行掺杂。当结合光刻工艺时，可以通过当掩蔽其他区域时将原子注入暴露区域内来在可选区域中实施掺杂。同样，热驱动或退火循环可以用于使用热扩散以扩张或延伸之前的掺杂区。作为可选实施例，在外延工艺期间，半导体材料的一些外延沉积允许原位掺杂。众所周知，可以穿过诸如薄氧化物层的特定的材料执行注入。
阱区27的掺杂浓度总量和描述的扩散可以随着工艺使用和特定设计改变。n型材料或p型材料的掺杂浓度可以在从1014原子/cm3到1022原子/cm3的范围内，例如，具有具有浓度大于约1018原子/平方厘米的p+/n+的材料。可以使用一些其他浓度范围，诸如具有小于1014原子/cm3掺杂浓度的n--/p--材料、具有在从1014原子/cm3到1016原子/cm3的范围的掺杂浓度的n-/p-材料、具有在从1016原子/cm3到1018原子/cm3的范围的掺杂浓度的n/p材料、具有在从1018原子/cm3到1020原子/cm3的范围的掺杂浓度的n+/p+材料、具有大于1020原子/cm3的范围的掺杂浓度的n++/p++材料。此外，可以使用可选的浓度范围，诸如具有在从1015原子/cm3到1018原子/cm3的范围的掺杂浓度的n--/p--材料、具有比n--/p--型材料的浓度重5到100倍的掺杂浓度的n-/p-材料。
漏极区24在阱区27之内。漏极区24具有多个漏极接触件24c。通过将诸如n型的第一导电类型的杂质离子注入阱区27内以形成漏极区24。例如，可通过注入浓度在约1×1019/cm3到约2×1021/cm3之间的诸如磷的n型掺杂剂来形成漏极区24。可以可选的使用诸如砷、锑或它们的组合的其他n型掺杂剂。
源极区23在衬底21之内。源极区23具有多个源极接触件23c。通过将诸如n型的第一导电类型的杂质离子注入衬底21内以形成源极区23。例如，可通过注入浓度在约1×1019/cm3到约2×1021/cm3之间的诸如磷的n型掺杂剂来形成源极区23。可以可选的使用诸如砷、锑或它们的组合的其他n型掺杂剂。
漏极区24位于栅极26的一侧处并且具有与栅极26的第一边缘261邻近的第一边缘241。源极区23位于栅极26的相对侧上并且具有与栅极26的第二边缘262邻近的第一边缘231。源极区23的第一边缘231和阱区27限定沟道/长度L。
栅极26位于衬底21上方以及源极区23与区漏极24之间。栅极26具有沿着漏极区24的第二边缘242的延伸部分26e。漏极区24的第二边缘242基本垂直于漏极区24的第一边缘241。在一些实施例中，栅极26的延伸部分26e可以沿着漏极区24的第三边缘243。漏极区24的第三边缘243与漏极区24的第二边缘242相对。可选地，栅极26可以包括两个延伸部分：沿着漏极区24的第二边缘242的部分和沿着漏极区24的第三边缘243的另一部分。在另一实施例中，栅极26可以包括两个延伸部分：沿着漏极区24的第二边缘242的部分和沿着源极区23的第二边缘232的另一部分。源极区23的第二边缘232基本垂直于源极区23的第一边缘231。在另一实施例中，栅极26可以包括四个延伸部分：沿着漏极区24的第二边缘242的部分、沿着漏极区24的第三边缘243的另一部分、沿着源极区23的第二边缘232的另一部分和沿着源极区23的第三边缘233的另一部分。源极区的第三边缘233与源极区23的第二边缘232相对。
当把正电压施加到高压LDMOS晶体管2的栅极26的时候，可以通过两种方式从漏极区24转移电子：一种方式是从漏极区24到栅极26以及另一种方式是从漏极区24到栅极26的延伸部分26e。因此，通过沿着漏极区的一个或两个边缘延伸栅极，将增大高压MOS晶体管2的饱和电流而不改变晶体管的击穿电压。在实施例中，高压MOS晶体管2的饱和电流的增大在从约2％到2.5％的范围内。每个晶体管的饱和电流的增大将降低芯片中使用的晶体管的总数，这将反过来降低芯片面积和制造成本。
图2B示出了图2A沿着线Y-Y’得到的高压LDMOS晶体管2的截面图。图2B所示的高压LDMOS晶体管2包括:衬底21、阱区27、漏极区24、栅极的延伸部分26e、间隔件28和绝缘区29。
阱区27在衬底21之内。阱区27围绕漏极区24。栅极的延伸部分26e在衬底21上。间隔件28位于衬底21上并邻近栅极的延伸部分26e的两侧。
绝缘区29从阱区27的顶面或衬底21的顶面延伸到阱区27内或衬底21内。绝缘区29可以是浅沟槽隔离(STI)区。在另一实施例中，绝缘区29也可以是诸如场氧化物区的其他类型的绝缘区。
由于图2A中的栅极26具有沿着漏极区24的第二边缘242延伸的延伸部分26e，因此从图2B中可以看出，即使从沿着垂直于沟道长度L的方向得到截面图，栅极的延伸部分26e位于衬底21上。当把正电压施加到高压LDMOS晶体管2的栅极，电子将通过栅极的延伸部分26e积聚到绝缘区29的边缘。因此，除了从漏极区24到栅极26的路径，电子还可以从漏极区24转移到栅极26的延伸部分26e。因此，通过沿着漏极区的一个或两个边缘延伸栅极，将增大高压MOS晶体管2的饱和电流而不改变高压LDMOS晶体管的击穿电压。每个晶体管的饱和电流的增大将降低芯片中使用的晶体管的总数，这将反过来降低芯片面积和制造成本。
图3示出了根据本发明的实施例的高压LDMOS晶体管3的顶视图。高压LDMOS晶体管包括衬底31、阱区37、源极区33、漏极区34和栅极36。
除了高压LDMOS晶体管3的栅极36还包括延伸部分36e，图3中的高压LDMOS晶体管3与图1A中的高压LDMOS晶体管1相似。栅极36的延伸部分36e沿着漏极区34的边缘延伸。在另一实施例中，栅极36的延伸部分36e可以沿着漏极区34的相对的边缘延伸。可选地，栅极36可以包括两个延伸部分：沿着漏极区34的边缘的一部分和沿着漏极区34的相对的边缘的另一部分。在另一实施例中，栅极36可以包括两个延伸部分：沿着漏极区34的边缘的一部分和沿着源极区33的边缘的另一部分。
高压LDMOS晶体管具有如图1A中所示的外延源极区33和如图2A中所示的外延栅极36e。因此，与图1A或图2A中的高压LDMOS晶体管相比，高压LDMOS晶体管3具有更大的饱和电流e。在实施例中，高压MOS晶体管2的饱和电流的增大在从约2％到2.5％的范围内。每个晶体管的饱和电流的增大将降低芯片中使用的总的晶体管的数量，这将反过来降低芯片面积和制造成本。
图4A到图4D示出了根据一些实施例的制造高压LDMOS晶体管的方法的截面图。产生的高压LDMOS晶体管可以是图1B所示的高压LDMOS晶体管1。可以利用可选的方法制作图1B所示的高压LDMOS晶体管1。
如图4A所示，提供了p型衬底41。对衬底41上的氧化物层(未示出)实施光刻工艺以形成用于n型掺杂剂的选择性注入的光刻胶图案。然后，通过热工艺驱使n型掺杂剂进入衬底41内以形成n型阱区47。阱区47形成n沟道增强模式的漏极的延伸部分，随后形成高压LDMOS晶体管。在另一实施例中，通过磷扩散形成阱区47。阱区47可以延伸至衬底41中从约1.5μm至约5.0μm的范围内的深度。
然后，实施选择性氧化以形成绝缘区49、49a、49b。绝缘区49、49a、49b用于隔离高压LDMOS晶体管，高压LDMOS晶体管将由相同衬底上的相邻器件形成。形成绝缘区49是为了降低将形成在高压LDMOS晶体管的漏极区附近的电场。
在图4B中，具有从约到约范围的厚度的多晶硅层46’形成在衬底41上。尽管可以使用其他合适的工艺，可以使用化学汽相沉积(CVD)工艺形成多晶硅层46’。然后，实施光刻工艺以形成光刻胶图案，光刻胶图案用于产生将要形成的高压LDMOS晶体管的栅极。
参照图4C，对衬底41实施诸如等离子体干蚀刻工艺的各向异性蚀刻工艺以产生栅极46。产生栅极之后，在衬底41上沉积具有从约到约范围的厚度的TEOS氧化物膜。然后，对衬底11实施干蚀刻工艺从平坦区域去除氧化物，同时使栅极间隔件48a、48b保留在栅极46的侧壁处。也可以使用诸如Si3N4的其他间隔件介电材料。可选的，在形成栅极间隔件48a、48b之前，可以在绝缘区49a、49b和栅极46之间形成浅且轻的掺杂的n型区域(未示出)。
参照图4D，进行重和深n型离子注入以形成源极区43和漏极区44。优选地，为自对准工艺，其中，通过图案化绝缘区49a和栅极间隔件48a来限定源极区43的边缘，以及通过图案化绝缘区49b和栅极间隔件48b来限定漏极区44的边缘。可以在源极/漏极区43、44和栅极46的顶面上可选地形成硅化物层(未示出)以减小源极/漏极区和栅极区的电阻。在本优选的实施例中，通过形成金属接触件(未示出)至栅极46、源极区43和漏极区44的来完成制作LDMOS晶体管的工艺，例如，通过使用已知的材料和方法。
在形成源极区43和漏极区44期间，在基本垂直于沟道长度L的方向上，源极区43的长度形成为大于漏极区44的长度。源极区43比漏极区44长约0.3um到2.4um。
鉴于以上所述，本发明的一个优选的方面旨在提供一种当通过延伸源极区和/或延伸栅极保持相同的击穿电压的同时具有更大的饱和电流的高压LDMOS晶体管。每个晶体管的饱和电流的增大将降低芯片中使用的晶体管的总数，这将反过来降低芯片面积和制造成本。
根据本发明的实施例，一种半导体器件包括衬底、栅极、第一掺杂区和第二掺杂区。栅极在衬底上方。第一掺杂区和第二掺杂区在衬底中。第一掺杂区和第二掺杂区具有相同的导电类型以及被栅极隔开。在基本垂直于限定在第一掺杂区和第二掺杂区之间的沟道长度L的方向上，第一掺杂区的长度将大于第二掺杂区的长度。
根据本发明的实施例，一种高压金属氧化物半导体场效应晶体管(MOSFET)晶体管包括衬底、栅极、第一掺杂区和第二掺杂区。栅极在衬底上方。第一掺杂区和第二掺杂区在衬底中。第一掺杂区和第二掺杂区具有相同的导电类型以及被栅极隔开。栅极包括沿着第二掺杂区的在基本平行于限定在第一掺杂区和第二掺杂区之间的沟道长度的方向上的边缘延伸的延伸部。
根据本发明的实施例，一种制造高压MOSFET晶体管的方法包括：在衬底上形成栅极；在衬底中形成第一掺杂区以及在衬底中形成第二掺杂区。第一掺杂区和第二掺杂区具有相同的导电类型以及被栅极隔开。在基本垂直于限定在第一掺杂区和第二掺杂区之间的沟道长度L的方向上，第一掺杂区的长度将大于第二掺杂区的长度。
上面论述了若干实施例的部件，使得
根据本发明的一个实施例，提供了一种半导体器件，包括：衬底；栅极，位于所述衬底上方；第一掺杂区和第二掺杂区，位于所述衬底中，其中，所述第一掺杂区和所述第二掺杂区具有相同的导电类型并且被所述栅极隔开；其中，在垂直于限定在所述第一掺杂区和所述第二掺杂区之间的沟道长度的方向上，所述第一掺杂区的长度大于所述第二掺杂区的长度。
在上述半导体器件中，还包括：第三掺杂区，围绕所述第二掺杂区，其中，所述第三掺杂区和所述第二掺杂区具有相同的导电类型以及所述第三掺杂区的杂质浓度与所述第二掺杂区的杂质浓度不同；以及第四掺杂区，围绕所述第一掺杂区，所述第四掺杂区的导电类型与所述第一掺杂区的导电类型不同。
在上述半导体器件中，还包括：第三掺杂区，围绕所述第二掺杂区，其中，所述第三掺杂区和所述第二掺杂区具有相同的导电类型以及所述第三掺杂区的杂质浓度与所述第二掺杂区的杂质浓度不同；以及第四掺杂区，围绕所述第一掺杂区，其中，所述第四掺杂区和所述第一掺杂区具有相同的导电类型，以及所述第四掺杂区的杂质浓度与所述第一掺杂区的杂质浓度不同，其中，所述第三掺杂区与所述第四掺杂区隔离。
在上述半导体器件中，还包括位于所述衬底中且位于所述栅极下方的隔离区。
在上述半导体器件中，所述第一掺杂区的所述长度和所述第二掺杂区的所述长度之间的差在从0.3um至1.2um的范围内。
在上述半导体器件中，在垂直于所述沟道长度的方向上，所述栅极的长度大于所述第二掺杂区的所述长度。
在上述半导体器件中，所述栅极的所述长度和所述第二掺杂区的所述长度之间的差在从0.3um至1.2um的范围内。
在上述半导体器件中，所述栅极包括位于所述栅极的一端处的第一延伸部分，其中，所述第一延伸部分接近所述第二掺杂区并且沿着平行于所述沟道长度的方向。
在上述半导体器件中，所述栅极还包括第二延伸部分，其中，所述第二延伸部分接近所述第一掺杂区并且沿着平行于所述沟道长度的方向。
根据本发明的另一实施例，还提供了一种高压金属氧化物半导体场效应晶体管，包括：衬底；栅极，位于所述衬底上方；第一掺杂区和第二掺杂区，位于所述衬底中，其中，所述第一掺杂区和所述第二掺杂区具有相同的导电类型并且被所述栅极隔开；其中，所述栅极包括沿着所述第二掺杂区的在平行于限定在所述第一掺杂区和所述第二掺杂区之间的沟道长度的方向上的边缘延伸的延伸部。
在上述高压金属氧化物半导体场效应晶体管中，还包括：第一阱，所述第二掺杂区形成于所述第一阱中，其中，所述第一阱和所述第二掺杂区具有相同的导电类型，以及所述第一阱的杂质浓度与所述第二掺杂区的杂质浓度不同；以及第二阱，所述第一掺杂区形成于所述第二阱中，所述第二阱的导电类型与所述第一掺杂区的所述导电类型不同。
在上述高压金属氧化物半导体场效应晶体管中，，还包括：第一阱，所述第二掺杂区形成于所述第一阱中，其中，所述第一阱和所述第二掺杂区具有相同的导电类型，以及所述第一阱的杂质浓度与所述第二掺杂区的所述杂质浓度不同；以及第二阱，所述第一掺杂区形成于所述第二阱中，其中，所述第二阱和所述第一掺杂区具有相同的导电类型，以及所述第二阱的杂质浓度与所述第一掺杂区的所述杂质浓度不同，其中，所述第一阱与所述第二阱隔离。
在上述高压金属氧化物半导体场效应晶体管中，其中，所述第一掺杂区的平行于所述沟道长度的边缘与所述第二掺杂区的平行于所述沟道长度的边缘以第一距离不对准。
在上述高压金属氧化物半导体场效应晶体管中，所述第一距离在从0.3um至1.2um的范围内。
在上述高压金属氧化物半导体场效应晶体管中，其中，在垂直于所述沟道长度的方向上，所述栅极的长度大于所述第二掺杂区的长度。
在上述高压金属氧化物半导体场效应晶体管中，其中，所述栅极的所述长度和所述第二掺杂区的所述长度之间的差在从0.3um至1.2um的范围内。
在上述高压金属氧化物半导体场效应晶体管中，其中，所述栅极沿着所述第一掺杂区的在平行于所述沟道长度的方向上的边缘延伸。
根据本发明的又一实施例，还提供了一种制造高压金属氧化物半导体场效应晶体管的方法，所述方法包括：形成衬底；在所述衬底上形成栅极；在所述衬底中形成第一掺杂区；以及在所述衬底中形成第二掺杂区，其中，所述第一掺杂区和所述第二掺杂区具有相同的导电类型并且被所述栅极隔开；其中，在垂直于限定在所述第一掺杂区和所述第二掺杂区之间的沟道长度的方向上，所述第一掺杂区的长度大于所述第二掺杂区的长度。
在上述方法中，所述第一掺杂区的所述长度和所述第二掺杂区的所述长度之间的差在从0.3um至1.2um的范围内。
在上述方法中，所述栅极沿着所述第二掺杂区的在平行于所述沟道长度的方向上的边缘延伸。
本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，它们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的或实现相同优点的器件或电路。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
衬底；
栅极，位于所述衬底上方；
第一掺杂区和第二掺杂区，位于所述衬底中，其中，所述第一掺杂区和所述第二掺杂区具有相同的导电类型并且被所述栅极隔开；
其中，在垂直于限定在所述第一掺杂区和所述第二掺杂区之间的沟道长度的方向上，所述第一掺杂区的长度大于所述第二掺杂区的长度。
2.根据权利要求1所述的半导体器件，还包括：
第三掺杂区，围绕所述第二掺杂区，其中，所述第三掺杂区和所述第二掺杂区具有相同的导电类型以及所述第三掺杂区的杂质浓度与所述第二掺杂区的杂质浓度不同；以及
第四掺杂区，围绕所述第一掺杂区，所述第四掺杂区的导电类型与所述第一掺杂区的导电类型不同。
3.根据权利要求1所述的半导体器件，还包括：
第三掺杂区，围绕所述第二掺杂区，其中，所述第三掺杂区和所述第二掺杂区具有相同的导电类型以及所述第三掺杂区的杂质浓度与所述第二掺杂区的杂质浓度不同；以及
第四掺杂区，围绕所述第一掺杂区，其中，所述第四掺杂区和所述第一掺杂区具有相同的导电类型，以及所述第四掺杂区的杂质浓度与所述第一掺杂区的杂质浓度不同，
其中，所述第三掺杂区与所述第四掺杂区隔离。
4.根据权利要求1所述的半导体器件，还包括位于所述衬底中且位于所述栅极下方的隔离区。
5.根据权利要求1所述的半导体器件，其中，所述第一掺杂区的所述长度和所述第二掺杂区的所述长度之间的差在从0.3um至1.2um的范围内。
6.根据权利要求1所述的半导体器件，其中，在垂直于所述沟道长度的方向上，所述栅极的长度大于所述第二掺杂区的所述长度。
7.根据权利要求6所述的半导体器件，其中，所述栅极的所述长度和所述第二掺杂区的所述长度之间的差在从0.3um至1.2um的范围内。
8.根据权利要求1所述的半导体器件，其中，所述栅极包括位于所述栅极的一端处的第一延伸部分，其中，所述第一延伸部分接近所述第二掺杂区并且沿着平行于所述沟道长度的方向。
9.一种高压金属氧化物半导体场效应晶体管，包括：
衬底；
栅极，位于所述衬底上方；
第一掺杂区和第二掺杂区，位于所述衬底中，其中，所述第一掺杂区和所述第二掺杂区具有相同的导电类型并且被所述栅极隔开；
其中，所述栅极包括沿着所述第二掺杂区的在平行于限定在所述第一掺杂区和所述第二掺杂区之间的沟道长度的方向上的边缘延伸的延伸部。
10.一种制造高压金属氧化物半导体场效应晶体管的方法，所述方法包括：
形成衬底；
在所述衬底上形成栅极；
在所述衬底中形成第一掺杂区；以及
在所述衬底中形成第二掺杂区，其中，所述第一掺杂区和所述第二掺杂区具有相同的导电类型并且被所述栅极隔开；
其中，在垂直于限定在所述第一掺杂区和所述第二掺杂区之间的沟道长度的方向上，所述第一掺杂区的长度大于所述第二掺杂区的长度。
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