DE19734512A1

DE19734512A1 - Halbleitereinrichtung mit entarteter Wannenstruktur und Verfahren zum Herstellen derselben

Info

Publication number: DE19734512A1
Application number: DE19734512A
Authority: DE
Inventors: Tomohiro Yamashita; Shigeki Komori; Masahide Inuishi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-08-26
Filing date: 1997-08-08
Publication date: 1998-03-05
Also published as: JP3958388B2; CN1306615C; TW356597B; US20020020888A1; CN1185658A; CN1153295C; JPH1070250A; CN1501504A; US6420763B1; KR19980018840A

Description

Diese Erfindung betrifft eine Halbleitereinrichtung mit ent arteter Wannenstruktur und ein Verfahren zum Herstellen der selben.

In einer integrierten Schaltung mit Speicherfähigkeit wie beispielsweise einem DRAM und so weiter kann sich ein soge nannter Soft error ergeben, durch den in der integrierten Schaltung gespeicherte Informationen zufällig verlorenge hen. Eine typische Ursache des Soft errors ist α-Strahlung.

Wenn zum Beispiel auf einem p-Typ-Halbleitersubstrat ein einen NMOSFET umfassendes Speicherelement gebildet ist und in das p-Typ-Halbleitersubstrat α-Strahlung eintritt, dann wechselwirkt die α-Strahlung mit einem Atom in dem p-Typ-Halb leitersubstrat, wobei die α-Strahlung Energie verliert und gebremst wird. Bei dem vorstehenden Prozeß werden viele Elektron-Loch-Paare erzeugt. Ein Elektron als Minoritätsträ ger in den erzeugten Elektron-Loch-Paaren erreicht eine n-Typ-Diffusionsschicht, und eine gespeicherte Information (ein Potential) in dem Speicherelement wird geändert.

Ferner bilden in einer CMOS-Struktur ein parasitärer PNP-Bipolartransistor, der ein Source/Drain eines PMOS, eine n-Wanne und eine p-Wanne umfaßt, und ein parasitärer NPN-Bi polartransistor, der ein Source/Drain eines NMOS, eine p-Wanne und eine n-Wanne umfaßt, die kontinuierlich angeordnet sind, einen Thyristor. Im Ergebnis fließt zwischen den Stromversorgungsanschlüssen oder dergleichen in der CMOS-Schaltung Strom und wird ein sogenanntes Latchup-Phänomen leicht verursacht. Wenn die Störstellenkonzentration der Wanne klein ist, dann kommt ein Latchup leicht vor, da der Widerstand zu der Zeit, in der in die Wanne Strom fließt, groß wird und somit der Spannungsabfall groß ist. Wenn das Latchup vorkommt, dann wird die Schaltungsleistungsfähigkeit umständebedingt vermindert und eine das Latchup enthaltende integrierte Schaltung zerstört.

Als eine Art und Weise zum Lösen des vorstehenden Problems wird die Störstellenkonzentration des Bodens der Wanne ver größert, derart daß eine sogenannte entartete Wannenstruktur angenommen wird. In dieser Weise werden in ein Halbleiter substrat mit großer Energie durch Ionenimplantation Stör stellen implantiert. Fast alle entarteten Wannenstrukturen werden in der Art und Weise gebildet.

Eine entartete Wannenstruktur und ein Verfahren zum Herstel len derselben auf Grundlage der vorstehenden Art und Weise werden zum Beispiel in K. Tsukamoto et al., "High energy iron implantation for ULSI", Nucl. Instr. and Meth., pp. 584-591, 1991, offenbart.

Fig. 77 zeigt die Schnittansicht einer Halbleitereinrich tung mit einer eine entartete Wanne bildenden CMOS-Struktur.

Die Halbleitereinrichtung enthält ein p-Typ-Halbleitersub strat 101; eine entartete p-Wanne 103; eine entartete n-Wanne 104; einen Feldoxidfilm 124; ein Source/Drain 125; einen Gateoxidfilm 126 und eine Gateelektrode 127. Fig. 78 zeigt die Störstellendichteverteilung längs der Tiefenrich tung in einem Substratschnitt eines X-X′-Querschnitts der Halbleitereinrichtung in Fig. 77. Fig. 79 zeigt das innere Potential in dem X-X′-Querschnitt.

Wie in den Fig. 77-79 gezeigt, sind in die entartete p-Wanne 103 mittels Hochenergieionenimplantation Störstellen implantiert und kann in einer im Substrat gewünschten Tiefe ein Maximum der Störstellenkonzentration gebildet sein. Wenn folglich der Transistor einer CMOS-Struktur auf der entarte ten p-Wanne 103 gebildet ist, dann wird der Widerstand ge steuert und in einem Hochkonzentrationsteil des Bodens der entarteten p-Wanne 103 der Spannungsabfall klein. Daher wird die gewöhnliche Emitterstromverstärkung des parasitären Bipolartransistors minimiert und kommt ein Latchup nicht leicht vor.

Wenn ferner auf der entarteten p-Wanne 103 anstelle der CMOS-Struktur eine Speicherzelle gebildet ist, dann werden die Elektronen, die Minoritätsträger sind, durch eine Poten tialbarriere, die durch einen Unterschied des Ferminiveaus zwischen dem Maximum der Störstellenkonzentration des Bodens der entarteten p-Wanne 103 und einem Substratstörstellenge biet erzeugt wird, aufgehalten, bevor sie das Source/Drain 125 erreichen, wodurch der Widerstand gegen einen Soft error verbessert wird.

Außerdem wird in der Japanischen Offenlegungsschrift Nr. 212453/1992 eine Verbesserung des Widerstandes gegen einen Soft error offenbart. In der Japanischen Offenlegungs schrift, die die Störstellenstruktur eines Halbleitersub strats und ein Verfahren zum Herstellen beschreibt, wird dargelegt, daß eine n-Typ-Störstellenschicht eine entartete p-Wanne umgibt.

Fig. 80 zeigt die Schnittansicht eines Teils des Substrats einer Halbleitereinrichtung. Die Halbleitereinrichtung ent hält eine n-Typ-Störstellenschicht 105, die die entartete p-Wanne 103 umgibt. Ein NMOS ist auf der entarteten p-Wanne 103 gebildet, und ein Speichergebiet ist gebildet. Fig. 81 zeigt die Störstellendichteverteilung längs der Tiefenrich tung in dem Y-Y′-Querschnitt der Halbleitereinrichtung in Fig. 80.

Gemäß dieser Struktur werden durch α-Strahlung oder derglei chen Minoritätsträger erzeugt, das heißt durch die n-Typ-Stör stellenschicht 105 Elektronen absorbiert. Daher wird der Elektronenfluß unterbrochen, bevor er eine auf der Ober fläche der entarteten p-Wanne 103 gebildete Source/Drain-Schicht (nicht dargestellt) erreicht, und wird der Wider stand gegen einen Soft error verbessert.

Um den Widerstand gegen ein Latchup zu verbessern, ist eine Struktur bekannt, die eine Wanne mit kleiner Konzentration auf der Oberfläche eines Halbleitersubstrats mit sehr großer Störstellenkonzentration bildet. Die Struktur wird zum Bei spiel in F. S. Lai et al., "A highly latch-up-immune 1 µm CMOS technology fabricated with 1 MeV ion implantation and self-aligned TiSi₂", IEDM Tech. Dig., pp. 513-516, 1985, offenbart.

Fig. 82 zeigt die Schnittansicht eines Teils des Substrats einer Halbleitereinrichtung. Die Halbleitereinrichtung ent hält eine Störstellenschicht, die auf einer Oberfläche des Substrats mit sehr großer p-Typ-Störstellenkonzentration ge bildet ist. Die Halbleitereinrichtung enthält eine entartete n-Wanne 104, ein Hochkonzentrations-p-Typ-Substrat 106 und eine p-Wanne 113. Ein PMOS ist auf der entarteten n-Wanne 104 gebildet. Ein NMOS ist auf der p-Wanne 113 gebildet. Ein CMOS wird durch den PMOS und den NMOS gebildet. Fig. 83 zeigt die Störstellendichteverteilung längs der Tiefenrich tung im Z-Z′-Querschnitt der Halbleitereinrichtung in Fig. 82.

Gemäß dem Verwenden des Hochkonzentrations-p-Typ-Substrats 106 wird in der Halbleitereinrichtung der Substratwiderstand verkleinert, wobei der durch den Strom im Substrat erzeugte Spannungsabfall klein wird und das Latchup-Phänomen der CMOS-Schaltung eingeschränkt werden kann.

Da jedoch die Größe der integrierten Schaltungen verkleinert wird, nehmen bei der herkömmlichen entarteten Wannenstruktur der Widerstand gegen einen Soft error und der Widerstand gegen ein Latchup beide ab. Wenn ferner durch eine eine ent artete p-Wanne umgebende n-Typ-Störstellenschicht eine Stör stellenstruktur gebildet wird, dann benötigt die Halbleiter einrichtung einen Anschluß für das Potential der n-Typ-Stör stellenschicht als Zwischenschicht. Daher nimmt die Kompli ziertheit der Struktur zu.

Außerdem ist es möglich, eine integrierte Schaltung mit einem Speicherelement und einer Berechnungsschaltung mit großer Dichte, welche auf demselben Chip gebildet sind, durch fortgeschrittenes Schaltungsdesign und fortgeschritte ne Schaltungsverarbeitung herzustellen. Doch in der inte grierten Schaltung werden gleichzeitig ein großer Widerstand gegen einen Soft error und ein großer Widerstand gegen ein Latchup verlangt.

Wenn daher die Struktur mit der auf einem Substrat mit großer Störstellenkonzentration gebildeten Oberflächen schicht mit kleiner Störstellenkonzentration verwendet wird, dann ist bei einer CMOS-Struktur die Struktur wirkungsvoll, da ein großer Widerstand gegen ein Latchup erreicht werden kann. Die Struktur ist jedoch zur Verbesserung des Wider standes gegen einen Soft error nicht wirkungsvoll. Umgekehrt wird durch einen Unterschied des Ferminiveaus zwischen den beiden Schichten eine Potentialbarriere gebildet, wobei durch die Potentialbarriere die Diffusion von Minoritäts trägern in das Substrat unterbrochen wird und die Minori tätsträger in ein Elementbildungsgebiet diffundiert werden. Im Ergebnis wird der Widerstand gegen einen Soft error ver schlechtert.

Folglich ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleitereinrichtung mit einer Substratstörstellen struktur vorzusehen, die sowohl einen Widerstand gegen den Soft error als auch einen Widerstand gegen ein Latchup auf weist und einen fehlerhaften Schaltungsbetrieb verhindert, wenn die Halbleitereinrichtung feinstrukturiert gebildet ist.

Ein anderer Aspekt dieser Erfindung ist es, ein Verfahren zum Herstellen der Halbleitereinrichtung vorzusehen.

Diese Aufgabe und weitere Aspekte und Vorteile werden er reicht durch Vorsehen einer neuen und verbesserten Halblei tereinrichtung, die ein Halbleitersubstrat von einem ersten Leitfähigkeitstyp und mit einer ersten Störstellenkonzentra tion enthält. Eine erste Störstellenschicht von dem ersten Leitfähigkeitstyp und mit einer zweiten Störstellenkonzen tration mit einem Störstellenkonzentrationsmaximum ist auf einer Hauptoberfläche des Halbleitersubstrats gebildet. Eine zweite Störstellenschicht mit einer dritten Störstellenkon zentration kommt mit der Unterseite der ersten Störstellen schicht in Kontakt. Die dritte Störstellenkonzentration ist kleiner als das Störstellenkonzentrationsmaximum der ersten Störstellenkonzentration und ein Konzentrationsmaximum der zweiten Störstellenkonzentration. Schließlich ist auf der ersten Störstellenschicht ein Element gebildet.

Die vorliegende Erfindung sieht auch eine Halbleitereinrich tung vor, die ein Halbleitersubstrat von einem ersten Leit fähigkeitstyp und mit einer ersten Störstellenkonzentration enthält. Eine erste Störstellenschicht von dem ersten Leit fähigkeitstyp und mit einer zweiten Störstellenkonzentration mit einem Störstellenkonzentrationsmaximum, das kleiner als die erste Störstellenkonzentration ist, ist auf einer Haupt oberfläche des Halbleitersubstrats gebildet. Eine zweite Störstellenschicht von einem zweiten Leitfähigkeitstyp und mit einer dritten Störstellenkonzentration mit einem Stör stellenkonzentrationsmaximum, das kleiner als die erste Störstellenkonzentration ist, kommt mit der Unterseite der ersten Störstellenschicht in Kontakt. Schließlich ist auf der ersten Störstellenschicht ein Element gebildet.

Die vorstehende Aufgabe und andere Merkmale, neue Aspekte und Vorteile der vorliegenden Erfindung werden aus der fol genden detaillierten Beschreibung der vorliegenden Erfindung augenscheinlicher werden, wenn diese in Verbindung mit den beigefügten Zeichnungen zur Kenntnis genommen wird. Es ist jedoch selbstverständlich, daß die Zeichnungen nur zum Zwecke der Veranschaulichung und nicht zur Festlegung der Grenzen der Erfindung vorgesehen sind.

Von den Figuren zeigen:

Fig. 1 die Schnittansicht einer Halbleitereinrich tung einer ersten Ausführungsform der vorlie genden Erfindung;

Fig. 2 die Schnittansicht eines Halbleitersubstrats der Halbleitereinrichtung in Fig. 1;

Fig. 3 eine Darstellung der Störstellendichtevertei lung längs eines A-A′-Querschnitts der Halb leitereinrichtung in Fig. 2;

Fig. 4 eine Darstellung des inneren Potentials längs des A-A′-Querschnitts;

Fig. 5 die Schnittansicht eines ersten Prozeß schritts zum Herstellen des Substrats der Halbleitereinrichtung in der ersten Ausfüh rungsform;

Fig. 6 die Schnittansicht eines zweiten Prozeß schritts zum Herstellen des Substrats der Halbleitereinrichtung in der ersten Ausfüh rungsform;

Fig. 7 die Schnittansicht eines dritten Prozeß schritts zum Herstellen des Substrats der Halbleitereinrichtung in der ersten Ausfüh rungsform;

Fig. 8 eine Darstellung der Störstellendichtevertei lung längs des A-A′-Querschnitts des Halblei tersubstrats in Fig. 5;

Fig. 9 die Schnittansicht einer ersten Halbleiter einrichtung einer zweiten Ausführungsform der vorliegenden Erfindung;

Fig. 10 eine Darstellung der Störstellendichtevertei lung längs eines A-A′-Querschnitts der ersten Halbleitereinrichtung in Fig. 9;

Fig. 11 eine Darstellung des inneren Potentials des Substrats längs des A-A′-Querschnitts in Fig. 9;

Fig. 12 Schnittansicht eines ersten Prozeßschritts zum Herstellen des Substrats der ersten Halbleitereinrichtung der zweiten Ausfüh rungsform;

Fig. 13 die Schnittansicht eines zweiten Prozeß schritts zum Herstellen des Substrats der ersten Halbleitereinrichtung der zweiten Ausführungsform;

Fig. 14 die Schnittansicht eines dritten Prozeß schritts zum Herstellen des Substrats der ersten Halbleitereinrichtung der zweiten Ausführungsform;

Fig. 15 die Schnittansicht eines vierten Prozeß schritts zum Herstellen des Substrats der ersten Halbleitereinrichtung der zweiten Ausführungsform;

Fig. 16 eine Darstellung der Störstellendichtevertei lung von Bor und Phosphor längs des A-A′-Querschnitts des ersten Halbleitersubstrats in Fig. 14;

Fig. 17 eine Darstellung der Störstellendichtevertei lung des Bors und des Phosphors bezüglich der Tiefenrichtung des Halbleitersubstrats in Fig. 15;

Fig. 18 die Schnittansicht eines ersten Prozeß schritts zum Herstellen des Substrats einer zweiten Halbleitereinrichtung der zweiten Ausführungsform;

Fig. 19 die Schnittansicht eines zweiten Prozeß schritts zum Herstellen des Substrats der zweiten Halbleitereinrichtung der zweiten Ausführungsform;

Fig. 20 die Schnittansicht eines dritten Prozeß schritts zum Herstellen des Substrats der zweiten Halbleitereinrichtung der zweiten Ausführungsform;

Fig. 21 eine Darstellung der Störstellendichtevertei lung von Bor und Phosphor längs des A-A′-Querschnitts des zweiten Halbleitersubstrats in Fig. 19;

Fig. 22 eine Darstellung der Störstellendichtevertei lung des Bors und des Phosphors bezüglich der Tiefenrichtung des zweiten Halbleitersub strats in Fig. 20;

Fig. 23 die Schnittansicht eines ersten Prozeß schritts zum Herstellen des Substrats einer dritten Halbleitereinrichtung der zweiten Ausführungsform;

Fig. 24 die Schnittansicht eines zweiten Prozeß schritts zum Herstellen des Substrats der dritten Halbleitereinrichtung der zweiten Ausführungsform;

Fig. 25 eine Darstellung der Störstellendichtevertei lung von Bor und Phosphor längs des A-A′-Querschnitts des dritten Halbleitersubstrats in Fig. 23;

Fig. 26 eine Darstellung der Störstellendichtevertei lung des Bors und des Phosphors bezüglich der Tiefenrichtung des dritten Halbleitersub strats in Fig. 24;

Fig. 27 die Schnittansicht des Substrats einer Halb leitereinrichtung einer dritten Ausführungs form der vorliegenden Erfindung;

Fig. 28 eine Darstellung der Störstellendichtevertei lung längs des A-A′-Querschnitts der Halblei tereinrichtung in Fig. 27;

Fig. 29 die Schnittansicht eines ersten Prozeß schritts zum Herstellen des Substrats der Halbleitereinrichtung der dritten Ausfüh rungsform;

Fig. 30 die Schnittansicht eines zweiten Prozeß schritts zum Herstellen des Substrats der Halbleitereinrichtung der dritten Ausfüh rungsform;

Fig. 31 eine Darstellung der Störstellendichtevertei lung längs des A-A′-Querschnitts des Halblei tersubstrats in Fig. 29;

Fig. 32 die Schnittansicht des Substrats einer Halbleitereinrichtung einer vierten Ausfüh rungsform der vorliegenden Erfindung;

Fig. 33 eine Darstellung der Störstellendichtevertei lung längs des A-A′-Querschnitts der Halblei tereinrichtung in Fig. 32;

Fig. 34 die Schnittansicht eines ersten Prozeß schritts zum Herstellen des Substrats der Halbleitereinrichtung der vierten Ausfüh rungsform;

Fig. 35 die Schnittansicht eines zweiten Prozeß schritts zum Herstellen des Substrats der Halbleitereinrichtung der vierten Ausfüh rungsform;

Fig. 36 eine Darstellung der Störstellendichtevertei lung längs des A-A′-Querschnitts des Halblei tersubstrats in Fig. 34;

Fig. 37 eine Darstellung der Störstellendichtevertei lung von Bor und Phosphor bezüglich der Tie fenrichtung des Halbleitersubstrats in Fig. 35;

Fig. 38 die Schnittansicht des Substrats einer Halb leitereinrichtung einer fünften Ausführungs form der vorliegenden Erfindung;

Fig. 39 eine Darstellung der Störstellendichtevertei lung längs des A-A′-Querschnitts der Halblei tereinrichtung in Fig. 38;

Fig. 40 die Schnittansicht eines ersten Prozeß schritts zum Herstellen des Substrats der Halbleitereinrichtung der fünften Ausfüh rungsform;

Fig. 41 die Schnittansicht eines zweiten Prozeß schritts zum Herstellen des Substrats der Halbleitereinrichtung der fünften Ausfüh rungsform;

Fig. 42 eine Darstellung der Störstellendichtevertei lung von Bor und Phosphor bezüglich der Tie fenrichtung des Halbleitersubstrats in Fig. 40;

Fig. 43 eine Darstellung der Störstellendichtevertei lung des Bors und des Phosphors bezüglich der Tiefenrichtung des Halbleitersubstrats in Fig. 41;

Fig. 44 die Schnittansicht des Substrats einer Halb leitereinrichtung einer sechsten Ausführungs form der vorliegenden Erfindung;

Fig. 45 eine Darstellung der Störstellendichtevertei lung längs des A-A′-Querschnitts des Halblei tersubstrats in Fig. 44;

Fig. 46 eine Darstellung der Störstellendichtevertei lung von Bor und Phosphor längs des A-A′-Querschnitts des Halbleitersubstrats in Fig. 44;

Fig. 47 eine Darstellung der Störstellendichtevertei lung des Bors und des Phosphors bezüglich der Tiefenrichtung des Halbleitersubstrats bei der Herstellung;

Fig. 48 die Schnittansicht des Substrats einer Halb leitereinrichtung einer siebten Ausführungs form der vorliegenden Erfindung;

Fig. 49 eine Darstellung der Störstellendichtevertei lung längs des A-A′-Querschnitts des Halblei tersubstrats in Fig. 48;

Fig. 50 eine Darstellung der Störstellendichtevertei lung von Bor und Phosphor bezüglich der Tie fenrichtung des A-A′-Querschnitts des Halb leitersubstrats in Fig. 48;

Fig. 51 eine Darstellung der Störstellendichtevertei lung längs des A-A′-Querschnitts des Halblei tersubstrats in Fig. 48;

Fig. 52 eine Darstellung der Störstellendichtevertei lung von Bor und Phosphor bezüglich der Tie fenrichtung des A-A′-Querschnitts des Halb leitersubstrats in Fig. 48;

Fig. 53 die Schnittansicht der Halbleitereinrichtung einer achten Ausführungsform der vorliegenden Erfindung;

Fig. 54 die Schnittansicht des Substrats der Halblei tereinrichtung in Fig. 53;

Fig. 55 eine Darstellung der Störstellendichtevertei lung längs des C-C′-Querschnitts des Halblei tersubstrats in Fig. 54;

Fig. 56 eine andere Schnittansicht der Halbleiter einrichtung der achten Ausführungsform der vorliegenden Erfindung;

Fig. 57 die Schnittansicht eines ersten Prozeß schritts zum Herstellen des Substrats der Halbleitereinrichtung der achten Ausführungs form;

Fig. 58 die Schnittansicht eines zweiten Prozeß schritts zum Herstellen des Substrats der Halbleitereinrichtung der achten Ausfüh rungsform;

Fig. 59 die Schnittansicht eines dritten Prozeß schritts zum Herstellen des Substrats der Halbleitereinrichtung der achten Ausfüh rungsform;

Fig. 60 die Schnittansicht eines vierten Prozeß schritts zum Herstellen des Substrats der
Halbleitereinrichtung der achten Ausfüh rungsform;

Fig. 61 die Schnittansicht eines fünften Prozeß schritts zum Herstellen des Substrats der Halbleitereinrichtung der achten Ausfüh rungsform;

Fig. 62 die Schnittansicht eines sechsten Prozeß schritts zum Herstellen des Substrats der Halbleitereinrichtung der achten Ausfüh rungsform;

Fig. 63 die Schnittansicht eines siebenten Prozeß schritts zum Herstellen des Substrats der Halbleitereinrichtung der achten Ausfüh rungsform;

Fig. 64 die Schnittansicht einer Halbleitereinrich tung einer neunten Ausführungsform der vor liegenden Erfindung;

Fig. 65 die Schnittansicht einer anderen Halbleiter einrichtung der neunten Ausführungsform der vorliegenden Erfindung;

Fig. 66 eine Darstellung der Störstellendichtevertei lung längs des C-C′-Querschnitts des Halblei tersubstrats in Fig. 64;

Fig. 67 die Schnittansicht eines Prozeßschritts zum Herstellen des Substrats der Halbleiterein richtung der neunten Ausführungsform;

Fig. 68 die Schnittansicht der Halbleitereinrichtung einer zehnten Ausführungsform der vorliegen den Erfindung;

Fig. 69 die Schnittansicht eines Prozeßschritts zum Herstellen des Substrats der Halbleiterein richtung der zehnten Ausführungsform;

Fig. 70 die Schnittansicht der Halbleitereinrichtung einer elften Ausführungsform der vorliegenden Erfindung;

Fig. 71 eine Darstellung der Störstellendichtevertei lung längs des C-C′-Querschnitts des Halblei tersubstrats in Fig. 70;

Fig. 72 die Schnittansicht eines Prozeßschritts zum Herstellen des Substrats der Halbleiterein richtung der elften Ausführungsform;

Fig. 73 die Schnittansicht der Halbleitereinrichtung einer zwölften Ausführungsform der vorliegen den Erfindung;

Fig. 74 die Schnittansicht eines Prozeßschritts zum Herstellen des Substrats der Halbleiterein richtung der zwölften Ausführungsform;

Fig. 75 die Schnittansicht der Halbleitereinrichtung einer dreizehnten Ausführungsform der vorlie genden Erfindung;

Fig. 76 die Schnittansicht eines Prozeßschritts zum Herstellen des Substrats der Halbleiterein richtung der dreizehnten Ausführungsform;

Fig. 77 die Schnittansicht einer herkömmlichen Halb leitereinrichtung;

Fig. 78 eine Darstellung der Störstellendichtevertei lung bezüglich der Tiefenrichtung in einem Substratschnitt längs des X-X′-Querschnitts der Halbleitereinrichtung in Fig. 77;

Fig. 79 eine Darstellung des internen Potentials längs des X-X′-Querschnitts;

Fig. 80 die Schnittansicht eines Teils des Substrats einer herkömmlichen Halbleitereinrichtung;

Fig. 81 eine Darstellung der Störstellendichtevertei lung bezüglich der Tiefenrichtung längs des Y-Y′-Querschnitts der Halbleitereinrichtung in Fig. 80;

Fig. 82 die Schnittansicht eines Teils des Substrats einer herkömmlichen Halbleitereinrichtung und

Fig. 83 eine Darstellung der Störstellendichtevertei lung bezüglich der Tiefenrichtung längs des Z-Z′-Querschnitts der Halbleitereinrichtung in Fig. 82.

Die erste Ausführungsform

Eine erste Ausführungsform der vorliegenden Erfindung wird unter Bezugnahme auf die Fig. 1-8 zunächst beschrieben.

Fig. 1 zeigt die Schnittansicht einer Halbleitereinrichtung der ersten Ausführungsform der vorliegenden Erfindung, wel che ein p-Typ-Halbleitersubstrat 1; eine p-Typ-Störstellen schicht 2; eine entartete p-Wanne 3; eine Zellplatte 21; einen Speicherknoten 21; einen Kondensatorisolierfilm 23; einen Feldoxidfilm 24; ein Source/Drain 25; einen Gateoxid film 26; eine Gateelektrode 27; einen Siliziumoxidfilm 28; einen dielektrischen Zwischenschichtfilm 30 und eine Bitlei tung 31 enthält. Die p-Typ-Störstellenschicht 2 ist in dem p-Typ-Halbleitersubstrat 1 gebildet. Die entartete p-Wanne 3 ist in dem p-Typ-Halbleitersubstrat 1 gebildet. Der Spei cherknoten 22, der Kondensatorisolierfilm 23 und die Zell platte 21 bilden einen Kondensator.

Fig. 2 zeigt eine Schnittansicht des Halbleitersubstrats der Halbleitereinrichtung in Fig. 1. Fig. 3 stellt die Störstellendichteverteilung längs des A-A′-Querschnitts der Halbleitereinrichtung in Fig. 2 dar. Fig. 4 stellt das innere Potential längs des A-A′-Querschnitts dar.

Ein Substrat der Halbleitereinrichtung umfaßt das p-Typ-Halb leitersubstrat 1, das Bor mit einer Konzentration im Bereich von etwa 1 × 10¹⁶ cm^-3 enthält, die p-Typ-Störstel lenschicht 2, die Bor mit einer Konzentration im Bereich von etwa 1 × 10¹⁵ cm^-3 enthält, und die entartete p-Wanne 3, die Bor mit einer Konzentration im Bereich von etwa 1 × 10¹⁸ cm^-3 enthält.

In Fig. 1 sind auf der entarteten p-Wanne 3 zwei Transi storen dargestellt. Bei einer wirklichen Struktur sind auf der entarteten p-Wanne 3 viele Transistoren gebildet. In der entarteten p-Wanne 3 ist in einer Tiefe von 0-0,2 µm im Substrat, wie erforderlich, eine Kanalimplantationsschicht zur Durchbruchverhütung und Schwellensteuerung gebildet. Außerdem ist unter dem Feldoxidfilm 24 die Störstellen schicht einer Kanalabschneideimplantation oder dergleichen zur Steuerung der Bildung eines Kanals gebildet. Die p-Typ-Stör stellenschicht 2 kommt mit dem Boden der entarteten p-Wanne 3 in Kontakt, aber die p-Typ-Störstellenschicht 2 kann mit der Seite der entarteten p-Wanne 3 in Kontakt kommen oder nicht.

Gemäß der Substratstruktur der Halbleitereinrichtung, wie in Fig. 2 gezeigt, können die Soft errors auf der Grundlage von Elektronen eingeschränkt werden, da durch das Vorhanden sein der p-Typ-Störstellenschicht 2 eine durch α-Strahlung oder dergleichen in dem p-Typ-Halbleitersubstrat 1 erzeugte Potentialbarriere der Elektronen bezüglich der Oberseite der entarteten p-Wanne 3 groß wird. Ferner wird der Elektronen fluß in das Source/Drain 25 auf der entarteten p-Wanne 3 unterbrochen.

Ferner stehen das p-Typ-Halbleitersubstrat 1, die p-Typ-Störstellenschicht 2 und die entartete p-Wanne 3 im elektri schen Zusammenhang, da das p-Typ-Halbleitersubstrat 1, die p-Typ-Störstellenschicht 2 und die entartete p-Wanne 3 den selben Leitfähigkeitstyp haben. Daher ist kein Setzen von einander unabhängiger Potentiale erforderlich. Folglich ver schwindet die Beschränkung des Elementlayouts unter den Be dingungen einer vergrößerten Anzahl von Anschlüssen und ist bei einer feinstrukturierten Halbleitereinrichtung das vor stehende Layout wirkungsvoll.

Die Fig. 5-7 zeigen Schnittansichten von Schritten zum Herstellen des Substrats der Halbleitereinrichtung der ersten Ausführungsform.

Fig. 8 stellt die Störstellendichteverteilung längs des A-A′-Querschnitts des Halbleitersubstrats in Fig. 5 dar.

Wie in Fig. 5 gezeigt, wird auf dem Bor mit einer Konzen tration im Bereich von etwa 1 × 10¹⁶ cm^-3 enthaltenden p-Typ-Halbleitersubstrat 1 die Bor mit einer Konzentration im Be reich von etwa 1 × 10¹⁵ cm^-3 enthaltende p-Typ-Störstellen schicht 2 durch epitaktisches Wachsen gebildet. Die Dicke der p-Typ-Störstellenschicht 2 ist 2-10 µm. Wie in Fig. 6 gezeigt, wird auf einem Trennungsgebiet der Oberfläche der p-Typ-Störstellenschicht 2 der Feldoxidfilm 24 und auf einem aktiven Gebiet ein Oxidfilm 29 für den Gateoxidfilm 26 ge bildet. Der Feldoxidfilm 24 kann zuerst gebildet werden, und umgekehrt kann zuerst der Oxidfilm 29 gebildet werden.

Wie in Fig. 7 gezeigt, wird durch Strukturieren eines Re sists eine Maske gebildet. Die Maske hat einen Öffnungsab schnitt auf der Oberseite eines Bildungsgebiets der entarte ten p-Wanne 3. Bor, das ein p-Typ-Störstellenion ist, wird mit großer Energie durch den Öffnungsabschnitt in dem Bil dungsgebiet hindurch unter den Bedingungen 200 keV-1,5 MeV, 1 × 10¹²-1 × 10¹⁴ cm^-2 implantiert, und die entartete p-Wanne 3 wird gebildet. Danach werden der Transistor, der dielektrische Zwischenschichtfilm 30, ein Kontaktloch und der Kondensator oder dergleichen gebildet und wird ein Lei terbahnennetz gebildet (nicht dargestellt).

Gemäß dem Verfahren zum Herstellen der Halbleitereinrichtung in dieser Ausführungsform kann erreicht werden, daß die Halbleitereinrichtung die Soft errors auf Grundlage der Elektronen einschränkt, da die durch α-Strahlung oder der gleichen im p-Typ-Halbleitersubstrat 1 erzeugte Potential barriere der Elektronen bezüglich der Oberseite der entarte ten p-Wanne 3 groß und der Elektronenfluß in das Source/Drain 25 auf der entarteten p-Wanne 3 unterbrochen wird.

Ferner hängen das p-Typ-Halbleitersubstrat 1, die p-Typ-Stör stellenschicht 2 und die entartete p-Wanne 3 elektrisch zusammen, da das p-Typ-Halbleitersubstrat 1, die p-Typ-Stör stellenschicht 2 und die entartete p-Wanne 3 denselben Leit fähigkeitstyp haben. Daher ist kein unabhängiges Setzen je den Potentials erforderlich. Folglich verschwindet die Be schränkung des Elementlayouts bei einer zunehmenden Anzahl von Anschlüssen und ist es auch möglich, eine feinstruktu rierte Halbleitereinrichtung herzustellen.

Außerdem kann erreicht werden, daß die Halbleitereinrichtung ein p-Typ-Halbleitersubstrat 1 mit großer Konzentration und eine entartete p-Wanne 3 mit einer Oberfläche mit kleiner Störstellenkonzentration zum Bilden des Transistors hat, da die p-Typ-Störstellenschicht 2 durch epitaktisches Wachsen gebildet wird. Daher sind das p-Typ-Halbleitersubstrat 1 und die entartete p-Wanne 3 leicht so zu machen, daß sie im elektrischen Zusammenhang sind, wobei eine Verschlechterung der Transistorschwellenspannung oder dergleichen verhindert und beim Herstellungsprozeß der Bereich von Prozeßbedingun gen, zum Beispiel die Steuerung der Störstellenkonzentra tion, breit festgesetzt werden kann.

Die zweite Ausführungsform

Fig. 9 zeigt die Schnittansicht eines Prozeßschrittes zum Herstellen eines eine n-Typ-Störstellenschicht 5 enthalten den Substrats der Halbleitereinrichtung einer zweiten Aus führungsform der vorliegenden Erfindung. Die übrige Struktur ist dieselbe, die in der ersten Ausführungsform dargestellt ist. Die n-Typ-Störstellendichte in der n-Typ-Störstellen schicht 5 ist genügend klein. Das p-Typ-Halbleitersubstrat 1 ist gegen die entartete p-Wanne 3 nicht elektrisch isoliert.

Dieselben Elemente wie in der ersten Ausführungsform sind auf der entarteten p-Wanne 3 gebildet (nicht dargestellt).

Fig. 10 stellt die Störstellendichteverteilung längs des A-A′-Querschnitts der Halbleitereinrichtung in Fig. 9 dar. Fig. 11 stellt das innere Potential des Substrats längs des A-A′-Querschnitts dar.

Ein Substrat der Halbleitereinrichtung umfaßt das p-Typ-Halb leitersubstrat 1, das Bor mit einer Konzentration im Bereich von etwa 1 × 10¹⁶ cm^-3 enthält, die n-Typ-Störstel lenschicht 5, die Phosphor mit einer Konzentration im Be reich von etwa 1 × 10¹⁵ cm^-3 enthält, und die entartete p-Wanne 3, die Bor mit einer Konzentration im Bereich von etwa 1 × 10¹⁸ cm^-3 enthält.

In der entarteten p-Wanne 3 ist, wie in der ersten Ausfüh rungsform, in einer Tiefe von 0-0,2 µm im Substrat, wie erforderlich, eine Kanalimplantationsschicht zur Durchbruch verhütung und Schwellensteuerung gebildet. Außerdem ist unter dem Feldoxidfilm 24 eine Störstellenschicht der Kanal abschneideimplantation oder dergleichen zur Steuerung der Bildung des Kanals gebildet.

Die n-Typ-Störstellenschicht 5 kommt mit dem Boden der ent arteten p-Wanne 3 in Kontakt, aber die n-Typ-Störstellen schicht 5 kann mit der Seite der entarteten p-Wanne 3 in Kontakt kommen oder nicht.

Gemäß der Substratstruktur der Halbleitereinrichtung, wie in Fig. 9 gezeigt, kann der Soft error auf der Grundlage der Elektronen eingeschränkt werden, da durch das Vorhandensein der n-Typ-Störstellenschicht 5 eine durch α-Strahlung oder dergleichen in dem p-Typ-Halbleitersubstrat 1 erzeugte Po tentialbarriere der Elektronen bezüglich der Oberseite der entarteten p-Wanne 3 größer und der Elektronenfluß in das Source/Drain 25 auf der entarteten p-Wanne 3 unterbrochen wird.

Ferner unterscheidet sich der Leitfähigkeitstyp der n-Typ-Störstellenschicht 5 von dem des Halbleitersubstrats 1 und dem der entarteten p-Wanne 3. Die Konzentration der n-Typ-Störstellenschicht 5 ist jedoch für den elektrischen Zusam menhang bezüglich des Halbleitersubstrats 1 und der entarte ten p-Wanne 3 genügend klein. Daher ist kein unabhängiges Setzen jeden Potentials erforderlich. Folglich verschwindet die Beschränkung des Elementlayouts bei zunehmender Anzahl von Anschlüssen und ist es auch möglich, eine feinstruktu rierte Halbleitereinrichtung herzustellen.

Die Fig. 12-15 zeigen Schnittansichten von Prozeßschrit ten zum Herstellen des Substrats der Halbleitereinrichtung der zweiten Ausführungsform. Fig. 16 stellt die Störstel lendichteverteilung des Bors und des Phosphors längs des A-A′-Querschnitts des Halbleitersubstrats in Fig. 14 dar. Fig. 17 stellt die Störstellendichteverteilung des Bors und des Phosphors bezüglich der Tiefenrichtung des Halbleiter substrats in Fig. 15 dar.

Wie in Fig. 12 gezeigt, wird wie in der ersten Ausführungs form auf dem Trennungsgebiet auf der Hauptoberfläche des p-Typ-Halbleitersubstrats 1 der Feldoxidfilm 24 und auf dem aktiven Gebiet der Oxidfilm 29 für den Gateoxidfilm 26 ge bildet. Der Feldoxidfilm 24 kann zuerst gebildet werden; und umgekehrt kann der Oxidfilm 29 zuerst gebildet werden.

Wie in Fig. 13 gezeigt, wird durch Strukturieren eines Re sists eine Maske gebildet. Die Maske hat einen Öffnungsab schnitt auf der Oberseite eines Bildungsgebiets der n-Typ-Störstellenschicht 5. Phosphor, das ein n-Typ-Störstellenion ist, wird durch den Öffnungsabschnitt in dem Bildungsgebiet hindurch unter den Bedingungen 50 keV-200 keV, 1 × 10¹¹-5 × 10¹² cm^-2 implantiert, und eine n-Typ-Störstellenschicht 51 wird gebildet. Danach wird, wie in Fig. 14 dargestellt, durch Tempern in einem Bereich von etwa 1100°C-1200°C und 0,5-3 Stunden der Phosphor diffundiert und die n-Typ-Stör stellenschicht 5 gebildet.

Wenn die Störstellenkonzentration des implantierten Phos phors klein und die Tempertemperatur groß oder die Temper zeit lang ist, wie in der ersten Ausführungsform darge stellt, dann liegt der Fall vor, daß in dem Bildungsgebiet für die n-Typ-Störstellenschicht 5 die p-Typ-Störstellen schicht 2 gebildet wird. Es gibt jedoch keine Probleme mit der gebildeten p-Typ-Störstellenschicht 2.

Wie in Fig. 15 gezeigt, wird wie in der ersten Ausführungs form durch Strukturieren eines Resists eine Maske gebildet. Die Maske hat einen Öffnungsabschnitt auf der Oberseite eines Bildungsgebiets der entarteten p-Wanne 3. Bor, das ein p-Typ-Störstellenion ist, wird mit großer Energie durch den Öffnungsabschnitt in dem Bildungsgebiet hindurch unter den Bedingungen 200 keV-1,5 MeV, 1 × 10¹²-1 × 10¹⁴ cm^-2 im plantiert, und die entartete p-Wanne 3 wird gebildet. Danach werden dieselben Elemente wie in der ersten Ausführungsform gebildet (nicht dargestellt).

Gemäß dem Verfahren zum Herstellen der Halbleitereinrichtung in der zweiten Ausführungsform ist es möglich, eine Halblei tereinrichtung herzustellen, die den Zusammenhang des Halb leitersubstrats 1 und der entarteten p-Wanne 3 behält und die n-Typ-Störstellenschicht 5 zwischen dem Halbleitersub strat 1 und der entarteten p-Wanne 3 bildet. Wie vorstehend erläutert, kann daher auch erreicht werden, daß durch das Verfahren zum Herstellen der Halbleitereinrichtung ein Soft error auf der Grundlage der Elektronen eingeschränkt wird, da die durch α-Strahlung oder dergleichen in dem p-Typ-Halb leitersubstrat 1 erzeugte Potentialbarriere der Elektro nen bezüglich der Oberseite der entarteten p-Wanne 3 größer und der Elektronenfluß in das Source/Drain 25 auf der ent arteten p-Wanne 3 unterbrochen wird.

Wie vorstehend erläutert, unterscheidet sich ferner die Leitfähigkeit der n-Typ-Störstellenschicht 5 von der des Halbleitersubstrats 1 und der der entarteten p-Wanne 3. Die Konzentration des n-Typ-Störstellengebiets 5 ist jedoch für einen elektrischen Zusammenhang bezüglich des Halbleitersub strats 1 und der entarteten p-Wanne 3 klein genug. Daher ist ein unabhängiges Setzen eines Potentials nicht erforderlich. Folglich verschwindet die Beschränkung des Elementlayouts bei zunehmender Anzahl von Anschlüssen und ist es auch mög lich, eine feinstrukturierte Halbleitereinrichtung herzu stellen.

Die Fig. 18-20 zeigen Schnittansichten anderer Prozeß schritte zum Herstellen des Substrats einer Halbleiterein richtung der zweiten Ausführungsform. Fig. 21 stellt die Störstellendichteverteilung von Bor und Phosphor längs des A-A′-Querschnitts des Halbleitersubstrats in Fig. 19 dar. Fig. 22 stellt die Störstellendichteverteilung des Bors und des Phosphors bezüglich der Tiefenrichtung des Halbleiter substrats in Fig. 20 dar.

Wie in der ersten Ausführungsform wird auf dem Bor mit einer Konzentration im Bereich von etwa 1 × 10¹⁶ cm^-3 enthaltenden p-Typ-Halbleitersubstrat 1 die Bor mit einer Konzentration im Bereich von etwa 1 × 10¹⁵ cm^-3 enthaltende p-Typ-Störstel lenschicht 2 durch epitaktisches Wachsen gebildet. Die Dicke der p-Typ-Störstellenschicht 2 ist 2-10 µm. Danach wird auf dem Trennungsgebiet der Oberfläche der p-Typ-Störstel lenschicht 2 der Feldoxidfilm 24 und auf dem aktiven Gebiet der Oxidfilm 29 für den Gateoxidfilm 26 gebildet. Der Feld oxidfilm 24 kann zuerst gebildet werden, und umgekehrt kann der Oxidfilm 29 zuerst gebildet werden.

Wie in Fig. 18 gezeigt, wird durch Strukturieren eines Re sists eine Maske gebildet. Die Maske hat einen Öffnungsab schnitt auf der Oberseite eines Bildungsgebiets der n-Typ-Stör stellenschicht 5. Phosphor, der ein n-Typ-Störstellenion ist, wird durch den Öffnungsabschnitt in dem Bildungsgebiet hindurch unter den Bedingungen 50 keV-200 keV, 1 × 10¹¹-1 × 10¹³ cm^-2 implantiert, und die n-Typ-Stör stellenschicht 51 wird gebildet.

Danach wird, wie vorstehend erläutert und in Fig. 19 darge stellt, durch Tempern in einem Bereich von etwa 1100°C-1200°C und 0,5-3 Stunden der Phosphor diffundiert und die n-Typ-Störstellenschicht 5 gebildet.

Wie in Fig. 20 gezeigt, wird wie in der ersten Ausführungs form durch Strukturieren eines Resists eine Maske gebildet. Die Maske hat einen öffnungsabschnitt auf der Oberseite des Bildungsgebiets der entarteten p-Wanne 3. Bor, das eine Quelle von p-Typ-Störstellenionen ist, wird mit großer Energie durch den Öffnungsabschnitt in dem Bildungsgebiet hindurch unter den Bedingungen 200 keV-1,5 MeV, 1 × 10¹²-1 × 10¹⁴ cm^-2 implantiert, und die entartete p-Wanne 3 wird gebildet. Danach werden dieselben Elemente wie wie der ersten Ausführungsform gebildet (nicht dargestellt).

Gemäß dem Verfahren zum Herstellen der Halbleitereinrichtung in der zweiten Ausführungsform kann wie bei dem vorstehenden anderen Verfahren der zweiten Ausführungsform erreicht wer den, daß durch das Verfahren zum Herstellen der Halbleiter einrichtung ein Soft error auf der Grundlage der Elektronen eingeschränkt wird, da die durch α-Strahlung oder derglei chen in dem p-Typ-Halbleitersubstrat 1 erzeugte Potential barriere der Elektronen bezüglich der Oberseite der entarte ten p-Wanne 3 groß und der Elektronenfluß in das Source/Drain 25 auf der entarteten p-Wanne 3 unterbrochen wird.

Da ferner nach dem epitaktischen Wachsen die n-Typ-Störstel lenschicht 5 gebildet wird, kann erreicht werden, daß die Halbleitereinrichtung ein p-Typ-Halbleitersubstrat 1 mit großer Konzentration und eine entartete p-Wanne 3 mit einer Oberfläche mit kleiner Störstellenkonzentration zum Bilden eines Transistors hat. Daher sind das p-Typ-Halbleitersub strat 1 und die entartete p-Wanne 3 leicht so zu machen, daß sie im elektrischen Zusammenhang sind, wobei eine Ver schlechterung der Transistorschwellenspannung oder derglei chen verhindert und beim Herstellungsprozeß der Bereich von Prozeßbedingungen, zum Beispiel die Steuerung der Störstel lenkonzentration, breit festgesetzt werden kann.

Wie bei dem vorstehenden anderen Verfahren der zweiten Aus führungsform unterscheidet sich ferner der Leitfähigkeitstyp der n-Typ-Störstellenschicht 5 von dem des Halbleitersub strats 1 und dem der entarteten p-Wanne 3. Die Konzentration des n-Typ-Störstellengebiets 5 ist jedoch für einen elektri schen Zusammenhang bezüglich des Halbleitersubstrats 1 und der entarteten p-Wanne 3 klein genug. Daher ist ein unabhän giges Setzen eines Potentials nicht erforderlich. Folglich verschwindet die Beschränkung des Elementlayouts bei zuneh mender Anzahl von Anschlüssen und ist es auch möglich, eine feinstrukturierte Halbleitereinrichtung herzustellen.

Die Fig. 23-24 zeigen Schnittansichten anderer Prozeß schritte zum Herstellen des Substrats einer Halbleiterein richtung der zweiten Ausführungsform. Fig. 25 stellt die Störstellendichteverteilung von Bor und Phosphor längs des A-A′-Querschnitts des Halbleitersubstrats in Fig. 23 dar. Fig. 26 stellt die Störstellendichteverteilung des Bors und des Phosphors bezüglich der Tiefenrichtung des Halbleiter substrats in Fig. 24 dar.

Wie in Fig. 23 dargestellt, wird auf dem Bor mit einer Konzentration im Bereich von etwa 1 × 10¹⁶ cm^-3 enthaltenden p-Typ-Halbleitersubstrat 1 die Phosphor mit einer Konzentra tion im Bereich von etwa 1 × 10¹⁵ cm^-3 enthaltende n-Typ-Störstellenschicht 5 durch epitaktisches Wachsen gebildet. Die Dicke der n-Typ-Störstellenschicht 5 ist 2-5 µm.

Danach wird wie in der ersten Ausführungsform auf einem Trennungsgebiet der Oberfläche der n-Typ-Störstellenschicht 5 der Feldoxidfilm 24 und auf einem aktiven Gebiet der Oxidfilm 29 für den Gateoxidfilm 26 gebildet. Der Feldoxid film 24 kann zuerst gebildet werden, und umgekehrt kann der Oxidfilm 29 zuerst gebildet werden.

Wie in Fig. 24 gezeigt, wird wie in der ersten Ausführungs form durch Strukturieren eines Resists eine Maske gebildet. Die Maske hat einen öffnungsabschnitt auf der Oberseite des Bildungsgebiets der entarteten p-Wanne 3. Bor, das eine Quelle von ein p-Typ-Störstellenionen ist, wird mit großer Energie durch den Öffnungsabschnitt in dem Bildungsgebiet hindurch unter den Bedingungen 200 keV-1,5 MeV, 1 × 10¹²-1 × 10¹⁴ cm^-2 implantiert, und die entartete p-Wanne 3 wird gebildet.

Danach werden dieselben Elemente wie bei der ersten Ausfüh rungsform gebildet (nicht dargestellt).

Gemäß dem Verfahren zum Herstellen der Halbleitereinrichtung in der zweiten Ausführungsform kann wie bei dem vorstehenden anderen Verfahren der zweiten Ausführungsform erreicht wer den, daß die Halbleitereinrichtung einen Soft error auf der Grundlage der Elektronen einschränkt, da die durch α-Strah lung oder dergleichen in dem p-Typ-Halbleitersubstrat 1 er zeugte Potentialbarriere der Elektronen bezüglich der Ober seite der entarteten p-Wanne 3 groß und der Elektronenfluß in das Source/Drain 25 auf der entarteten p-Wanne 3 unter brochen wird.

Da ferner durch epitaktisches Wachsen die n-Typ-Störstellen schicht 5 gebildet wird, kann erreicht werden, daß die Halb leitereinrichtung ein p-Typ-Halbleitersubstrat 1 mit einer großen Konzentration und eine entartete p-Wanne 3 mit einer Oberfläche mit kleiner Störstellenkonzentration zum Bilden eines Transistors hat. Daher sind das p-Typ-Halbleitersub strat 1 und die entartete p-Wanne 3 leicht im Zusammenhang zu machen, wobei eine Verschlechterung der Transistorschwel lenspannung oder dergleichen verhindert wird, ein kurzer Prozeß möglich ist und beim Herstellungsprozeß der Bereich der Prozeßbedingungen, zum Beispiel die Steuerung der Stör stellenkonzentration, breit festgesetzt werden kann.

Wie bei dem vorstehenden anderen Verfahren der zweiten Aus führungsform unterscheidet sich ferner der Leitfähigkeitstyp der n-Typ-Störstellenschicht 5 von dem des Halbleitersub strats 1 und dem der entarteten p-Wanne 3. Die Konzentration des n-Typ-Störstellengebiets 5 ist jedoch für einen elektri schen Zusammenhang bezüglich des Halbleitersubstrats 1 und der entarteten p-Wanne 3 klein genug. Daher ist kein unab hängiges Setzen jeden Potentials erforderlich. Folglich ver schwindet die Beschränkung des Elementlayouts bei zunehmen der Anzahl von Anschlüssen und ist es auch möglich, eine feinstrukturierte Halbleitereinrichtung herzustellen.

Die dritte Ausführungsform

Fig. 27 zeigt die Schnittansicht eines Substrats der Halb leitereinrichtung einer dritten Ausführungsform der vorlie genden Erfindung, welche ein p-Typ-Halbleitersubstrat 6; eine p-Typ-Störstellenschicht 2, die in dem p-Typ-Halblei tersubstrat 6 gebildet ist; und eine entartete p-Wanne 3, die in dem p-Typ-Halbleitersubstrat 6 gebildet ist, enthält.

Fig. 28 stellt die Störstellendichteverteilung längs des A-A′-Querschnitts der Halbleitereinrichtung in Fig. 27 dar.

Ein Substrat der Halbleitereinrichtung, wie in Fig. 27 gezeigt, umfaßt das p-Typ-Halbleitersubstrat 6, das Bor mit einer Konzentration im Bereich von etwa 1 × 10¹⁹ cm^-3 ent hält, die p-Typ-Störstellenschicht 2, die Bor mit einer Kon zentration im Bereich von etwa 1 × 10¹⁵ cm^-3 enthält, und die entartete p-Wanne 3, die Bor mit einer Konzentration im Be reich von etwa 1 × 10¹⁸ cm^-3 enthält.

Auf der entarteten p-Wanne 3 ist eine Mehrzahl von Transi storen oder ein Einzeltransistor gebildet (nicht darge stellt). Wie in der ersten Ausführungsform ist in einer Tiefe von 0-0,2 µm im Substrat, wie benötigt, in der ent arteten p-Wanne 3 eine Kanalimplantationsschicht zur Durch bruchverhütung und Schwellensteuerung gebildet. Außerdem ist unter dem Feldoxidfilm 24 die Störstellenschicht einer Ka nalabschneideimplantation oder dergleichen zur Steuerung der Bildung des Kanals gebildet. Die p-Typ-Störstellenschicht 2 kommt mit dem Boden der entarteten p-Wanne 3 in Kontakt, aber die p-Typ-Störstellenschicht 2 kann mit der Seite der entarteten p-Wanne 3 in Kontakt kommen oder nicht.

Wenn auf der Substratstruktur ein Speicherelement gebildet ist (nicht dargestellt), wie in Fig. 27 gezeigt, dann kann erreicht werden, daß die Halbleitereinrichtung einen Soft error auf der Grundlage der Elektronen einschränkt, da durch die p-Typ-Störstellenschicht 2 eine durch α-Strahlung oder dergleichen in dem p-Typ-Halbleitersubstrat 6 erzeugte Po tentialbarriere der Elektronen bezüglich der Oberseite der entarteten p-Wanne 3 groß wird. Außerdem wird die Lebens dauer der Elektronen in dem p-Typ-Halbleitersubstrat 6 ver kürzt und der Elektronenfluß in das Source/Drain 25 auf der entarteten p-Wanne 3 unterbrochen.

Wenn ferner auf der Substratstruktur ein CMOS-Transistor als Steuerschaltung gebildet ist, kann die Halbleitereinrichtung einen kleinen Substratwiderstand auf der Grundlage des p-Typ-Halbleitersubstrats 6 und außerdem eine Verbesserung des Widerstandes gegen ein Latchup auf der Grundlage der ent arteten p-Wanne 3 erreichen.

Ferner sind das p-Typ-Halbleitersubstrat 6, die p-Typ-Stör stellenschicht 2 und die entartete p-Wanne 3 im elektrischen Zusammenhang, da das p-Typ-Halbleitersubstrat 6, die p-Typ-Stör stellenschicht 2 und die entartete p-Wanne 3 denselben Leitfähigkeitstyp haben. Daher ist kein unabhängiges Setzen jeden Potentials erforderlich. Wenn folglich das Speicher element oder der CMOS-Transistor gebildet wird, verschwindet die Beschränkung des Elementlayouts bei zunehmender Anzahl von Anschlüssen und ist es auch möglich, eine feinstruktu rierte Halbleitereinrichtung herzustellen.

Außerdem kann erreicht werden, daß die Halbleitereinrichtung ein p-Typ-Halbleitersubstrat 6 mit großer Konzentration und eine entartete p-Wanne 3 mit einer Oberfläche mit kleiner Störstellenkonzentration zum Bilden eines Transistors hat. Ferner sind das p-Typ-Halbleitersubstrat 6 und die entartete p-Wanne 3 leicht so zu machen, daß sie im elektrischen Zu sammenhang sind, und wird eine Verschlechterung der Transi storschwellenspannung oder dergleichen vermindert.

Die Fig. 29-30 zeigen Schnittansichten von Prozeßschrit ten zum Herstellen des Substrats der Halbleitereinrichtung der dritten Ausführungsform.

Fig. 31 stellt die Störstellendichteverteilung längs des A-A′-Querschnitts des Halbleitersubstrats in Fig. 29 dar.

Wie in Fig. 29 gezeigt, wird auf dem Bor mit einer Konzen tration im Bereich von etwa 1 × 10¹⁹ cm^-3 enthaltenden Hoch konzentrations-p-Typ-Halbleitersubstrat 6 die Bor mit einer Konzentration im Bereich von etwa 1 × 10¹⁵ cm^-3 enthaltende p-Typ-Störstellenschicht 2 durch epitaktisches Wachsen ge bildet. Die Dicke der p-Typ-Störstellenschicht 2 ist 2-10 µm.

Danach wird wie in der ersten Ausführungsform auf dem Tren nungsgebiet der Oberfläche der p-Typ-Störstellenschicht 2 der Feldoxidfilm 24 und auf dem aktiven Gebiet der Oxidfilm 29 für den Gateoxidfilm 26 gebildet. Der Feldoxidfilm 24 kann zuerst gebildet werden, und umgekehrt kann der Oxidfilm 29 zuerst gebildet werden.

Wie in Fig. 30 gezeigt, wird wie in der ersten Ausführungs form durch Strukturieren eines Resists eine Maske gebildet. Die Maske hat einen Öffnungsabschnitt auf der Oberseite des Bildungsgebiets der entarteten p-Wanne 3. Bor, das eine Quelle von p-Typ-Störstellenionen ist, wird mit großer Ener gie durch den Öffnungsabschnitt in dem Bildungsgebiet hin durch unter den Bedingungen 200 keV-1,5 MeV, 1 × 10¹²-1 × 10¹⁴ cm^-2 implantiert, und die Bor mit einer Konzentra tion in einem Bereich von etwa 1 × 10¹⁸ cm^-3 enthaltende entartete p-Wanne 3 wird gebildet. Danach wird eine Mehrzahl von Transistoren oder ein Einzeltransistor, der dielektri sche Zwischenschichtfilm 30, das Kontaktloch und der Konden sator oder dergleichen entsprechend gebildet und wird das Leiterbahnennetz gebildet (nicht dargestellt).

In der entarteten p-Wanne 3 wird wie in der ersten Ausfüh rungsform in einer Tiefe von 0-0,2 µm im Substrat, wie be nötigt, eine Kanalimplantationsschicht zur Durchbruchverhü tung und Schwellensteuerung gebildet. Außerdem-wird unter dem Feldoxidfilm 24 die Störstellenschicht der Kanalab schneideimplantation oder dergleichen zur Steuerung der Bildung des Kanals gebildet. Die p-Typ-Störstellenschicht 2 kommt mit dem Boden der entarteten p-Wanne 3 in Kontakt, aber die p-Typ-Störstellenschicht 2 kann mit der Seite der entarteten p-Wanne 3 in Kontakt kommen oder nicht.

Gemäß dem Verfahren zum Herstellen der Halbleitereinrichtung in der dritten Ausführungsform, wie vorstehend erläutert, kann erreicht werden, daß durch das Verfahren zum Herstellen der Halbleitereinrichtung der Widerstand gegen einen Soft error stärker verbessert wird, da durch das Vorhandensein der p-Typ-Störstellenschicht 2 die durch α-Strahlung oder dergleichen im p-Typ-Halbleitersubstrat 6 erzeugte Poten tialbarriere der Elektronen bezüglich der Oberseite der entarteten p-Wanne 3 groß wird. Außerdem wird die Lebens dauer der Elektronen im p-Typ-Halbleitersubstrat 6 verkürzt und der Elektronenfluß in das Source/Drain 25 auf der ent arteten p-Wanne 3 unterbrochen.

Wenn ferner auf der Substratstruktur ein CMOS-Transistor ge bildet wird, dann kann die Halbleitereinrichtung einen klei nen Substratwiderstand auf der Grundlage des Hochkonzentra tions-p-Typ-Halbleitersubstrats 6 und eine stärkere Verbes serung des Widerstandes gegen ein Latchup auf der Grundlage der entarteten p-Wanne 3 erreichen.

Ferner hängen das p-Typ-Halbleitersubstrat 6, die p-Typ-Störstellenschicht 2 und die entartete p-Wanne 3 elektrisch zusammen, da das p-Typ-Halbleitersubstrat 6, die p-Typ-Stör stellenschicht 2 und die entartete p-Wanne 3 denselben Leit fähigkeitstyp aufweisen. Daher ist ein unabhängiges Setzen eines Potentials nicht erforderlich. Wenn folglich ein Spei cherelement oder ein CMOS-Transistor gebildet ist, dann ver schwindet die Beschränkung des Elementlayouts bei zunehmen der Anzahl von Anschlüssen und ist es auch möglich, eine feinstrukturierte Halbleitereinrichtung herzustellen.

Da außerdem durch epitaktisches Wachsen die p-Typ-Störstel lenschicht 2 gebildet wird, kann erreicht werden, daß die Halbleitereinrichtung ein p-Typ-Halbleitersubstrat 6 mit großer Konzentration und eine entartete p-Wanne 3 mit einer Oberfläche mit kleiner Störstellenkonzentration zum Bilden eines Transistors hat. Daher sind das p-Typ-Halbleitersub strat 6 und die entartete p-Wanne 3 leicht so zu machen, daß sie im elektrischen Zusammenhang sind, und wird eine Ver schlechterung der Transistorschwellenspannung oder derglei chen verhindert.

Die vierte Ausführungsform

Fig. 32 zeigt die Schnittansicht eines Substrats der Halb leitereinrichtung einer vierten Ausführungsform der vorlie genden Erfindung, welche ein p-Typ-Halbleitersubstrat 6; eine n-Typ-Störstellenschicht 5, die in dem p-Typ-Halblei tersubstrat 6 gebildet ist; und eine entartete p-Wanne 3, die in dem p-Typ-Halbleitersubstrat 6 gebildet ist, enthält. Fig. 33 stellt die Störstellendichteverteilung längs des A-A′-Querschnitts der Halbleitereinrichtung in Fig. 32 dar.

Ein Substrat der Halbleitereinrichtung, wie in Fig. 32 ge zeigt, umfaßt das Hochkonzentrations-p-Typ-Halbleitersub strat 6, das Bor mit einer Konzentration im Bereich von etwa 1 × 10¹⁹ cm^-3 enthält, die n-Typ-Störstellenschicht 5, die Phosphor mit einer Konzentration im Bereich von etwa 1 × 10¹⁵ cm^-3 enthält, und die entartete p-Wanne 3, die Bor mit einer Konzentration im Bereich von etwa 1 × 10¹⁸ cm^-3 ent hält.

Auf der entarteten p-Wanne 3 ist eine Mehrzahl von Transi storen oder ein Einzeltransistor gebildet (nicht darge stellt). Wie in der ersten Ausführungsform ist in einer Tiefe von 0-0,2 µm im Substrat, wie benötigt, in der ent arteten p-Wanne 3 eine Kanalimplantationsschicht zur Durch bruchverhütung und Schwellensteuerung gebildet. Außerdem ist unter dem Feldoxidfilm 24 eine Störstellenschicht der Ka nalabschneideimplantation oder dergleichen zur Steuerung der Bildung des Kanals gebildet.

Wenn auf der Substratstruktur ein Speicherelement gebildet ist (nicht dargestellt), wie in Fig. 32 gezeigt, dann kann erreicht werden, daß die Halbleitereinrichtung einen Soft error auf der Grundlage der Elektronen einschränkt, da durch das Vorhandensein der n-Typ-Störstellenschicht 5 eine durch α-Strahlung oder dergleichen in dem p-Typ-Halbleitersubstrat 6 erzeugte Potentialbarriere der Elektronen bezüglich der Oberseite der entarteten p-Wanne 3 groß wird. Außerdem wird die Lebensdauer der Elektronen in dem p-Typ-Halbleitersub strat 6 verkürzt und der Elektronenfluß in das Source/Drain 25 auf der entarteten p-Wanne 3 unterbrochen.

Wenn ferner auf der Substratstruktur ein CMOS-Transistor als Steuerschaltung gebildet ist, wie in der dritten Ausfüh rungsform, dann kann die Halbleitereinrichtung einen kleinen Substratwiderstand auf der Grundlage des p-Typ-Halbleiter substrats 6 und außerdem eine Verbesserung des Widerstandes gegen ein Latchup auf der Grundlage der entarteten p-Wanne 3 erreichen.

Ferner unterscheidet sich der Leitfähigkeitstyp der n-Typ-Störstellenschicht 5 von dem des Halbleitersubstrats 6 und dem der entarteten p-Wanne 3. Die Konzentration der n-Typ-Störstellenschicht 5 ist jedoch für einen elektrischen Zu sammenhang bezüglich des p-Typ-Halbleitersubstrats 6 und der entarteten p-Wanne 3 klein genug. Daher ist ein unabhängiges Setzen jeden Potentials nicht erforderlich. Folglich ver schwindet die Beschränkung des Elementlayouts bei zunehmen der Anzahl von Anschlüssen und ist es auch möglich, eine feinstrukturierte Halbleitereinrichtung herzustellen.

Außerdem kann erreicht werden, daß die Halbleitereinrichtung ein p-Typ-Halbleitersubstrat 6 mit großer Konzentration und eine entartete p-Wanne 3 mit einer Oberfläche mit kleiner Störstellenkonzentration zum Bilden eines Transistors hat. Daher sind das p-Typ-Halbleitersubstrat 6 und die entartete p-Wanne 3 leicht so zu machen, daß sie im Zusammenhang sind, und wird eine Verschlechterung der Transistorschwellenspan nung oder dergleichen verhindert.

Die Fig. 34-35 zeigen Schnittansichten von Prozeß schritten zum Herstellen des Substrats der Halbleiterein richtung der vierten Ausführungsform. Fig. 36 stellt die Störstellendichteverteilung längs des A-A′-Querschnitts des Halbleitersubstrats in Fig. 34 dar. Fig. 37 stellt die Störstellendichteverteilung von Bor und Phosphor bezüglich der Tiefenrichtung des Halbleitersubstrats in Fig. 35 dar.

Wie in Fig. 34 gezeigt, wird auf dem Bor mit einer Konzen tration im Bereich von etwa 1 × 10¹⁹ cm^-3 enthaltenden p-Typ-Halbleitersubstrat 6 die Phosphor mit einer Konzentration im Bereich von etwa 1 × 10¹⁵ cm^-3 enthaltende n-Typ-Störstellen schicht 5 durch epitaktisches Wachsen gebildet. Die Dicke der n-Typ-Störstellenschicht 5 ist 2-10 µm.

Danach wird wie in der zweiten Ausführungsform auf dem Tren nungsgebiet der Oberfläche der n-Typ-Störstellenschicht 5 der Feldoxidfilm 24 und auf dem aktiven Gebiet der Oxidfilm 29 für den Gateoxidfilm 26 gebildet. Der Feldoxidfilm 24 kann zuerst gebildet werden; und umgekehrt kann der Oxidfilm 29 zuerst gebildet werden.

Wie in Fig. 35 gezeigt, wird wie in der ersten Ausführungs form durch Strukturieren eines Resists eine Maske gebildet. Die Maske hat einen Öffnungsabschnitt auf der Oberseite des Bildungsgebiets der entarteten p-Wanne 3. Bor, das einem Quelle von p-Typ-Störstellenionen ist, wird mit großer Energie durch den Öffnungsabschnitt in dem Bildungsgebiet hindurch unter den Bedingungen 200 keV-1,5 MeV, 1 × 10¹²-1 × 10¹⁴ cm^-2 implantiert, und die Bor mit einer Konzentra tion in einem Bereich von etwa 1 × 10¹⁸ cm^-3 enthaltende entartete p-Wanne 3 wird gebildet. Danach wird eine Mehrzahl von Transistoren oder ein Einzeltransistor, der dielektri sche Zwischenschichtfilm 30, das Kontaktloch und der Konden sator oder dergleichen entsprechend gebildet und wird das Leiterbahnennetz gebildet (nicht dargestellt).

In der entarteten p-Wanne 3 wird in einer Tiefe von 0-0,2 µm im Substrat, wie benötigt, die Kanalimplantationsschicht zur Durchbruchverhütung und Schwellensteuerung gebildet. Außerdem wird unter dem Feldoxidfilm 24 eine Störstellen schicht der Kanalabschneideimplantation oder dergleichen zur Steuerung der Bildung des Kanals gebildet. Die n-Typ-Stör stellenschicht 5 kommt mit dem Boden der entarteten p-Wanne 3 in Kontakt, aber die n-Typ-Störstellenschicht 5 kann mit der Seite der entarteten p-Wanne 3 in Kontakt kommen oder nicht.

Gemäß dem Verfahren zum Herstellen der Halbleitereinrichtung in der vierten Ausführungsform kann erreicht werden, daß durch das Verfahren zum Herstellen der Halbleitereinrichtung der Widerstand gegen einen Soft error weiter verbessert wird, da durch das Vorhandensein der n-Typ-Störstellen schicht 5 die durch α-Strahlung oder dergleichen in dem p-Typ-Halbleitersubstrat 6 erzeugte Potentialbarriere der Elektronen bezüglich der Oberseite der entarteten p-Wanne 3 groß wird. Außerdem wird die Lebensdauer der Elektronen in dem p-Typ-Halbleitersubstrat 6 verkürzt und der Elektronen fluß in das source/Drain 25 auf der entarteten p-Wanne 3 unterbrochen.

Wenn auf der Substratstruktur ein CMOS-Transistor gebildet ist, dann wird durch das Hochkonzentrations-p-Typ-Halblei tersubstrat 6 der Substratwiderstand klein und ist die ent artete p-Wanne 3 leicht im Zusammenhang herzustellen. Daher kann das Verfahren zum Herstellen der Halbleitereinrichtung eine weitere Verbesserung des Widerstandes gegen ein Latchup erreichen.

Ferner unterscheidet sich der Leitfähigkeitstyp der n-Typ-Störstellenschicht 5 von dem des Halbleitersubstrats 6 und dem der entarteten p-Wanne 3. Die Konzentration der n-Typ-Störstellenschicht 5 ist jedoch für einen elektrischen Zu sammenhang bezüglich des p-Typ-Halbleitersubstrats 6 und der entarteten p-Wanne 3 klein genug. Daher ist kein unabhän giges Setzen jeden Potentials erforderlich. Folglich ver schwindet die Beschränkung des Elementlayouts bei zunehmen der Anzahl von Anschlüssen und ist es auch möglich, eine feinstrukturierte Halbleitereinrichtung herzustellen.

Da außerdem durch epitaktisches Wachsen die n-Typ-Störstel lenschicht 5 gebildet wird, kann erreicht werden, daß die Halbleitereinrichtung ein p-Typ-Halbleitersubstrat 6 mit großer Konzentration und eine entartete p-Wanne 3 mit einer Oberfläche mit kleiner Störstellenkonzentration zum Bilden eines Transistors hat. Daher sind das p-Typ-Halbleitersub strat 6 und die entartete p-Wanne 3 leicht so zu machen, daß sie im elektrischen Zusammenhang sind, und wird eine Ver schlechterung der Transistorschwellenspannung oder derglei chen vermindert.

Die fünfte Ausführungsform

Fig. 38 zeigt eine Schnittansicht des Substrats der Halb leitereinrichtung einer fünften Ausführungsform der vorlie genden Erfindung, welche ein p-Typ-Halbleitersubstrat 6; eine n-Typ-Störstellenschicht 7, die in dem p-Typ-Halblei tersubstrat 6 gebildet ist; und eine entartete p-Wanne 3, die in dem p-Typ-Halbleitersubstrat 6 gebildet ist, enthält.

Fig. 39 stellt die Störstellendichteverteilung längs des A-A′-Querschnitts der Halbleitereinrichtung in Fig. 38 dar.

Ein Substrat der Halbleitereinrichtung, wie in Fig. 38 ge zeigt, umfaßt das Hochkonzentrations-p-Typ-Halbleitersub strat 6, das Bor mit einer Konzentration im Bereich von etwa 1 × 10¹⁹ cm^-3 enthält, die n-Typ-Störstellenschicht 7, die Phosphor mit einer Konzentration im Bereich von etwa 1 × 10¹⁸ cm^-3 enthält, und die entartete p-Wanne 3, die Bor mit einer Konzentration im Bereich von etwa 1 × 10¹⁸ cm^-3 ent hält.

Auf der entarteten p-Wanne 3 ist eine Mehrzahl von Transi storen oder ein Einzeltransistor gebildet (nicht darge stellt). Wie in der ersten Ausführungsform ist in einer Tiefe von 0-0,2 µm im Substrat, wie benötigt, in der entarteten p-Wanne 3 eine Kanalimplantationsschicht zur Durchbruchverhütung und Schwellensteuerung gebildet. Außer dem ist unter dem Feldoxidfilm 24 eine Störstellenschicht der Kanalabschneideimplantation oder dergleichen zur Steu erung der Bildung des Kanals gebildet. Die n-Typ-Störstel lenschicht 7 umgibt den Rand der entarteten p-Wanne 3.

Wenn auf der Substratstruktur ein Speicherelement gebildet ist (nicht dargestellt), wie in Fig. 38 gezeigt, dann kann erreicht werden, daß die Halbleitereinrichtung einen Soft error auf der Grundlage der Elektronen einschränkt, da durch das Vorhandensein der n-Typ-Störstellenschicht 7 eine durch α-Strahlung oder dergleichen in dem p-Typ-Halbleitersubstrat 6 erzeugte Potentialbarriere der Elektronen bezüglich der Oberseite der entarteten p-Wanne 3 groß wird. Außerdem wird die Lebensdauer der Elektronen in dem p-Typ-Halbleitersub strat 6 klein und der Elektronenfluß in das Source/Drain 25 auf der entarteten p-Wanne 3 unterbrochen.

Wenn ferner auf der Substratstruktur ein CMOS-Transistor als Steuerschaltung gebildet ist, dann kann die Halbleiterein richtung einen kleinen Substratwiderstand auf der Grundlage des p-Typ-Halbleitersubstrats 6 erreichen. Außerdem kann die Halbleitereinrichtung eine Verbesserung des Widerstandes gegen ein Latchup erreichen, da das p-Typ-Halbleitersubstrat 6 die entartete p-Wanne 3 mittels der den Rand der entarte ten p-Typ-Wanne 3 umgebenden n-Typ-Störstellenschicht 7 ab trennt.

Die Fig. 40-41 zeigen Schnittansichten von Prozeß schritten zum Herstellen des Substrats der Halbleiterein richtung der fünften Ausführungsform. Fig. 42 stellt die Störstellendichteverteilung von Bor und Phosphor längs der Tiefenrichtung des Halbleitersubstrats in Fig. 40 dar.

Fig. 43 stellt die Störstellendichteverteilung des Bors und des Phosphors längs der Tiefenrichtung des Halbleitersub strats in Fig. 41 dar.

Wie in der dritten Ausführungsform wird auf dem Bor mit einer Konzentration im Bereich von etwa 1 × 10¹⁸ cm^-3 ent haltenden Hochkonzentrations-p-Typ-Halbleitersubstrat 6 die Bor mit einer Konzentration im Bereich von etwa 1 × 10¹⁵ cm^-3 enthaltende p-Typ-Störstellenschicht 2 durch epitaktisches Wachsen gebildet. Die Dicke der p-Typ-Störstellenschicht 2 ist 2-10 µm.

Danach wird wie in der ersten Ausführungsform auf dem Tren nungsgebiet der Oberfläche der p-Typ-Störstellenschicht 2 der Feldoxidfilm 24 und auf dem aktiven Gebiet der Oxidfilm 29 für den Gateoxidfilm 26 gebildet. Der Feldoxidfilm 24 kann zuerst gebildet werden; und umgekehrt kann der Oxidfilm 29 zuerst gebildet werden.

Wie in Fig. 40 gezeigt, wird durch Strukturieren eines Re sists eine Maske gebildet. Die Maske hat einen Öffnungsab schnitt auf der Oberseite des Bildungsgebiets der n-Typ-Störstellenschicht 7. Phosphor, das eine Quelle von n-Typ-Störstellenionen ist, wird durch den Öffnungsabschnitt in dem Bildungsgebiet hindurch unter den Bedingungen 500 keV-10 MeV, 1 × 10¹²-1 × 10¹⁴ cm^-2 implantiert, und die n-Typ-Störstellenschicht 7 wird gebildet.

Wie in Fig. 41 gezeigt, wird wie in der ersten Ausführungs form durch Strukturieren eines Resists eine Maske gebildet. Die Maske hat einen Öffnungsabschnitt auf der Oberseite des Bildungsgebiets der entarteten p-Wanne 3. Bor, das eine Quelle von p-Typ-Störstellenionen ist, wird mit großer Energie durch den Öffnungsabschnitt in dem Bildungsgebiet hindurch unter den Bedingungen 200 keV-1,5 MeV, 1 × 10¹²-1 × 10¹⁴ cm^-2 implantiert, und die entartete p-Wanne 3 wird gebildet.

Danach wird eine Mehrzahl von Transistoren oder ein Einzel transistor, der dielektrische Zwischenschichtfilm 30, das Kontaktloch und der Kondensator oder dergleichen entspre chend gebildet und wird das Leiterbahnennetz gebildet (nicht dargestellt).

Die n-Typ-Störstellenschicht 7 muß die entartete p-Wanne 3 umgeben. Bezüglich der Reihenfolge der Bildung kann jedoch zuerst das n-Typ-Störstellengebiet 7 gebildet werden; und umgekehrt kann zuerst die entartete p-Wanne 3 gebildet wer den.

In der entarteten p-Wanne 3 wird wie in der ersten Ausfüh rungsform in einer Tiefe von 0-0,2 µm im Substrat, wie benötigt, eine Kanalimplantationsschicht zur Durchbruchver hütung und Schwellensteuerung gebildet. Außerdem wird unter dem Feldoxidfilm 24 eine Störstellenschicht der Kanalab schneideimplantation oder dergleichen zur Steuerung der Bildung des Kanals gebildet.

Gemäß dem Verfahren zum Herstellen der Halbleitereinrichtung in der fünften Ausführungsform, kann erreicht werden, daß durch das Verfahren zum Herstellen der Halbleitereinrichtung der Widerstand gegen einen Soft error weiter verbessert wird, da durch das Vorhandensein der n-Typ-Störstellen schicht 7 die durch α-Strahlung oder dergleichen in dem p-Typ-Halbleitersubstrat 6 erzeugte Potentialbarriere der Elektronen bezüglich der Oberseite der entarteten p-Wanne 3 groß wird. Außerdem wird die Lebensdauer der Elektronen in dem p-Typ-Halbleitersubstrat 6 verkürzt und der Elektronen fluß in das Source/Drain 25 auf der entarteten p-Wanne 3 unterbrochen.

Wenn auf der Substratstruktur ein CMOS-Transistor gebildet wird, dann kann die Halbleitereinrichtung ein Halbleitersub strat 6 mit großer Konzentration und eine entartete p-Wanne 3 mit einer Oberfläche mit kleiner Störstellenkonzentration zum Bilden eines Transistors erhalten, da nach dem Bilden der p-Typ-Störstellenschicht 2 auf dem p-Typ-Halbleitersub strat 6 mittels epitaktischen Wachsens die n-Typ-Störstel lenschicht 7 und die entartete p-Wanne 3 gebildet werden. Daher wird bei dem Verfahren zum Herstellen der Halbleiter einrichtung eine Verschlechterung der Transistorschwellen spannung oder dergleichen verhindert und verbessern ferner der kleine Substratwiderstand und die entartete p-Wanne 3 den Widerstand gegen ein Latchup.

Die sechste Ausführungsform

Fig. 44 zeigt die Schnittansicht des Substrats der Halb leitereinrichtung einer sechsten Ausführungsform der vorlie genden Erfindung, welche ein n-Typ-Halbleitersubstrat 11; eine p-Typ-Störstellenschicht 2, die in dem n-Typ-Halblei tersubstrat 11 gebildet ist; und eine entartete p-Wanne 3, die in dem n-Typ-Halbleitersubstrat 11 gebildet ist, ent hält.

Fig. 45 stellt die Störstellendichteverteilung längs des A-A′-Querschnitts des Halbleitersubstrats in Fig. 44 dar. Fig. 46 stellt die Störstellendichteverteilung von Bor und Phosphor längs des A-A′-Querschnitts des Halbleitersubstrats in Fig. 44 dar.

Ein Substrat der Halbleitereinrichtung, wie in Fig. 44 gezeigt, umfaßt das n-Typ-Halbleitersubstrat 11, das Phos phor mit einer Konzentration im Bereich von etwa 1 × 10¹⁶ cm^-3 enthält, die p-Typ-Störstellenschicht 2, die Bor mit einer Konzentration im Bereich von etwa 1 × 10¹⁵ cm^-3 ent hält, und die entartete p-Wanne 3, die Bor mit einer Konzen tration im Bereich von etwa 1 × 10¹⁸ cm^-3 enthält.

Auf der entarteten p-Wanne 3 ist eine Mehrzahl von Transi storen oder ein Einzeltransistor gebildet (nicht darge stellt). Wie in der ersten Ausführungsform, ist in einer Tiefe von 0-0,2 µm im Substrat, wie benötigt, in der ent arteten p-Wanne 3 eine Kanalimplantationsschicht zur Durch bruchverhütung und Schwellensteuerung gebildet. Außerdem ist unter dem Feldoxidfilm 24 eine Störstellenschicht der Kanal abschneideimplantation oder dergleichen zur Steuerung der Bildung des Kanals gebildet. Die p-Typ-Störstellenschicht 2 kommt mit dem Boden der entarteten p-Wanne 3 in Kontakt, aber die p-Typ-Störstellenschicht 2 kann mit der Seite der entarteten p-Wanne 3 in Kontakt kommen oder nicht.

Die Halbleiterstruktur kann die Spannungsfestigkeit verbes sern, da ein Feld zwischen der entarteten p-Wanne 3 und dem n-Typ-Halbleitersubstrat 11 abgeschwächt wird.

Da ferner das n-Typ-Halbleitersubstrat 11 eine große Kon zentration und die entartete p-Wanne 3 eine Oberfläche mit kleiner Störstellenkonzentration zum Bilden des Transistors hat, kann eine Verschlechterung der Transistorschwellenspan nung oder dergleichen vermindert werden.

Ein Verfahren zum Herstellen des Substrats der Halbleiter einrichtung der sechsten Ausführungsform ist wie folgt.

Wie in der ersten Ausführungsform wird auf dem Phosphor mit einer Konzentration im Bereich von etwa 1 × 10¹⁶ cm^-3 ent haltenden n-Typ-Halbleitersubstrat 11 die Bor mit einer Konzentration im Bereich von etwa 1 × 10¹⁵ cm^-3 enthaltende p-Typ-Störstellenschicht 2 durch epitaktisches Wachsen ge bildet. Die Dicke der p-Typ-Störstellenschicht 2 wird 2-10 µm. Der Feldoxidfilm 24 und der Oxidfilm 29 werden gebildet. Fig. 47 stellt die Störstellendichteverteilung des Bors und des Phosphors bezüglich der Tiefenrichtung des Halbleiter substrats zu dieser Zeit dar.

Danach wird wie in der ersten Ausführungsform die entartete p-Wanne 3 gebildet. Eine Mehrzahl von Transistoren oder ein Einzeltransistor, wie benötigt, der dielektrische Zwischen schichtfilm 30, das Kontaktloch und der Kondensator oder dergleichen werden entsprechend gebildet, und das Leiterbah nennetz wird gebildet (nicht dargestellt).

In der entarteten p-Wanne 3 wird in einer Tiefe von 0-0,2 µm im Substrat, wie benötigt, eine Kanalimplantationsschicht zur Durchbruchverhütung und Schwellensteuerung gebildet. Außerdem wird unter dem Feldoxidfilm 24 eine Störstellen schicht der Kanalabschneideimplantation oder dergleichen zur Steuerung der Bildung des Kanals gebildet.

Gemäß dem Verfahren zum Herstellen der Halbleitereinrich tung, wie vorstehend erläutert, kann die Spannungsfestigkeit verbessert werden, da das Feld zwischen der entarteten p-Wanne 3 und dem n-Typ-Halbleitersubstrat 11 abgeschwächt wird.

Da ferner das n-Typ-Halbleitersubstrat 11 eine große Kon zentration und die entartete p-Wanne 3 eine Oberfläche mit kleiner Störstellenkonzentration zum Bilden des Transistors aufweist, kann eine Verschlechterung der Transistorschwel lenspannung oder dergleichen vermindert und beim Herstel lungsprozeß der Bereich der Prozeßbedingungen, zum Beispiel die Steuerung der Störstellenkonzentration, breit festge setzt werden.

Die siebente Ausführungsform

Fig. 48 zeigt die Schnittansicht des Substrats der Halblei tereinrichtung einer siebten Ausführungsform der vorliegen den Erfindung, welche ein n-Typ-Halbleitersubstrat 11; eine n-Typ-Störstellenschicht 5, die in dem n-Typ-Halbleitersub strat 11 gebildet ist; und eine entartete p-Wanne 3, die in dem n-Typ-Halbleitersubstrat 11 gebildet ist, enthält. Fig. 49 stellt die Störstellendichteverteilung längs des A-A′-Querschnitts des Halbleitersubstrats in Fig. 48 dar. Fig. 50 stellt die Störstellendichteverteilung von Bor und Phos phor bezüglich der Tiefenrichtung längs des A-A′-Quer schnitts des Halbleitersubstrats in Fig. 48 dar.

Ein Substrat der Halbleitereinrichtung, wie in Fig. 48 ge zeigt, umfaßt das n-Typ-Halbleitersubstrat 11, das Phosphor mit einer Konzentration im Bereich von etwa 1 × 10¹⁶ cm^-3 enthält, die n-Typ-Störstellenschicht 5, die Phosphor mit einer Konzentration im Bereich von etwa 1 × 10¹⁵ cm^-3 ent hält, und die entartete p-Wanne 3, die Bor mit einer Kon zentration im Bereich von etwa 1 × 10¹⁸ cm^-3 enthält.

Das n-Typ-Halbleitersubstrat 11 kann auch Phosphor mit einer Konzentration im Bereich von etwa 1 × 10¹⁸ cm^-3 enthalten. In diesem Fall stellt Fig. 51 die Störstellendichteverteilung längs des A-A′-Querschnitts des Halbleitersubstrats in Fig. 48 dar. Fig. 52 stellt die Störstellendichteverteilung des Bors und des Phosphors bezüglich der Tiefenrichtung längs des A-A′-Querschnitts des Halbleitersubstrats in Fig. 48 dar.

Auf der entarteten p-Wanne 3 ist ferner eine Mehrzahl von Transistoren oder ein Einzeltransistor gebildet (nicht dar gestellt). Wie in der ersten Ausführungsform ist in einer Tiefe von 0-0,2 µm im Substrat, wie benötigt, in der entarteten p-Wanne 3 eine Kanalimplantationsschicht zur Durchbruchverhütung und Schwellensteuerung gebildet. Außer dem ist unter dem Feldoxidfilm 24 eine Störstellenschicht der Kanalabschneideimplantation oder dergleichen zur Steu erung der Bildung des Kanals gebildet.

Wie in der sechsten Ausführungsform kann die Halbleiter struktur die Spannungsfestigkeit verbessern, da das Feld zwischen der entarteten p-Wanne 3 und dem n-Typ-Halbleiter substrat 11 abgeschwächt ist.

Da ferner das n-Typ-Halbleitersubstrat 11 eine große Kon zentration und die entartete p-Wanne 3 eine Oberfläche mit kleiner Störstellenkonzentration zum Bilden eines Transi stors hat, kann eine Verschlechterung der Transistorschwel lenspannung oder dergleichen vermindert werden.

In dem Fall, daß das n-Typ-Halbleitersubstrat 11 Phosphor mit einer Konzentration im Bereich von etwa 1 × 10¹⁸ cm^-3 enthält, kann die Halbleitereinrichtung einen kleinen Sub stratwiderstand erreichen und wird außerdem eine Verbesse rung des Widerstandes gegen ein Latchup auf der Grundlage der entarteten p-Wanne 3 verwirklicht, wenn auf der Sub stratstruktur ein CMOS-Transistor gebildet ist.

Ein Verfahren zum Herstellen des Substrats der Halbleiter einrichtung der siebenten Ausführungsform ist wie folgt.

Wie in der zweiten Ausführungsform, wird auf dem Phosphor mit einer Konzentration im Bereich von etwa 1 × 10¹⁶ cm^-3 enthaltenden n-Typ-Halbleitersubstrat 11 die Phosphor mit einer Konzentration im Bereich von etwa 1 × 10¹⁵ cm^-3 ent haltende n-Typ-Störstellenschicht 5 durch epitaktisches Wachsen gebildet. Die Dicke der n-Typ-Störstellenschicht 5 wird 2-10 µm. Danach werden der Feldoxidfilm 24 und der Oxidfilm 29 gebildet.

Wie in der zweiten Ausführungsform werden danach die ent artete p-Wanne 3 und der Transistor, wie benötigt, gebildet, werden der dielektrische Zwischenschichtfilm 30, das Kon taktloch und der Kondensator oder dergleichen gebildet und wird das Leiterbahnennetz gebildet (nicht dargestellt).

Wie in der ersten Ausführungsform wird in einer Tiefe von 0-0,2 µm im Substrat, wie benötigt, in der entarteten p-Wan ne 3 eine Kanalimplantationsschicht zur Durchbruchverhütung und Schwellensteuerung gebildet. Außerdem wird unter dem Feldoxidfilm 24 eine Störstellenschicht der Kanalabschneide implantation oder dergleichen zur Steuerung der Bildung des Kanals gebildet.

Da ferner das n-Typ-Halbleitersubstrat 11 eine große Konzen tration und die entartete p-Wanne 3 eine Oberfläche mit kleiner Störstellenkonzentration zum Bilden eines Transi stors hat, kann eine Verschlechterung der Transistorschwel lenspannung oder dergleichen vermindert und beim Herstel lungsprozeß der Bereich der Prozeßbedingungen, zum Beispiel die Steuerung der Störstellenkonzentration, breit festge setzt werden.

Im Falle des Phosphor mit einer Konzentration im Bereich von etwa 1 × 10¹⁸ cm^-3 enthaltenden n-Typ-Halbleitersubstrats 11 können gemäß dem Verfahren zum Herstellen ein kleiner Sub stratwiderstand und eine Verbesserung des Widerstandes gegen ein Latchup auf Grundlage der entarteten p-Wanne 3 erreicht werden, wenn auf der Substratstruktur ein CMOS-Transistor gebildet ist.

Die achte Ausführungsform

Fig. 53 zeigt die Schnittansicht der Halbleitereinrichtung einer achten Ausführungsform der vorliegenden Erfindung, welche entartete n-Wannen 4, 9 und eine entartete p-Wanne 8 enthält. Die übrigen Strukturen sind dieselben, wie in der ersten bis siebenten Ausführungsform dargestellt.

Fig. 54 zeigt eine Schnittansicht des Substrats der Halb leitereinrichtung in Fig. 53.

Die Halbleitereinrichtung ist grob geteilt in ein Element gebiet (Speicherzellgebiet), das hauptsächlich Informationen mit großer Kapazität speichert, und ein Elementgebiet (Logikschaltungsgebiet), das logische Berechnungen ausführt, während es mit dem Speicherzellgebiet Informationen mit gro ßer Kapazität austauscht.

Das Speicherzellgebiet umfaßt hauptsächlich einen NMOSFET. Das Logikschaltungsgebiet umfaßt hauptsächlich einen CMOSFET.

Fig. 55 stellt die Störstellendichteverteilung längs des C-C′-Querschnitts des Halbleitersubstrats in Fig. 54 dar. Die Störstellendichteverteilung längs des B-B′-Querschnitts in Fig. 54 ist in Fig. 10 dargestellt. Wie in Fig. 54 ge zeigt, hat das Speicherzellgebiet dieselbe Substratstruktur wie diejenige, welche in der zweiten Ausführungsform darge stellt ist.

Auf der entarteten p-Wanne 3 ist ferner eine Mehrzahl von Transistoren oder ein Einzeltransistor gebildet (nicht dar gestellt). Wie in der zweiten Ausführungsform ist in einer Tiefe von 0-0,2 µm im Substrat, wie benötigt, in der ent arteten p-Wanne 3 eine Kanalimplantationsschicht zur Durch bruchverhütung und Schwellensteuerung gebildet. Außerdem ist unter dem Feldoxidfilm 24 eine Störstellenschicht der Kanal abschneideimplantation oder dergleichen zur Steuerung der Bildung des Kanals gebildet. Die n-Typ-Störstellenschicht 5 kommt mit dem Boden der entarteten p-Wanne 3 in Kontakt, aber die n-Typ-Störstellenschicht 5 kann mit der Seite der entarteten p-Wanne 3 in Kontakt kommen oder nicht.

Eine Mehrzahl von Transistoren oder ein Einzeltransistor ist auf der entarteten p-Wanne 8, der entarteten n-Wanne 4 und der entarteten n-Wanne 9 gebildet (nicht dargestellt), und ein CMOS ist auf dem Logikschaltungsgebiet gebildet. In die sem Fall ist in einer Tiefe von 0-0,2 µm im Substrat, wie erforderlich, in den entarteten Wannen eine Kanalimplanta tionsschicht zur Durchbruchverhütung und Schwellensteuerung gebildet. Außerdem ist unter dem Feldoxidfilm 24 eine Stör stellenschicht der Kanalabschneideimplantation oder derglei chen zur Steuerung der Bildung des Kanals wie erforderlich gebildet.

Ferner kann durch Transistoren, die auf der entarteten n-Wanne 4 und der entarteten p-Wanne 3 gebildet sind, der CMOS als Logikschaltung gebildet werden. Ein Transistor als Spei cherzelle kann auch auf der entarteten p-Wanne 3 gebildet werden. Zu dieser Zeit, wie in Fig. 56 dargestellt, kann auf einem sich von der n-Typ-Störstellenschicht 5 unter scheidenden Gebiet die entartete p-Wanne 3 breit gebildet werden. Daher kann der Widerstand gegen ein Latchup des Logikschaltungsgebiets beibehalten werden.

Eine Wanne für den CMOS des Logikschaltungsgebiets kann einen Teil der entarteten p-Wanne 3 und der entarteten n-Wanne 4 umfassen. Außerdem kann die Wanne ein anderes Gebiet enthalten.

Gemäß der Substratstruktur des Speicherzellgebiets, wie in Fig. 10 gezeigt, kann wie in der zweiten Ausführungsform ein Soft error auf der Grundlage der Elektronen einge schränkt werden, da durch das Vorhandensein der n-Typ-Stör stellenschicht 5 die durch α-Strahlung oder dergleichen in dem p-Typ-Halbleitersubstrat 1 erzeugte Potentialbarriere der Elektronen bezüglich der Oberseite der entarteten p-Wan ne 3 größer und der Elektronenfluß in das Source/Drain 25 auf der entarteten p-Wanne 3 unterbrochen wird.

Ferner unterscheidet sich wie in der zweiten Ausführungsform der Leitfähigkeitstyp der n-Typ-Störstellenschicht 5 von dem des Halbleitersubstrats 1 und dem der entarteten p-Wanne 3. Die Konzentration der n-Typ-Störstellenschicht 5 ist jedoch für den elektrischen Zusammenhang bezüglich des Halbleiter substrats 1 und der entarteten p-Wanne 3 genügend klein. Da her ist kein unabhängiges Setzen jeden Potentials erforder lich. Folglich verschwindet die Beschränkung des Element layouts bei zunehmender Anzahl von Anschlüssen und ist es auch möglich, eine feinstrukturierte Halbleitereinrichtung herzustellen.

Die Fig. 57-63 zeigen Schnittansichten von Prozeß schritten zum Herstellen des Substrats der Halbleiterein richtung der achten Ausführungsform.

Wie in Fig. 57 gezeigt, wird auf dem Trennungsgebiet auf der Hauptoberfläche des p-Typ-Halbleitersubstrats 1, das Bor mit einer Konzentration im Bereich 49605 00070 552 001000280000000200012000285914949400040 0002019734512 00004 49486von etwa 1 × 10¹⁶ cm^-3 enthält, der Feldoxidfilm 24 und auf dem aktiven Gebiet der Oxidfilm 29 für den Gateoxidfilm 26 gebildet. Zuerst kann der Feldoxidfilm 24 gebildet werden; und umgekehrt kann zu erst der Oxidfilm 29 gebildet werden.

Wie in Fig. 58 gezeigt, wird ein Resist 40 gebildet. Der Resist 40 hat einen Öffnungsabschnitt auf dem Speicherzell gebiet. Phosphor, der eine Quelle von n-Typ-Störstellenionen ist, wird durch den Öffnungsabschnitt in dem Bildungsgebiet hindurch unter den Bedingungen 50 keV-200 keV, 1 × 10¹¹-5 × 10¹² cm^-2 implantiert, und eine n-Typ-Störstellenschicht 51 wird gebildet. Nach Entfernen des Resists 40, wie in Fig. 59 dargestellt, wird durch Tempern in einem Bereich von etwa 1100°C-1200°C und 0,5-3 Stunden der Phosphor dif fundiert und eine n-Typ-Störstellenschicht 5 mit kleiner Konzentration gebildet.

Wenn die Störstellenkonzentration des implantierten Phos phors klein und die Tempertemperatur hoch oder die Temper zeit lang ist, wie in Fig. 60 dargestellt, dann liegt wie in der ersten Ausführungsform der Fall vor, daß in dem Bil dungsgebiet für die n-Typ-Störstellenschicht 5 die p-Typ-Stör stellenschicht 2 gebildet wird. Es gibt jedoch keine Probleme mit der gebildeten p-Typ-Störstellenschicht 2.

Wie in Fig. 61 gezeigt, wird ein Resist 41 gebildet. Der Resist 41 hat einen Öffnungsabschnitt auf dem Bildungsgebiet für die entartete p-Wanne 3 in dem Speicherzellgebiet. Bor, das eine Quelle von p-Typ-Störstellenionen ist, wird mit großer Energie durch den Öffnungsabschnitt in dem Bildungs gebiet hindurch unter den Bedingungen 200 keV-1,5 MeV, 1 × 10¹²-1 × 10¹⁴ cm^-2 implantiert, und die entartete p-Wanne 3 wird gebildet.

Wie in Fig. 62 gezeigt, wird ein Resist 42 gebildet. Der Resist 42 hat einen Öffnungsabschnitt auf dem Bildungsgebiet für den NMOSFET in dem Logikschaltungsgebiet. Bor, das eine Quelle von p-Typ-Störstellenionen ist, wird mit großer Energie durch den Öffnungsabschnitt in dem Bildungsgebiet hindurch unter den Bedingungen 200 keV-1,5 MeV, 1 × 10¹²-1 × 10¹⁴ cm^-2 implantiert, und die entartete p-Wanne 8 wird gebildet.

Wie in Fig. 63 gezeigt, wird ein Resist 43 gebildet. Der Resist 43 hat einen Öffnungsabschnitt auf dem Bildungsgebiet für den PMOSFET in dem Logikschaltungsgebiet. Phosphor, der eine Quelle von n-Typ-Störstellenionen ist, wird durch den Öffnungsabschnitt in dem Bildungsgebiet hindurch unter den Bedingungen 300 keV-2,5 MeV, 1 × 10¹²-1 × 10¹⁴ cm^-2 im plantiert, und die entarteten n-Wannen 4, 9 werden gebildet. Danach werden der Transistor, der dielektrische Zwischen schichtfilm 30, das Kontaktloch und der Kondensator oder dergleichen gebildet und wird das Leiterbahnennetz gebildet (nicht dargestellt).

Die entarteten p-Wannen 3, 8 können gleichzeitig gebildet werden. Außerdem können die entarteten n-Wannen 4, 9 gleich zeitig gebildet werden. Es ist auch möglich, die Reihenfolge der Bildung auf jeder entarteten Wanne zu ändern.

Gemäß dem Verfahren zum Herstellen der Halbleitereinrichtung in der achten Ausführungsform, wie vorstehend erläutert, kann ein Soft error auf der Grundlage der Elektronen einge schränkt werden, da durch das Vorhandensein der n-Typ-Stör stellenschicht 5 die durch α-Strahlung oder dergleichen in dem p-Typ-Halbleitersubstrat 1 erzeugte Potentialbarriere der Elektronen bezüglich der Oberseite der entarteten p-Wan ne 3 groß und der Elektronenfluß in das Source/Drain 25 auf der entarteten p-Wanne 3 unterbrochen wird.

Ferner unterscheidet sich der Leitfähigkeitstyp der n-Typ-Stör stellenschicht 5 von demjenigen des Halbleitersubstrats 1, der entarteten p-Wanne 3 und der p-Typ-Störstellenschicht 2. Die Konzentration-der n-Typ-Störstellenschicht 5 ist je doch für den elektrischen Zusammenhang bezüglich des Halb leitersubstrats 1, der entarteten p-Wanne 3 und der p-Typ-Stör stellenschicht 2 genügend klein. Daher ist kein unabhän giges Setzen jeden Potentials erforderlich. Folglich ver schwindet die Beschränkung des Elementlayouts bei zunehmen der Anzahl von Anschlüssen und ist es auch möglich, eine feinstrukturierte Halbleitereinrichtung herzustellen.

Die neunte Ausführungsform

Fig. 64 zeigt die Schnittansicht der Halbleitereinrichtung einer neunten Ausführungsform der vorliegenden Erfindung, welche eine p-Typ-Störstellenschicht 10 enthält. Die übrigen Strukturen sind dieselben Strukturen, wie in der ersten bis achten Ausführungsform dargestellt. Fig. 65 zeit die Schnittansicht einer anderen Halbleitereinrichtung der neun ten Ausführungsform der vorliegenden Erfindung.

Fig. 66 stellt die Störstellendichteverteilung längs des C-C′-Querschnitts des Halbleitersubstrats in Fig. 64 dar. Die Störstellendichteverteilung längs des B-B′-Querschnitts in Fig. 64 ist in Fig. 10 dargestellt.

Wie in der achten Ausführungsform ist die Halbleitereinrich tung grob geteilt in ein Elementgebiet (Speicherzellgebiet), das hauptsächlich Informationen mit großer Kapazität spei chert, und ein Elementgebiet (Logikschaltungsgebiet), das logische Berechnungen ausführt, während es mit dem Speicher zellgebiet Informationen mit großer Kapazität austauscht.

Wie in der achten Ausführungsform umfaßt ferner das Spei cherzellgebiet hauptsächlich einen NMOSFET. Das Logikschal tungsgebiet umfaßt hauptsächlich einen CMOSFET.

Wie in der achten Ausführungsform ist auf der entarteten p-Wanne 8, der entarteten n-Wanne 4 und der entarteten n-Wanne 9 eine Mehrzahl von Transistoren oder ein Einzeltransistor gebildet (nicht dargestellt) und ist auf dem Logikschal tungsgebiet ein CMOS gebildet. In diesem Fall ist in einer Tiefe von 0-0,2 µm im Substrat, wie benötigt, in den ent arteten Wannen eine Kanalimplantationsschicht zur Durch bruchverhütung und Schwellensteuerung gebildet. Außerdem ist unter dem Feldoxidfilm 24 eine Störstellenschicht der Kanal abschneideimplantation oder dergleichen zur Steuerung der Bildung des Kanals wie erforderlich gebildet.

Ferner kann durch Transistoren, die auf der entarteten n-Wanne 4 und der entarteten p-Wanne 3 gebildet sind, ein CMOS als Logikschaltung gebildet werden. Ein Transistor als Spei cherzelle kann auch auf der entarteten p-Wanne 3 gebildet werden. Zu dieser Zeit, wie in Fig. 65 dargestellt, kann auf der p-Typ-Störstellenschicht 10 die entartete p-Wanne 3 gebildet werden. Daher kann der Widerstand gegen ein Latchup der CMOSFETs des Logikschaltungsgebiets beibehalten werden.

Gemäß der Substratstruktur des Speicherzellgebiets kann wie in der zweiten Ausführungsform ein Soft error auf der Grund lage der Elektronen eingeschränkt werden, da durch das Vor handensein der n-Typ-Störstellenschicht 5 die durch α-Strah lung oder dergleichen in dem p-Typ-Halbleitersubstrat 1 er zeugte Potentialbarriere der Elektronen bezüglich der Ober seite der entarteten p-Wanne 3 groß und der Elektronenfluß in das Source/Drain 25 auf der entarteten p-Wanne 3 unter brochen wird.

Ferner stehen das Halbleitersubstrat 1, die entarteten p-Wannen 3, 8, die p-Typ-Störstellenschicht 10, die n-Typ-Stör stellenschicht 5 und die p-Typ-Störstellenschicht 2 im elektrischen Zusammenhang. Daher ist kein unabhängiges Setzen jeden Potentials erforderlich. Folglich verschwindet die Beschränkung des Elementlayouts bei zunehmender Anzahl von Anschlüssen und ist es auch möglich, eine feinstruktu rierte Halbleitereinrichtung herzustellen.

Außerdem wird durch das Vorhandensein der p-Typ-Störstellen schicht 10 in dem Logikschaltungsgebiet der Substratwider stand verkleinert. Der Widerstand gegen ein Latchup kann in dem Logikschaltungsgebiet, das einen besonders großen Wider stand gegen ein Latchup benötigt, wirksam verbessert werden. Zur Verbesserung des Widerstands gegen ein Latchup wird es bevorzugt, daß die Maximalkonzentration der p-Typ-Störstel lenschicht 10 größer als diejenige der p-Wanne ist.

Fig. 67 zeigt die Schnittansicht eines Prozeßschrittes zum Herstellen des Substrats der Halbleitereinrichtung der neun ten Ausführungsform. Wie in der achten Ausführungsform wird auf dem Trennungsgebiet auf der Hauptoberfläche des p-Typ-Halb leitersubstrats 1 der Feldoxidfilm 24 gebildet und wird in dem Speicherzellgebiet nach dem Bilden des Oxidfilms 29 auf dem aktiven Gebiet die n-Typ-Störstellenschicht 5 mit kleiner Konzentration gebildet.

Wenn die Störstellenkonzentration des implantierten Phos phors klein und die Tempertemperatur hoch oder die Temper zeit lang ist, wie in Fig. 60 gezeigt, dann liegt wie in der ersten Ausführungsform der Fall vor, daß in dem Bil dungsgebiet für die n-Typ-Störstellenschicht 5 die p-Typ-Stör stellenschicht gebildet wird. Es gibt jedoch keine Probleme mit der gebildeten p-Typ-Störstellenschicht.

Wie in Fig. 67 gezeigt, wird ein Resist 44 gebildet. Der Resist 44 hat einen Öffnungsabschnitt auf dem Logikschal tungsgebiet. Bor, das p-Typ-Störstellenionen liefert, wird mit großer Energie durch den Öffnungsabschnitt in dem Bil dungsgebiet hindurch unter den Bedingungen 500 keV-10 MeV, 5 × 10¹²-1 × 10¹⁶ cm^-2 implantiert, und eine p-Typ-Stör stellenschicht 10 wird gebildet. Eine p-Typ-Störstellen schicht 50 wird auch durch die Borimplantation gebildet.

Danach werden wie in der achten Ausführungsform die entarte ten p-Wannen 3, 8 und die entarteten n-Wannen 4, 9 gebildet.

Umgekehrt werden vor der dem Bilden der p-Typ-Störstellenschicht 10 die entarteten Wannen 3, 4, 8 und 9 gebildet.

Der Transistor, der dielektrische Zwischenschichtfilm 30, das Kontaktloch und der Kondensator oder dergleichen werden gebildet, und das Leitungsbahnennetz wird gebildet (nicht dargestellt).

Gemäß dem Verfahren zum Herstellen der Halbleitereinrichtung in der neunten Ausführungsform, wie vorstehend erläutert, kann ein Soft error auf der Grundlage der Elektronen einge schränkt werden, da durch das Vorhandensein der n-Typ-Stör stellenschicht 5 die durch α-Strahlung oder dergleichen in dem p-Typ-Halbleitersubstrat 1 erzeugte Potentialbarriere der Elektronen bezüglich der Oberseite der entarteten p-Wan ne 3 größer und der Elektronenfluß in das Source/Drain 25 auf der entarteten p-Wanne 3 unterbrochen wird.

Ferner stehen das Halbleitersubstrat 1, die entarteten p-Wannen 3, 8, die p-Typ-Störstellenschicht 10, die n-Typ-Stör stellenschicht 5 und die p-Typ-Störstellenschicht 2 im elektrischen Zusammenhang. Daher ist kein unabhängiges Setzen jeden Potentials erforderlich. Folglich verschwindet wie in der achten Ausführungsform die Beschränkung des Ele mentlayouts bei zunehmender Anzahl von Anschlüssen und ist es auch möglich, eine feinstrukturierte Halbleitereinrich tung herzustellen.

Außerdem wird durch das Vorhandensein der p-Typ-Störstellen schicht 10 in dem Logikschaltungsgebiet der Substratwider stand verkleinert. Der Widerstand gegen ein Latchup kann in dem Logikschaltungsgebiet, das einen besonders großen Wider stand gegen ein Latchup benötigt, wirksam verbessert werden. Zur Verbesserung des Widerstandes gegen ein Latchup wird es bevorzugt, daß die Maximalkonzentration der p-Typ-Störstel lenschicht größer als diejenige der p-Wanne ist.

Die zehnte Ausführungsform

Fig. 68 zeigt die Schnittansicht der Halbleitereinrichtung einer zehnten Ausführungsform der vorliegenden Erfindung, welche ein p-Typ-Halbleitersubstrat 6; eine n-Typ-Störstel lenschicht 5 in dem p-Typ-Halbleitersubstrat 6; eine p-Typ-Stör stellenschicht 2 in dem p-Typ-Halbleitersubstrat 6; ent artete p-Wannen 3, 8 in dem p-Typ-Halbleitersubstrat 6 und entartete n-Wannen 4, 9 enthält.

Wie in der achten Ausführungsform ist die Halbleitereinrich tung grob geteilt in ein Elementgebiet (Speicherzellgebiet), das hauptsächlich Informationen mit großer Kapazität spei chert, und ein Elementgebiet (Logikschaltungsgebiet), das logische Berechnungen ausführt, während es mit dem Speicher zellgebiet Informationen mit großer Kapazität austauscht. Das Speicherzellgebiet umfaßt hauptsächlich NMOSFET. Das Logikschaltungsgebiet umfaßt hauptsächlich CMOSFET.

Ferner ist bei der Störstellenstruktur des Halbleitersub strats die Struktur des Speicherzellgebiets dieselbe Struk tur wie in der vierten Ausführungsform und die Struktur des Logikschaltungsgebiets dieselbe wie in der dritten Ausfüh rungsform.

Auf der entarteten p-Wanne 3 ist eine Mehrzahl von Transi storen oder ein Einzeltransistor gebildet (nicht darge stellt). Wie in der zweiten Ausführungsform ist in einer Tiefe von 0-0,2 µm im Substrat, wie benötigt, in der ent arteten p-Wanne 3 eine Kanalimplantationsschicht zur Durch bruchverhütung und Schwellensteuerung gebildet. Außerdem ist unter dem Feldoxidfilm 24 eine Störstellenschicht der Kanal abschneideimplantation oder dergleichen zur Steuerung der Bildung des Kanals gebildet. Die n-Typ-Störstellenschicht 5 kommt mit dem Boden der entarteten p-Wanne 3 in Kontakt, aber die n-Typ-Störstellenschicht 5 kann mit der Seite der entarteten p-Wanne 3 in Kontakt kommen oder nicht.

Wie in der achten Ausführungsform kann ferner durch Transi storen auf der entarteten n-Wanne 4 und der entarteten p-Wanne 3 ein CMOS als Logikschaltung gebildet werden. Ein Transistor als Speicherzelle kann auch auf der entarteten p-Wanne 3 gebildet werden. Wie in der neunten Ausführungsform gezeigt, kann zu dieser Zeit auf dem Bildungsgebiet der p-Typ-Störstellenschicht 2 die entartete p-Wanne 3 auch breit gebildet werden. Daher kann der Widerstand gegen ein Latchup der CMOSFET des Logikschaltungsgebiets beibehalten werden.

Gemäß der Substratstruktur des Speicherzellgebiets kann ein Soft error auf der Grundlage der Elektronen eingeschränkt werden, da durch das Vorhandensein der n-Typ-Störstellen schicht 5 die durch α-Strahlung oder dergleichen in dem p-Typ-Halbleitersubstrat 6 erzeugte Potentialbarriere der Elektronen bezüglich der Oberseite der entarteten p-Wanne 3 größer wird. Außerdem wird in dem p-Typ-Halbleitersubstrat 6 die Lebensdauer der Elektronen klein und der Elektronenfluß in das Source/Drain 25 auf der entarteten p-Wanne 3 unter brochen.

Ferner stehen das Halbleitersubstrat 6, die p-Typ-Störstel lenschicht 2, die n-Typ-Störstellenschicht 5 und die ent arteten p-Wannen 3, 8 im elektrischen Zusammenhang. Daher ist kein unabhängiges Setzen jeden Potentials erforderlich. Folglich verschwindet die Beschränkung des Elementlayouts bei zunehmender Anzahl von Anschlüssen und ist es auch mög lich, eine feinstrukturierte Halbleitereinrichtung herzu stellen.

Außerdem wird durch das Hochkonzentrations-p-Typ-Halbleiter substrat 6 der Substratwiderstand verkleinert. Der Wider stand gegen ein Latchup kann in dem Logikschaltungsgebiet wirksam verbessert werden.

Da ferner wie in der vierten Ausführungsform mittels epi taktischen Wachsens die n-Typ-Störstellenschicht 5 gebildet wird, kann die Halbleitereinrichtung ein p-Typ-Halbleiter substrat 6 mit großer Konzentration und eine entartete p-Wanne 3 mit einer Oberfläche mit kleiner Störstellenkon zentration zum Bilden eines Transistors erhalten. Daher sind das p-Typ-Halbleitersubstrat 6 und die entartete p-Wanne 3 leicht so zu machen, daß sie im Zusammenhang sind, wobei eine Verschlechterung der Transistorschwellenspannung oder dergleichen vermindert wird.

Wie in Fig. 69 gezeigt, wird auf dem Bor mit einer Konzen tration im Bereich von etwa 1 × 10¹⁹ cm^-3 enthaltenden p-Typ-Halbleitersubstrat 6 die Bor mit einer Konzentration im Be reich von etwa 1 × 10¹⁵ cm^-3 enthaltende p-Typ-Störstellen schicht 2 durch epitaktisches Wachsen gebildet. Die Dicke der p-Typ-Störstellenschicht 2 ist 2-10 µm.

Auf dem Trennungsgebiet auf der Hauptoberfläche der p-Typ-Stör stellenschicht 2 wird der Feldoxidfilm 24 und auf dem aktiven Gebiet wird der Oxidfilm 29 für den Gateoxidfilm 26 gebildet. Der Feldoxidfilm 24 kann zuerst gebildet werden; und umgekehrt kann der Oxidfilm 29 zuerst gebildet werden.

Wie in der achten Ausführungsform werden danach die n-Typ-Stör stellenschicht 5, die entarteten p-Wannen 3, 8, die entarteten n-Wannen 4, 9 und der Transistor gebildet.

Gemäß dem Verfahren zum Herstellen der Halbleitereinrichtung in der zehnten Ausführungsform, wie vorstehend erläutert, kann ein Soft error auf der Grundlage der Elektronen einge schränkt werden, da durch das Vorhandensein der n-Typ-Stör stellenschicht 5 die durch α-Strahlung oder dergleichen in dem p-Typ-Halbleitersubstrat 6 erzeugte Potentialbarriere der Elektronen bezüglich der Oberseite der entarteten p-Wan ne 3 größer wird. Außerdem wird in dem p-Typ-Halbleitersub strat 6 die Lebensdauer der Elektronen klein und der Elek tronenfluß in das Source/Drain 25 auf der entarteten p-Wanne 3 unterbrochen.

Da ferner mittels epitaktischen Wachsens die n-Typ-Störstel lenschicht 5 gebildet wird, kann die Halbleitereinrichtung ein p-Typ-Halbleitersubstrat 6 mit großer Konzentration und eine entartete p-Wanne 3 mit einer Oberfläche mit kleiner Störstellenkonzentration zum Bilden eines Transistors er halten. Daher sind das p-Typ-Halbleitersubstrat 6 und die entartete p-Wanne 3 leicht so zu machen, daß sie im Zusam menhang sind, wobei eine Verschlechterung der Transistor schwellenspannung oder dergleichen vermindert wird und beim Herstellungsprozeß der Bereich der Prozeßbedingungen, zum Beispiel die Steuerung der Störstellenkonzentration, breit festgesetzt werden kann.

Die elfte Ausführungsform

Fig. 70 zeigt die Schnittansicht der Halbleitereinrichtung einer elften Ausführungsform der vorliegenden Erfindung, welche ein p-Typ-Halbleitersubstrat 6; eine n-Typ-Störstel lenschicht 5 in dem p-Typ-Halbleitersubstrat 6; eine p-Typ-Stör stellenschicht 10 in dem p-Typ-Halbleitersubstrat 6; entartete p-Wannen 3, 8 in dem p-Typ-Halbleitersubstrat 6 und entartete n-Wannen 4, 9 enthält.

Fig. 71 stellt die Störstellendichteverteilung längs des C-C′-Querschnitts des Halbleitersubstrats in Fig. 70 dar. Die Störstellendichteverteilung längs des B-B′-Querschnitts in Fig. 70 ist in Fig. 33 in der vierten Ausführungsform dar gestellt.

Auf der entarteten p-Wanne 3 ist eine Mehrzahl von Transis toren oder ein Einzeltransistor gebildet (nicht darge stellt). Wie in der zweiten Ausführungsform ist in einer Tiefe von 0-0,2 µm im Substrat, wie benötigt, in der ent arteten p-Wanne 3 eine Kanalimplantationsschicht zur Durch bruchverhütung und Schwellensteuerung gebildet. Außerdem ist unter dem Feldoxidfilm 24 eine Störstellenschicht der Kanal abschneideimplantation oder dergleichen zur Steuerung der Bildung des Kanals gebildet. Die n-Typ-Störstellenschicht 5 kommt mit dem Boden der entarteten p-Wanne 3 in Kontakt, aber die n-Typ-Störstellenschicht 5 kann mit der Seite der entarteten p-Wanne 3 in Kontakt kommen oder nicht.

Wie in der achten Ausführungsform kann ferner durch Transi storen auf der entarteten n-Wanne 4 und der entarteten p-Wanne 3 der CMOS als Logikschaltung gebildet werden. Ein Transistor als Speicherzelle kann auch auf der entarteten p-Wanne 3 gebildet werden. Zu dieser Zeit kann auf dem Bil dungsgebiet der p-Typ-Störstellenschicht 10 die entartete p-Wanne 3 auch breit gebildet werden. Daher kann der Wider stand gegen ein Latchup des CMOSFET des Logikschaltungsge biets beibehalten werden.

Gemäß der Substratstruktur des Speicherzellgebiets kann wie in der vierten Ausführungsform ein Soft error auf der Grund lage der Elektronen eingeschränkt werden, da durch das Vor handensein der n-Typ-Störstellenschicht 5 die durch α-Strah lung oder dergleichen in dem p-Typ-Halbleitersubstrat 6 er zeugte Potentialbarriere der Elektronen bezüglich der Ober seite der entarteten p-Wanne 3 größer und der Elektronenfluß in das Source/Drain 25 auf der entarteten p-Wanne 3 unter brochen wird.

Ferner stehen das Halbleitersubstrat 6, die p-Typ-Störstel lenschicht 10, die n-Typ-Störstellenschicht 5, die entarte ten p-Wannen 3, 8 und die p-Typ-Störstellenschicht 2 im elektrischen Zusammenhang. Daher ist kein unabhängiges Setzen jeden Potentials erforderlich. Folglich verschwindet die Beschränkung des Elementlayouts bei zunehmender Anzahl von Anschlüssen und ist es auch möglich, eine feinstruktu rierte Halbleitereinrichtung herzustellen.

Außerdem wird durch das Vorhandensein der p-Typ-Störstellen schicht 10 in dem Logikschaltungsgebiet und des Hochkonzen trations-p-Typ-Halbleitersubstrats 6 der Substratwiderstand verkleinert. Der Widerstand gegen ein Latchup kann in dem Logikschaltungsgebiet, das einen besonders großen Widerstand gegen ein Latchup benötigt, wirksam verbessert werden. Zur Verbesserung des Widerstandes gegen ein Latchup wird es be vorzugt, daß die Maximalkonzentration der p-Typ-Störstellen schicht 10 größer als diejenige der entarteten p-Wanne 3 ist.

Fig. 72 zeigt die Schnittansicht eines Prozeßschritts zum Herstellen des Substrats der Halbleitereinrichtung der elften Ausführungsform. Wie in der zehnten Ausführungsform wird auf dem Trennungsgebiet auf der Hauptoberfläche des Bor mit einer Konzentration im Bereich von etwa 1 × 10¹⁹ cm^-3 enthaltenden p-Typ-Halbleitersubstrats 6 der Feldoxidfilm 24 gebildet. Der Oxidfilm 29 wird auf dem aktiven Gebiet des p-Typ-Halbleitersubstrats 6 gebildet. Danach wird auf dem Speicherzellgebiet die n-Typ-Störstellenschicht 5 mit klei ner Konzentration gebildet.

Wenn die Störstellenkonzentration des implantierten Phos phors klein und die Tempertemperatur hoch oder die Temper zeit lang ist, wie in der ersten Ausführungsform, dann liegt der Fall vor, daß in dem Bildungsgebiet für die n-Typ-Stör stellenschicht 5 die p-Typ-Störstellenschicht gebildet wird. Es gibt jedoch keine Probleme mit der gebildeten p-Typ-Stör stellenschicht.

Ein Resist 45 wird gebildet. Der Resist 45 hat einen Öff nungsabschnitt auf dem Logikschaltungsgebiet. Bor, das p-Typ-Störstellenionen liefert, wird mit großer Energie durch den Öffnungsabschnitt in dem Bildungsgebiet hindurch unter den Bedingungen 500 keV-10 MeV, 5 × 10¹²-1 × 10¹⁶ cm^-2 implantiert, und eine p-Typ-Störstellenschicht 10 wird ge bildet. Eine p-Typ-Störstellenschicht 51 wird auch durch die Borimplantation gebildet.

Umgekehrt werden vor dem Bilden der p-Typ-Störstellenschicht 10 die entarteten Wannen 3, 4, 8 und 9 gebildet.

Gemäß dem Verfahren zum Herstellen der Halbleitereinrichtung in der elften Ausführungsform, wie vorstehend erläutert, kann ein Soft error auf der Grundlage der Elektronen einge schränkt werden, da durch das Vorhandensein der n-Typ-Stör stellenschicht 5 die durch α-Strahlung oder dergleichen in dem p-Typ-Halbleitersubstrat 6 erzeugte Potentialbarriere der Elektronen bezüglich der Oberseite der entarteten p-Wan ne 3 größer und der Elektronenfluß in das Source/Drain 25 auf der entarteten p-Wanne 3 unterbrochen wird.

Außerdem wird durch das Vorhandensein der p-Typ-Störstellen schicht 10 in dem Logikschaltungsgebiet und des Hochkonzen trations-p-Typ-Halbleitersubstrats 6 der Substratwiderstand verkleinert. Der Widerstand gegen ein Latchup kann in dem Logikschaltungsgebiet, das einen besonders großen Widerstand gegen ein Latchup benötigt, wirksam verbessert werden. Zur Verbesserung des Widerstands gegen ein Latchup wird es be vorzugt, daß die Maximalkonzentration der p-Typ-Störstellen schicht größer als die der entarteten p-Wanne 3 ist.

Die zwölfte Ausführungsform

Fig. 73 zeigt die Schnittansicht der Halbleitereinrichtung einer zwölften Ausführungsform der vorliegenden Erfindung, welche ein p-Typ-Halbleitersubstrat 6; eine n-Typ-Störstel lenschicht 7 in dem p-Typ-Halbleitersubstrat 6; eine p-Typ-Stör stellenschicht 2 in dem p-Typ-Halbleitersubstrat 6; entartete p-Wannen 3, 8 in dem p-Typ-Halbleitersubstrat 6 und entartete n-Wannen 4, 9 enthält.

Ferner ist bei der Störstellenstruktur des Halbleitersub strats die Struktur des Speicherzellgebiets dieselbe Struk tur wie in der fünften Ausführungsform und die Struktur des Logikschaltungsgebiets dieselbe wie in der dritten Ausfüh rungsform.

Wie in der ersten Ausführungsform ist auf der entarteten p-Wanne 3 eine Mehrzahl von Transistoren oder ein Einzeltran sistor gebildet (nicht dargestellt). In einer Tiefe von 0-0,2 µm im Substrat, wie benötigt, ist in der entarteten p-Wanne 3 eine Kanalimplantationsschicht zur Durchbruchver hütung und Schwellensteuerung gebildet. Außerdem ist unter dem Feldoxidfilm 24 eine Störstellenschicht der Kanalab schneideimplantation oder dergleichen zur Steuerung der Bildung des Kanals wie erforderlich gebildet.

Die n-Typ-Störstellenschicht 7 kommt mit dem Boden der ent arteten p-Wanne 3 in Kontakt, aber die n-Typ-Störstellen schicht 7 kann mit der Seite der entarteten p-Wanne 3 in Kontakt kommen oder nicht. Die entartete p-Wanne 3 ist von der p-Typ-Störstellenschicht 2 durch die n-Typ-Störstellen schicht 7 und die entartete n-Wanne 4 getrennt.

Auf der entarteten p-Wanne 8, der entarteten n-Wanne 4 und der entarteten n-Wanne 9 ist eine Mehrzahl von Transistoren oder ein Einzeltransistor gebildet (nicht dargestellt), und auf dem Logikschaltungsgebiet ist ein CMOS gebildet. In die sem Fall ist in einer Tiefe von 0-0,2 µm im Substrat, wie benötigt, in den entarteten Wannen eine Kanalimplantations schicht zur Durchbruchverhütung und Schwellensteuerung ge bildet. Außerdem ist unter dem Feldoxidfilm 24 eine Stör stellenschicht der Kanalabschneideimplantation oder derglei chen zur Steuerung der Bildung des Kanals wie erforderlich gebildet.

Gemäß der Substratstruktur der Halbleitereinrichtung wird durch das Hochkonzentrations-p-Typ-Halbleitersubstrat 6 die Lebensdauer der Elektronen in dem p-Typ-Halbleitersubstrat 6 des Speicherzellgebiets verkleinert. Außerdem wird der Fluß der Elektronen, der durch α-Strahlung oder dergleichen in dem p-Typ-Halbleitersubstrat 6 erzeugt wird und in das Source/Drain 25 auf der entarteten p-Wanne 3 fließt, unter brochen, da durch die entartete n-Wanne 4 und die n-Typ-Stör stellengebietsschicht 7 die entartete p-Wanne 3 elek trisch abgetrennt ist.

Ferner können das elektrische Potential der entarteten p-Wanne 3 in dem Speicherzellgebiet und das elektrische Po tential der entarteten p-Wanne 8 in dem Logikschaltungsge biet so festgesetzt sein, daß sie einander entgegengesetzt sind, da durch die entarteten n-Wannen 4, 9 die entartete p-Wanne 3 getrennt ist von der entarteten p-Wanne 8. Daher kann die Halbleitereinrichtung mit anderer Substratvor spannung betrieben werden.

Ferner stehen das Halbleitersubstrat 6, die p-Typ-Störstel lenschicht 2 und die entartete p-Wanne 8 im elektrischen Zusammenhang. Daher ist kein unabhängiges Setzen jeden Po tentials erforderlich. Folglich verschwindet die Beschrän kung des Elementlayouts bei zunehmender Anzahl von Anschlüs sen und ist es auch möglich, eine feinstrukturierte Halblei tereinrichtung herzustellen.

Wie in der zehnten Ausführungsform wird durch das Hochkon zentrations-p-Typ-Halbleitersubstrat 6 der Substratwider stand verkleinert. Der Widerstand gegen ein Latchup kann in dem Logikschaltungsgebiet wirksam verbessert werden.

Fig. 74 zeigt die Schnittansicht eines Prozeßschritts zum Herstellen des Substrats der Halbleitereinrichtung der zwölften Ausführungsform.

Wie in der zehnten Ausführungsform wird auf der Hauptober fläche des Bor mit einer Konzentration im Bereich von etwa 1 × 10¹⁹ cm^-3 enthaltenden p-Typ-Halbleitersubstrats 6 die p-Typ-Störstellenschicht 2 gebildet. Danach wird auf dem Tren nungsgebiet der p-Typ-Störstellenschicht 2 der Feldoxidfilm 24 gebildet. Der Oxidfilm 29 wird auf dem aktiven Gebiet der p-Typ-Störstellenschicht 2 gebildet.

Wie in Fig. 74 gezeigt, wird danach ein Resist 46 gebildet. Der Resist 46 hat einen Öffnungsabschnitt auf dem Speicher zellgebiet. Phosphor, der eine Quelle von n-Typ-Störstellen ionen ist, wird mit großer Energie durch den Öffnungsab schnitt in dem Bildungsgebiet hindurch unter den Bedingungen 500 keV-10 MeV, 1 × 10¹²-5 × 10¹⁴ cm^-2 implantiert, und das n-Typ-Störstellengebiet 7 wird gebildet.

Umgekehrt können die entarteten Wannen 3, 4, 8 und 9 vor dem Bilden der n-Typ-Störstellenschicht 7 gebildet werden.

Der Transistor, der dielektrische Zwischenschichtfilm 30, das Kontaktloch und der Kondensator oder dergleichen werden gebildet, und das Leiterbahnennetz wird gebildet (nicht dar gestellt).

Gemäß dem Verfahren zum Herstellen der Halbleitereinrichtung in der zwölften Ausführungsform, wie vorstehend erläutert, können das elektrische Potential der entarteten p-Wanne 3 in dem Speicherzellgebiet und das elektrische Potential der entarteten p-Wanne 8 in dem Logikschaltungsgebiet so festge setzt werden, daß sie entgegengesetzt zueinander sind, da die entartete p-Wanne 3 mittels der entarteten n-Wannen 4, 9 getrennt ist von der entarteten p-Wanne 8. Daher kann die Halbleitereinrichtung mit anderer Substratvorspannung be trieben werden.

Ferner wird durch das Hochkonzentrations-p-Typ-Halbleiter substrat 6 die Lebensdauer der Elektronen in dem p-Typ-Halb leitersubstrat 6 des Speicherzellgebiets verkleinert. Außerdem wird der Fluß der Elektronen, der durch α-Strahlung oder dergleichen in dem p-Typ-Halbleitersubstrat 6 erzeugt wird und in das Source/Drain 25 auf der entarteten p-Wanne 3 fließt, unterbrochen, da durch die entartete n-Wanne 4 und die n-Typ-Störstellengebietsschicht 7 die entartete p-Wanne 3 elektrisch abgetrennt ist.

Außerdem wird gemäß dem Verfahren zum Herstellen der Halb leitereinrichtung in der zwölften Ausführungsform, wie vor stehend erläutert, durch das Hochkonzentrations-p-Typ-Halb leitersubstrat 6 der Substratwiderstand verkleinert. Der Widerstand gegen ein Latchup kann in dem Logikschaltungsge biet wirksam verbessert werden.

Da in dem Logikschaltungsgebiet die p-Typ-Störstellenschicht 2 durch epitaktisches Wachsen gebildet wird, kann die Halb leitereinrichtung ein p-Typ-Halbleitersubstrat 6 mit großer Konzentration und eine entartete Wanne mit einer Oberfläche mit kleiner Störstellenkonzentration zum Bilden eines Tran sistors erhalten. Daher sind das p-Typ-Halbleitersubstrat 6, die p-Typ-Störstellenschicht 2 und die entartete p-Wanne 8 leicht so zu machen, daß sie im Zusammenhang sind, wobei eine Verschlechterung der Transistorschwellenspannung oder dergleichen vermindert wird und beim Herstellungsprozeß der Bereich der Prozeßbedingungen, zum Beispiel die Steuerung der Störstellenkonzentration, breit festgesetzt werden kann.

In dem Logikschaltungsgebiet ist kein unabhängiges Setzen jeden Potentials erforderlich. Folglich verschwindet, wie vorstehend erläutert, die Beschränkung des Elementlayouts bei zunehmender Anzahl von Anschlüssen und ist es auch mög lich, eine feinstrukturierte Halbleitereinrichtung herzu stellen.

Die dreizehnte Ausführungsform

Fig. 75 zeigt die Schnittansicht der Halbleitereinrichtung einer dreizehnten Ausführungsform der vorliegenden Erfin dung, welche ein p-Typ-Halbleitersubstrat 6; eine n-Typ-Stör stellenschicht 7 in dem p-Typ-Halbleitersubstrat 6; eine p-Typ-Störstellenschicht 10 in dem p-Typ-Halbleitersubstrat 6; entartete p-Wannen 3, 8 in dem p-Typ-Halbleitersubstrat 6 und entartete n-Wannen 4, 9 enthält.

Ferner ist bei der Störstellenstruktur des Halbleitersub strats die Struktur des Speicherzellgebiets dieselbe Struk tur wie in der fünften Ausführungsform und die Struktur des Logikschaltungsgebiets dieselbe wie in der elften Ausfüh rungsform.

Gemäß der Substratstruktur der Halbleitereinrichtung wird durch das Hochkonzentrations-p-Typ-Halbleitersubstrat 6 die Lebensdauer der Elektronen in dem p-Typ-Halbleitersubstrat 6 des Speicherzellgebiets verkleinert. Außerdem wird der Fluß der Elektronen, der durch p-Strahlung oder dergleichen in dem p-Typ-Halbleitersubstrat 6 erzeugt wird und in das Source/Drain 25 auf der entarteten p-Wanne 3 fließt, unter brochen, da durch die entartete n-Wanne 4 und die n-Typ-Stör stellengebietsschicht 7 die entartete p-Wanne 3 elek trisch abgetrennt ist. Daher kann ein Soft error wirksamer eingeschränkt werden.

Ferner können das elektrische Potential der entarteten p-Wanne 3 in dem Speicherzellgebiet und dasjenige der entarte ten p-Wanne 8 in dem Logikschaltungsgebiet so festgesetzt sein, daß sie einander entgegengesetzt sind, da mittels der entarteten n-Wannen 4, 9 die entartete p-Wanne 3 getrennt ist von der entarteten p-Wanne 8. Daher kann die Halbleiter einrichtung mit Substratvorspannung betrieben werden.

Ferner hängen das Halbleitersubstrat 6, die p-Typ-Störstel lenschicht 10 und die entartete p-Wanne 8 elektrisch zu sammen. Daher ist kein unabhängiges Setzen jeden Potentials erforderlich. Folglich verschwindet die Beschränkung des Elementlayouts bei zunehmender Anzahl von Anschlüssen und ist es auch möglich, eine feinstrukturierte Halbleiterein richtung herzustellen.

Wie in der elften Ausführungsform wird durch das Vorhanden sein der p-Typ-Störstellenschicht 10 in dem Logikschaltungs gebiet und des Hochkonzentrations-p-Typ-Halbleitersubstrats 6 der Substratwiderstand verkleinert. Der Widerstand gegen ein Latchup kann in dem Logikschaltungsgebiet, das einen großen Widerstand gegen ein Latchup besonders benötigt, wirksam verbessert werden.

Fig. 76 zeigt die Schnittansicht eines Prozeßschritts zum Herstellen des Substrats der Halbleitereinrichtung der drei zehnten Ausführungsform.

Wie in der zwölften Ausführungsform wird auf der Hauptober fläche des Bor mit einer Konzentration im Bereich von etwa 1 × 10¹⁹ cm^-3 enthaltenden p-Typ-Halbleitersubstrats 6 die p-Typ-Störstellenschicht 2 gebildet. Danach wird auf dem Tren nungsgebiet der p-Typ-Störstellenschicht 2 der Feldoxidfilm 24 gebildet. Der Oxidfilm 29 wird auf dem aktiven Gebiet der p-Typ-Störstellenschicht 2 und die n-Typ-Störstellenschicht 7 wird in dem Speicherzellgebiet der Halbleitereinrichtung gebildet.

Wie in Fig. 76 gezeigt, wird danach ein Resist 47 gebildet. Der Resist 47 hat einen Öffnungsabschnitt auf dem Logik schaltungsgebiet. Bor, das eine Quelle von p-Typ-Störstel lenionen ist, wird mit großer Energie durch den Öffnungsab schnitt in dem Bildungsgebiet hindurch unter den Bedingungen 500 keV-10 MeV, 5 × 10¹²-1 × 10¹⁶ cm^-2 implantiert, und die p-Typ-Störstellenschicht 10 wird gebildet.

Umgekehrt können die entarteten Wannen 3, 4, 8 und 9 vor dem Bilden der n-Typ-Störstellenschicht 7 und der p-Typ-Stör stellenschicht 10 gebildet werden.

Gemäß dem Verfahren zum Herstellen der Halbleitereinrichtung in der dreizehnten Ausführungsform, wie vorstehend erläu tert, können das elektrische Potential der entarteten p-Wanne 3 in dem Speicherzellgebiet und das elektrische Po tential der entarteten p-Wanne 8 in dem Logikschaltungsge biet so festgesetzt werden, daß sie entgegengesetzt zu einander sind, da die entartete p-Wanne 3 mittels der ent arteten n-Wannen 4, 9 getrennt ist von der entarteten p-Wanne 8. Daher kann die Halbleitereinrichtung mit anderer Substratvorspannung betrieben werden.

Ferner wird gemäß dem Verfahren zum Herstellen der Halblei tereinrichtung in der dreizehnten Ausführungsform, wie vor stehend erläutert, durch das Hochkonzentrations-p-Typ-Halb leitersubstrat 6 die Lebensdauer der Elektronen in dem p-Typ-Halbleitersubstrat 6 des Speicherzellgebiets verklei nert. Außerdem wird der Fluß der Elektronen, der durch α-Strahlung oder dergleichen in dem p-Typ-Halbleitersubstrat 6 erzeugt wird und in das Source/Drain 25 auf der entarteten p-Wanne 3 fließt, unterbrochen, da durch die entartete n-Wanne 4 und die n-Typ-Störstellengebietsschicht 7 die entartete p-Wanne 3 elektrisch abgetrennt ist. Daher kann ein Soft error wirksamer eingeschränkt werden.

Außerdem wird durch das Vorhandensein der p-Typ-Störstellen schicht 10 und des p-Typ-Halbleitersubstrats 6 in dem Logik schaltungsgebiet der Substratwiderstand verkleinert. Der Widerstand gegen ein Latchup kann in dem Logikschaltungsge biet, das einen großen Widerstand gegen ein Latchup beson ders benötigt, wirksam verbessert werden. Zur Verbesserung des Widerstandes gegen ein Latchup wird es bevorzugt, daß die Maximalkonzentration der p-Typ-Störstellenschicht größer als diejenige der entarteten p-Wanne 3 ist.

Da in dem Logikschaltungsgebiet die p-Typ-Störstellenschicht 2 durch epitaktisches Wachsen gebildet wird, kann die Halb leitereinrichtung ein p-Typ-Halbleitersubstrat 6 mit großer Konzentration und eine entartete Wanne mit einer Oberfläche mit kleiner Störstellenkonzentration zum Bilden eines Tran sistors erhalten. Daher sind das p-Typ-Halbleitersubstrat 6, die p-Typ-Störstellenschicht 10 und die entartete p-Wanne 8 leicht so zu machen, daß sie im elektrischen Zusammenhang sind, wobei eine Verschlechterung der Transistorschwellen spannung oder dergleichen vermindert wird und beim Herstel lungsprozeß der Bereich der Prozeßbedingungen, zum Beispiel die Steuerung der Störstellenkonzentration, breit festge setzt werden kann.

Claims

1. Halbleitereinrichtung, welche umfaßt:
ein Halbleitersubstrat (1, 6, 11) von einem ersten Leit fähigkeitstyp und mit einer ersten Störstellenkonzentration, eine auf einer Hauptoberfläche des Halbleitersubstrats ge bildete erste Störstellenschicht (3) von dem ersten Leit fähigkeitstyp und mit einer zweiten Störstellenkonzentration mit einem Störstellenkonzentrationsmaximum,
eine zweite Störstellenschicht (2, 5, 7) mit einer dritten Störstellenkonzentration, die im Kontakt mit der Unterseite der ersten Störstellenschicht (3) ist und deren Konzentra tion kleiner als ein Störstellenkonzentrationsmaximum der ersten Störstellenkonzentration und das Konzentrationsmaxi mum der zweiten Störstellenkonzentration ist, und
ein Element, das auf der ersten Störstellenschicht gebildet ist.

2. Halbleitereinrichtung nach Anspruch 1, bei welcher das Element ein MOS-Typ-Transistor ist, eine dritte Störstellenschicht eines zweiten Leitfähigkeits typs eine vierte Störstellenkonzentration aufweist und an eine vierte Störstellenschicht des ersten Leitfähigkeitstyps mit einer fünften Störstellenkonzentration grenzt, wobei auf einer anderen Hauptoberfläche des Halbleitersubstrats die dritte und die vierte Störstellenschicht gebildet sind, und auf wenigstens der dritten und der vierten Störstellen schicht ein CMOS-Transistor zum Steuern des MOS-Typ-Transis tors gebildet ist.

3. Halbleitereinrichtung nach Anspruch 2, bei welcher unter wenigstens der dritten und der vierten Störstellen schicht eine fünfte Störstellenschicht des ersten Leitfähig keitstyps gebildet ist.

4. Halbleitereinrichtung nach Anspruch 3, bei welcher die erste Störstellenschicht eine entartete p-Wanne (3) und das Element ein MOS-Typ-Transistor ist.

5. Halbleitereinrichtung nach Anspruch 4, bei welcher das Störstellenkonzentrationsmaximum der zweiten Störstel lenkonzentration und ein Störstellenkonzentrationsmaximum der dritten Störstellenkonzentration kleiner als die erste Störstellenkonzentration sind.

6. Halbleitereinrichtung, welche umfaßt:
ein Halbleitersubstrat (1, 6, 11) von einem ersten Leit fähigkeitstyp und mit einer ersten Störstellenkonzentration,
eine auf einer Hauptoberfläche des Halbleitersubstrats ge bildete erste Störstellenschicht (3) von dem ersten Leit fähigkeitstyp und mit einer zweiten Störstellenkonzentration mit einem Störstellenkonzentrationsmaximum, das kleiner als die erste Störstellenkonzentration ist,
eine mit der Unterseite der ersten Störstellenschicht in Kontakt kommende zweite Störstellenschicht (2, 5, 7) von einem zweiten Leitfähigkeitstyp und mit einer dritten Stör stellenkonzentration mit einem Störstellenkonzentrations maximum, das kleiner als die erste Störstellenkonzentration ist, und
ein Element, das auf der ersten Störstellenschicht gebildet ist.

7. Halbleitereinrichtung nach Anspruch 6, bei welcher die erste Störstellenschicht eine entartete p-Wanne (3) und das Element ein MOS-Typ-Transistor ist.

8. Halbleitereinrichtung nach Anspruch 6, bei welcher das Element ein MOS-Typ-Transistor ist, eine dritte Störstellenschicht des zweiten Leitfähigkeits typs eine vierte Störstellenkonzentration aufweist und an eine vierte Störstellenschicht des ersten Leitfähigkeitstyps mit einer fünften Störstellenkonzentration grenzt, wobei auf einer anderen Hauptoberfläche des Halbleitersubstrats die dritte und die vierte Störstellenschicht gebildet sind, und auf wenigstens der dritten und der vierten Störstellen schicht ein CMOS-Transistor gebildet ist, der den MOS-Typ-Transistor steuert.

9. Halbleitereinrichtung nach Anspruch 8, bei welcher unter wenigstens der dritten und der vierten Störstellen schicht eine fünfte Störstellenschicht des ersten Leitfähig keitstyps gebildet ist.

10. Verfahren zum Herstellen einer Halbleitereinrichtung, welches die Schritte umfaßt:
einen Schritt zum Bilden einer ersten Störstellenschicht (3) mit einer ersten Störstellenkonzentration auf einer Haupt oberfläche eines Halbleitersubstrats (1, 6, 11) von einem ersten Leitfähigkeitstyp und mit einer zweiten Störstellen konzentration,
einen Schritt zum Bilden einer zweiten Störstellenschicht (2, 5, 7) von dem ersten Leitfähigkeitstyp und mit einer dritten Störstellenkonzentration auf der ersten Störstellen schicht und
einen Schritt zum Bilden eines Elements auf der zweiten Störstellenschicht (2, 5, 7), wobei die erste Störstellenkonzentration kleiner als die zweite Störstellenkonzentration und die dritte Störstellen konzentration größer als die erste Störstellenkonzentration wird.

11. Verfahren zum Herstellen einer Halbleitereinrichtung nach Anspruch 10, bei welchem durch epitaktisches Wachsen die erste Störstellenschicht (3) und durch Ionenimplantation die zweite Störstellenschicht (2, 5, 7) gebildet wird.

12. Verfahren zum Herstellen einer Halbleitereinrichtung nach Anspruch 10, welches die Schritte enthält:
einen Schritt zum Bilden einer dritten Störstellenschicht von einem zweiten Leitfähigkeitstyp und mit einer vierten Störstellenkonzentration auf einer anderen Oberfläche des Halbleitersubstrats,
einen Schritt zum Bilden einer vierten Störstellenschicht von dem ersten Leitfähigkeitstyp und mit einer fünften Stör stellenkonzentration auf der anderen Oberfläche des Halblei tersubstrats neben der dritten Störstellenschicht und
einen Schritt zum Bilden eines CMOS zum Steuern des Elements auf wenigstens der dritten und der vierten Störstellen schicht.

13. Verfahren zum Herstellen einer Halbleitereinrichtung nach Anspruch 12, welches einen Schritt zum Bilden einer fünften Störstellenschicht des ersten Leitfähigkeitstyps auf der anderen Oberfläche des Halbleitersubstrats neben der ersten Störstellenschicht enthält.