JP2003078032A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2003078032A JP2001268607A JP2001268607A JP2003078032A JP 2003078032 A JP2003078032 A JP 2003078032A JP 2001268607 A JP2001268607 A JP 2001268607A JP 2001268607 A JP2001268607 A JP 2001268607A JP 2003078032 A JP2003078032 A JP 2003078032A
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Tatsuya Kunikiyo
辰也 國清
Takeshi Hamamoto
武史 濱本
Yoshinori Tanaka
義典 田中
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Abstract

(57)【要約】 【課題】 複数のセンスアンプの駆動に起因して、個々
のセンスアンプのセンス速度が低下することを防止した
半導体装置を提供する。 【解決手段】 エピタキシャル層３の主面内には、Ｐ型
不純物を含んだＰ型ウエル層６が選択的に配設され、Ｐ
型ウエル層６の底面に接するようにＮ型不純物を含んだ
Ｎ型ボトム層７が配設されている。そして、Ｐ型ウエル
層２はＮ型ボトム層７に接する厚さに配設され、Ｎ型ボ
トム層７とＰ型ウエル層２でＰＮ接合が形成されてい
る。また、エピタキシャル層３の主面内には、Ｐ型ウエ
ル層６を間に挟むように、Ｎ型不純物を含んだＮ型ウエ
ル層４およびＰ型不純物を含んだＰ型ウエル層５が選択
的に配設されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に、ＤＲＡＭ(Dynamic Random Ac
cess Memory)等のセンスアンプを備える半導体装置およ
びその製造方法に関する。
【０００２】
【従来の技術】＜メモリセルの構成＞ＤＲＡＭの一例と
して、図１７に、１つのメモリセルに１つのＮチャネル
ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）を有する
１トランジスタセル方式のＤＲＡＭ９０のメモリセル部
分の構成を示す。
【０００３】図１７において、平行に配設された２本の
データ線ＤＬ０およびＤＬ１と、平行に配設された２本
のワード線ＷＬ０およびＷＬ１とが交差する４つの部分
において、それぞれ、ＮＭＯＳトランジスタＭ０、Ｍ
１、Ｍ２およびＭ３を有するメモリセルＭＣ０、ＭＣ
１、ＭＣ２およびＭＣ３が配設されている。
【０００４】ＮＭＯＳトランジスタＭ０のゲート電極お
よびドレイン電極は、ワード線ＷＬ０およびデータ線Ｄ
Ｌ０に接続され、ＮＭＯＳトランジスタＭ１のゲート電
極およびドレイン電極は、ワード線ＷＬ０およびデータ
線ＤＬ１に接続され、ＮＭＯＳトランジスタＭ２のゲー
ト電極およびドレイン電極は、ワード線ＷＬ１およびデ
ータ線ＤＬ０に接続され、ＮＭＯＳトランジスタＭ３の
ゲート電極およびドレイン電極は、ワード線ＷＬ１およ
びデータ線ＤＬ１に接続されている。
【０００５】また、ＮＭＯＳトランジスタＭ０、Ｍ１、
Ｍ２およびＭ３のそれぞれのソース電極と接地電位との
間には、キャパシタＣＳが接続されている。
【０００６】データ線ＤＬ０およびＤＬ１には、それぞ
れセンスアンプＳＡが接続され、また、データ線ＤＬ０
およびＤＬ１の一方端は、それぞれ列選択スイッチＣＷ
０およびＣＷ１によりデータ入出力線ＩＯとの接続、非
接続が制御される構成となっている。なお、センスアン
プＳＡはセンスアンプ駆動信号により動作が制御される
スイッチＳＷ０およびＳＷ１を有している。
【０００７】また、データ線ＤＬ０およびＤＬ１の他方
端は、プリチャージスイッチＰＷ０およびＰＷ１によ
り、プリチャージ電圧供給線ＰＬとの接続、非接続が制
御される構成となっている。なお、データ線ＤＬ０およ
びＤＬ１には容量ＣＤが寄生している。
【０００８】次に、ＤＲＡＭ９０の動作について図１７
を参照して説明する。 ＜プリチャージ動作＞ＤＲＡＭにおいては、メモリセル
の動作に先だってプリチャージ動作が行われる。プリチ
ャージ動作は、データ線ＤＬ０およびＤＬ１を所定のプ
リチャージ電圧ＶＰに設定する動作であり、プリチャー
ジ電圧ＶＰは書き込み電圧ＶＤＤの半分（ＶＰ＝ＶＤＤ
／２）が一般的である。
【０００９】キャパシタへの書き込み電圧ＶＤＤと０Ｖ
との中間値にプリチャージ電圧ＶＰを設定することによ
り、データ線の充放電に伴う消費電力および雑音を低減
できる。
【００１０】プリチャージ動作は、プリチャージクロッ
クがオンすることでスタートし、プリチャージクロック
がオフするとプリチャージ電圧ＶＰはデータ線の寄生容
量ＣＤにフローティング状態で保持される。
【００１１】＜読み出し動作＞特定のメモリセル、例え
ば、メモリセルＭ０のデータを読み出す動作について説
明する。
【００１２】まず、メモリセルＭ０が接続されたワード
線ＷＬ０を選択し、パルス電圧（ワードパルス）を印加
する。これにより、メモリセルＭ０内のキャパシタＣＳ
の情報電圧（ＶＤＤあるいは０）に応じた信号電圧ＶＳ
が、プリチャージ電圧に重畳され正あるいは負の信号と
してデータ線ＤＬ０に出力される。ここで、キャパシタ
の情報がデータ線に出力される動作を「データの呼び出
し」と呼称する場合もある。信号電圧ＶＳは以下の数式
（１）で表される。
【００１３】
【数１】
【００１４】一般にキャパシタＣＳの容量は、寄生容量
ＣＤに比べてはるかに小さく、昨今では、半導体チップ
の面積を小さくするために、メモリセルを小型化し、１
本のデータ線にはできるだけ多数のメモリセルを接続す
る傾向にあるため、キャパシタＣＳはさらに小さく、寄
生容量ＣＤはさらに大きくなる傾向にある。
【００１５】小さな正負の信号である信号電圧ＶＳは、
データ線ＤＬ０およびＤＬ１に接続されたセンスアンプ
ＳＡで検出され増幅される。
【００１６】このセンスアンプＳＡは、プリチャージ電
圧ＶＰ（ＶＤＤ／２）を参照電圧として動作し、もし信
号電圧ＶＳがＶＤＤ／２より大きければセンスアンプＳ
Ａの出力電圧はＶＤＤとなり、ＶＤＤ／２より小さけれ
ば０となる。
【００１７】このキャパシタＣＳの情報に対応した増幅
電圧を、列選択スイッチＣＷ０およびＣＷ１をオンする
ことで外部に出力して、読み出し動作は完了する。この
とき、選択したワード線（ここではワード線ＷＬ０）上
の全ての非選択メモリセル（ここではメモリセルＭ１）
の情報も、データ線ＤＬ１に呼び出され、センスアンプ
ＳＡで増幅される。
【００１８】ワードパルスが印加されると、そのワード
線上の全てのメモリセルの情報は破壊される。すなわ
ち、キャパシタＣＳの容量が寄生容量ＣＤに比べて十分
小さいので、ＶＤＤあるいは０ＶであったキャパシタＣ
Ｓのストレージノードは、その情報電圧とは無関係に、
プリチャージ電圧に充電されてしまう。
【００１９】より詳細には、２値情報に対応したストレ
ージノード電圧は、ワードパルスが印加されると、ＶＤ
Ｄから（ＶＤＤ／２）＋ＶＳに、あるいは、０Ｖから
（ＶＤＤ／２）−ＶＳに変化する。つまり、ストレージ
ノードの２進情報の電圧マージンは、ＶＤＤから２ＶＳ
に減少するため、情報が破壊されたのと同じ状態にな
る。
【００２０】そこで、全てのデータ線にセンスアンプを
設け、これらのセンスアンプで同時に信号電圧ＶＳをＶ
ＤＤあるいは０Ｖに増幅し、それぞれのメモリセルに再
書き込みしなければならない。
【００２１】従って、読み出し動作時には、選択ワード
線上の全てのメモリセルに対して、微小な信号電圧ＶＳ
の呼び出し・増幅・再書き込みといった一連の動作が並
列に行われ、その中の選択したメモリセルが接続される
データ線の情報だけが、読み出し情報として外部に取り
出される。
【００２２】＜書き込み動作＞選択したメモリセル、例
えば、メモリセルＭ０への書き込み動作は、ワード線Ｗ
Ｌ０にワードパルスを印加し、データ線ＤＬ０に２値の
情報電圧（ＶＤＤあるいは０Ｖ）の何れかを与えること
により、実行される。
【００２３】しかしながら、上記で説明したように、ワ
ードパルスを印加したことによる非選択セルの情報破壊
を防がなければならないので、書き込み動作に先立って
読み出し動作が行われる。
【００２４】すなわち、ワード線ＷＬ０上の全てのメモ
リセルに対して、上述した読み出し動作を行い、それぞ
れのデータ線に、メモリセルの情報に対応した増幅電圧
を一時的に保持する。
【００２５】その後、列選択スイッチＣＷ０をオンし
て、選択したデータ線ＤＬ０上の増幅電圧を外部（デー
タ入出力線ＩＯ）からの書き込み情報電圧で強制的に置
き換えて、書き込み情報電圧を選択したメモリセルＭＣ
０のキャパシタＣＳに入力する。
【００２６】このとき、選択したワード線（ここではワ
ード線ＷＬ０）上の全ての非選択データ線（ここではデ
ータ線ＤＬ１）の増幅電圧は、非選択セル（ここではメ
モリセルＭＣ１）に再書き込みされる。
【００２７】以上の動作により、選択セルの読み出しあ
るいは書き込み動作の如何によらず、選択ワード線上の
非選択メモリセルでは、微小な信号電圧ＶＳの呼び出し
・増幅・再書き込みといった一連の動作が行われること
になる。
【００２８】なお、十分な信号電圧をデータ線に取り出
すために、あるいは、電圧ＶＤＤをキャパシタＣＳに書
き込むために、ワードパルス電圧は電圧ＶＤＤとセルト
ランジスタのしきい値電圧Ｖthの和以上の電圧として与
えられる。
【００２９】＜リフレッシュ動作＞ＤＲＡＭ固有のリフ
レッシュ動作は、上記で説明した読み出し動作を、全て
のワード線に対して順次行うことで実現できる。
【００３０】すなわち、リフレッシュ動作はワード線単
位で行われ、そのワード線上の全てのメモリセルが同時
にリフレッシュされる。これにより、メモリセル内のキ
ャパシタＣＳのストレージノードの電圧は、電流リーク
などで低下していても初期の値に再生されることにな
る。全てのワード線を順次選択し、それを繰り返し続け
ることによって、全てのメモリセルの情報が再生され、
半導体チップ全体として記憶情報が保持される。
【００３１】＜ＤＲＡＭの全体構成＞図１８に、ＤＲＡ
Ｍの全体構成を示す。図１８は一般的なＤＲＡＭの平面
構成例を模式的に示す図であり、図１７を用いて説明し
たＤＲＡＭ９０のメモリセル部分は、メモリアレイブロ
ックＭＡＢに含まれている。
【００３２】複数のメモリアレイブロックＭＡＢが２列
に配列され、当該配列で挟まれる中央に電源が配設され
て中央帯電源ＣＰＷを構成している。
【００３３】なお、図１８には示さないが、中央帯電源
ＣＰＷには、外部電源の接続および接地のためのパッド
や、外部電源電圧を内部電源電圧に降圧するための降圧
器(Voltage Down Converter)ＶＤＣ、内部電源電圧およ
び接地電圧を伝送するための配線等が配設されている。
また、メモリアレイブロックＭＡＢにおいては、複数の
メモリセルが配列されてメモリアレイが構成され、ま
た、センスアンプ等の周辺回路等が配設されている。
【００３４】図１９は図１８に示したメモリアレイブロ
ックＭＡＢの構成を模式的に示しており、メモリアレイ
ブロックＭＡＢが複数のメモリアレイＭＡで構成されて
いる状態を示している。
【００３５】ここで、メモリアレイブロックＭＡＢ中の
１つのメモリアレイＭＡの構成を図２０に示す。
【００３６】図２０に示すように、複数のメモリセルＭ
Ｃが所定間隔でマトリクス状に配列されてメモリセルア
レイを構成している。そして、同一列方向のメモリセル
ＭＣはデータ線である共通のビット線ＢＬに接続され、
当該ビット線ＢＬはセンスアンプＳＡに接続されてい
る。１つのセンスアンプには２本のビット線ＢＬが接続
され、ビット線対を構成している。
【００３７】平行して配設される複数のビット線ＢＬに
直交するように複数のワード線ＷＬが配設され、各ワー
ド線ＷＬは、同一行方向のメモリセルＭＣに共通に接続
されている。
【００３８】ここで、図２０においてはメモリセルＭＣ
をＭＯＳトランジスタの活性領域の輪郭形状として示し
ており、ビット線ＢＬはＭＯＳトランジスタのソース・
ドレイン層に接続され、ワード線ＷＬはＭＯＳトランジ
スタのゲート電極として示している。
【００３９】なお、センスアンプＳＡは、接続される２
本のビット線ＢＬのうち、一方の電圧を参照電圧として
使用する。
【００４０】次に、図２０の構成のうち、センスアンプ
ＳＡの周囲の構成について図２１を用いて説明する。
【００４１】図２１に示すように、センスアンプＳＡ
は、直列に接続されたＰチャネルＭＯＳトランジスタ
（ＰＭＯＳトランジスタ）Ｐ１およびＮＭＯＳトランジ
スタＮ１と、同じく直列に接続されたＰＭＯＳトランジ
スタＰ２およびＮＭＯＳトランジスタＮ２とを有し、Ｐ
ＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ
１のゲート電極は、共通してＰＭＯＳトランジスタＰ２
およびＮＭＯＳトランジスタＮ２の接続ノードに接続さ
れ、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジ
スタＮ２のゲート電極は、共通してＰＭＯＳトランジス
タＰ１およびＮＭＯＳトランジスタＮ１の接続ノードに
接続されている。
【００４２】そして、ＰＭＯＳトランジスタＰ１および
ＮＭＯＳトランジスタＮ１の接続ノードはビット線ＢＬ
に接続され、ＰＭＯＳトランジスタＰ２およびＮＭＯＳ
トランジスタＮ２の接続ノードはビット線／ＢＬに接続
されている。
【００４３】ビット線ＢＬとビット線／ＢＬとで１組の
ビット線対を構成し、ビット線ＢＬおよび／ＢＬは、列
選択線ＣＳＬの信号により制御されるＮＭＯＳトランジ
スタＭＳＷにより、データ入出力線ＩＯおよび／ＩＯと
の接続、非接続が制御される構成となっている。
【００４４】また、複数のビット線対に直交するよう
に、電源配線ＷＲ１およびＷＲ２、センスイネーブル配
線ＳＥｐおよびＳＥｎが配設されている。
【００４５】電源配線ＷＲ１は、内部電圧ＶＤＤが供給
される配線であり、センスイネーブル配線ＳＥｐと対を
なし、両者はドライバートランジスタであるＰＭＯＳト
ランジスタＭＰ１を介して電気的に接続される構成とな
っている。
【００４６】電源配線ＷＲ２は、接地電圧ＧＮＤが供給
される配線であり、センスイネーブル配線ＳＥｎと対を
なし、両者はドライバートランジスタであるＮＭＯＳト
ランジスタＭＮ１を介して電気的に接続される構成とな
っている。
【００４７】そして、センスアンプＳＡを構成するＰＭ
ＯＳトランジスタＰ１およびＰ２のソース電極は、セン
スイネーブル配線ＳＥｐに接続され、ＮＭＯＳトランジ
スタＮ１およびＮ２のソース電極は、センスイネーブル
配線ＳＥｎに接続される構成となっている。
【００４８】このような構成においては、ＰＭＯＳトラ
ンジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１に、
センスアンプ駆動信号／ＳＡＥおよびＳＡＥが印加され
たときのみ、センスアンプＳＡを構成するＰＭＯＳトラ
ンジスタＰ１およびＰ２のソース電極、およびＮＭＯＳ
トランジスタＮ１およびＮ２のソース電極に、内部電圧
ＶＤＤおよび接地電圧ＧＮＤが印加され、それ以外のと
きには、上記ソース電極はフローティングになってい
る。この動作は、センスアンプのスタンバイ電流を低減
するために行われる。
【００４９】図２２に、メモリアレイＭＡに配設されて
いるセンスアンプＳＡへの電源供給のための配線図を模
式的に示す。
【００５０】図２１を用いて説明したように、センスア
ンプＳＡには、電源配線ＷＲ１、センスイネーブル配線
ＳＥｐを介して内部電圧ＶＤＤが、電源配線ＷＲ２、セ
ンスイネーブル配線ＳＥｎを介して接地電圧ＧＮＤが供
給されるが、電源配線ＷＲ１およびＷＲ２は、図２２に
示されるように、中央帯電源ＣＰＷに接続されているメ
ッシュパワーラインＭＰＬ１およびＭＰＬ２を介して電
圧が固定される構成となっている。
【００５１】そして、１本のメッシュパワーラインには
複数の電源配線が接続されている。すなわち、メッシュ
パワーラインＭＰＬ１は内部電圧ＶＤＤを供給する配線
であり、各メモリアレイＭＡ内に配設された電源配線Ｗ
Ｒ１に接続されている。また、メッシュパワーラインＭ
ＰＬ２は接地電圧ＧＮＤを供給する配線であり、各メモ
リアレイＭＡ内に配設された電源配線ＷＲ２に接続され
ている。
【００５２】なお、メッシュパワーラインＭＰＬ１およ
びＭＰＬ２は、それぞれ交互に複数配設され、複数のメ
ッシュパワーラインＭＰＬ１は、外部電源電圧Ｖｄｄを
内部電圧ＶＤＤに降圧するための降圧器ＶＤＣの出力線
ＯＬ１に接続されている。なお、外部電源電圧Ｖｄｄ
は、外部電圧パッドＰＤ２を介して、半導体チップの外
部から供給される。
【００５３】また、複数のメッシュパワーラインＭＰＬ
２は、接地パッドＰＤ１に接続される接地線ＯＬ２に接
続されている。
【００５４】
【発明が解決しようとする課題】ここで、図２３に示す
タイミングチャートを用いて、図２１を参照してメモリ
セルからのデータの読み出し時の問題点について説明す
る。
【００５５】図２３は、センスイネーブル配線ＳＥｐお
よびＳＥｎと、ビット線ＢＬおよび／ＢＬの電圧変化に
ついて示しており、実線で示す波形が問題となる現象を
表し、破線で示す波形が理想的な波形である。
【００５６】図２３において矢示するタイミングでセン
スアンプ駆動信号ＳＡＥおよび／ＳＡＥを与えると、セ
ンスイネーブル配線ＳＥｐを介して、センスアンプＳＡ
を構成するＰＭＯＳトランジスタＰ１およびＰ２のソー
ス電極には内部電圧ＶＤＤが供給され、ＮＭＯＳトラン
ジスタＮ１およびＮ２のソース電極には、センスイネー
ブル配線ＳＥｎを介して接地電圧ＧＮＤが供給される。
【００５７】このとき、理想的には、ビット線ＢＬはセ
ンスアンプ駆動信号ＳＡＥが与えられるタイミングで破
線で示すように急峻に立ち上がり、ビット線ＢＬはセン
スアンプ駆動信号／ＳＡＥが与えられるタイミングで急
峻に立ち下がる。
【００５８】しかし、複数のセンスアンプＳＡが一斉に
オンすると、図２３に示すように、センスイネーブルＳ
ＥｐおよびＳＥｎの電位がそれぞれ、ΔＶＤＤとΔＧＮ
Ｄだけ変動する。
【００５９】これは、センスイネーブル配線ＳＥｐおよ
びＳＥｎには複数のセンスアンプが接続されるため配線
長が長く、配線容量が大きく、配線容量に起因する電圧
降下がセンスイネーブル配線ＳＥｐで起こり、電圧上昇
がセンスイネーブル配線ＳＥｎで起こるためである。こ
の電圧変化を引き起こす電子電流とホール電流のそれぞ
れの時間積分値は、電荷保存則により同じになる。
【００６０】このように、センスアンプを駆動するため
の内部電圧ＶＤＤや接地電圧ＧＮＤが変動すると、セン
スアンプを構成するトランジスタの駆動能力が低減する
ため、ワード線にワードパルスが与えられて読み出しが
開始されてから、ビット線上の情報をセンスして弁別す
るまでの遅延時間ｔＲＣＤが長くなる。この結果、セン
スアンプのセンス動作が鈍くなるという問題点が生じる
ことになる。
【００６１】本発明は上記のような問題点を解消するた
めになされたもので、複数のセンスアンプの駆動に起因
して、個々のセンスアンプのセンス速度が低下すること
を防止した半導体装置を提供することを目的とする。
【００６２】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、半導体基板の主面全面に配設され、
その上方に複数の配線層が配設される第１導電型の主半
導体層と、前記主半導体層の第１の主面内に選択的に配
設された第１導電型の第１の半導体層と、前記第１の半
導体層を間に挟むように、前記第１の半導体層に隣接し
て前記主半導体層の前記第１の主面内に選択的に配設さ
れた第１導電型の第２の半導体層および第２導電型の第
３の半導体層と、少なくとも前記第１の半導体層の底面
に接するように、前記第１の半導体層下部の前記主半導
体層内部に選択的に配設された第２導電型の第４の半導
体層と、前記主半導体層の第２の主面内全面に配設され
た第１導電型の第５の半導体層と、を備え、前記第５の
半導体層は、前記第４の半導体層とＰＮ接合を形成する
厚さに配設され、前記第５の半導体層と前記第４の半導
体層との間に接合容量を有し、前記複数の配線層は、第
１の電圧が供給される第１の電源配線と、第１の電圧よ
りも低い第２の電圧が供給される第２の電源配線と、を
有し、前記第３の半導体層は、前記第１の電源配線に電
気的に接続され、前記第２の半導体層は、前記第２の電
源配線に電気的に接続される。
【００６３】本発明に係る請求項２記載の半導体装置
は、前記主半導体層がエピタキシャル基板のエピタキシ
ャル層に相当し、前記第５の半導体層は、前記半導体基
板の前記主面全面を覆うように配設される。
【００６４】本発明に係る請求項３記載の半導体装置
は、前記主半導体層がＳＯＩ基板のＳＯＩ層に相当し、
前記第５の半導体層は、前記ＳＯＩ層の下部に配設され
た埋め込み絶縁膜の主面全面を覆うように配設される。
【００６５】本発明に係る請求項４記載の半導体装置
は、前記第１および第３の半導体層の厚さは同じであ
り、前記第４の半導体層は、前記第３の半導体層の底面
にも接触するように配設される。
【００６６】本発明に係る請求項５記載の半導体装置
は、前記第５の半導体層が、前記第１の半導体層の下部
に対応する第１の領域と、前記第２の半導体層の下部に
対応する第２の領域とに区分され、前記第２の領域の厚
さは、前記第１の領域の厚さよりも厚く、前記第２の領
域が前記第２の半導体層の方向に突出するように配設さ
れる。
【００６７】本発明に係る請求項６記載の半導体装置
は、前記第２の半導体層および前記主半導体層を貫通し
て、前記第５の半導体層の、前記第１の領域と前記第２
の領域との境界部に達する第１導電型のプラグ層をさら
に備え、前記第２の電圧が前記プラグ層を介して前記第
５の半導体層に与えられる。
【００６８】本発明に係る請求項７記載の半導体装置
は、前記第１および第２の電源配線が、センスアンプの
駆動電源を供給する配線である。
【００６９】本発明に係る請求項８記載の半導体装置
は、前記第１および第２の電源配線が、インバータの駆
動電源を供給する配線である。
【００７０】本発明に係る請求項９記載の半導体装置の
製造方法は、半導体基板の主面全面に配設され、その上
方に複数の配線層が配設される第１導電型の主半導体層
と、前記主半導体層の第１の主面内に選択的に配設され
た第１導電型の第１の半導体層と、前記第１の半導体層
を間に挟むように、前記第１の半導体層に隣接して前記
主半導体層の前記第１の主面内に選択的に配設された第
１導電型の第２の半導体層および第２導電型の第３の半
導体層と、少なくとも前記第１の半導体層の底面に接す
るように、前記第１の半導体層下部の前記主半導体層内
部に選択的に配設された第２導電型の第４の半導体層
と、前記主半導体層の第２の主面内全面に配設された第
１導電型の第５の半導体層と、を備える半導体装置の製
造方法であって、前記半導体基板として第１導電型の不
純物を比較的高濃度に有する基板を準備する工程(ａ)
と、前記半導体基板の主面全面に前記主半導体層を形成
した後、前記第１ないし第４の半導体層を形成する前
に、前記半導体基板を９００℃〜１２００℃の温度範囲
で、３０分以上加熱することで、前記半導体基板中の前
記第１導電型の不純物を拡散させて前記第５の半導体層
を形成する工程(ｂ)とを備えている。
【００７１】本発明に係る請求項１０記載の半導体装置
の製造方法は、前記工程(ｂ)が、前記主半導体層の前記
第１の主面内に選択的に素子分離絶縁膜を形成する工程
を兼用する。
【００７２】本発明に係る請求項１１記載の半導体装置
の製造方法は、前記半導体基板の加熱時間は、１５０分
ないし４００分である。
【００７３】本発明に係る請求項１２記載の半導体装置
の製造方法は、半導体基板の主面全面に配設され、その
上方に複数の配線層が配設される第１導電型の主半導体
層と、前記主半導体層の第１の主面内に選択的に配設さ
れた第１導電型の第１の半導体層と、前記第１の半導体
層を間に挟むように、前記第１の半導体層に隣接して前
記主半導体層の前記第１の主面内に選択的に配設された
第１導電型の第２の半導体層および第２導電型の第３の
半導体層と、少なくとも前記第１の半導体層の底面に接
するように、前記第１の半導体層下部の前記主半導体層
内部に選択的に配設された第２導電型の第４の半導体層
と、前記主半導体層の第２の主面内全面に配設された第
１導電型の第５の半導体層とを備える半導体装置の製造
方法であって、半導体基板の主面全面に前記主半導体層
を形成した後、前記第１ないし第４の半導体層を形成す
る前に、前記主半導体層の全面に渡って第１導電型の不
純物をイオン注入し、前記第５の半導体層を形成する工
程を備えている。
【００７４】
【発明の実施の形態】＜Ａ．実施の形態１＞ ＜Ａ−１．装置構成＞本発明に係る実施の形態１の半導
体装置として、図１にＤＲＡＭ１００の特徴部の断面構
成を示す。
【００７５】図１に示すように、ＤＲＡＭ１００は、Ｐ
型不純物を比較的高濃度（Ｐ+）に含んだ半導体基板１
（例えばシリコン基板）の主面全面に、Ｐ型不純物を含
んだＰ型ウエル層２が配設され、Ｐ型ウエル層２上には
Ｐ型不純物を比較的低濃度（Ｐ-）に含んだエピタキシ
ャル層３が配設されている。
【００７６】エピタキシャル層３の主面内には、Ｐ型不
純物を含んだＰ型ウエル層６が選択的に配設され、Ｐ型
ウエル層６の底面に接するようにＮ型不純物を含んだＮ
型ボトム層７が配設されている。そして、Ｐ型ウエル層
２はＮ型ボトム層７に接する厚さに配設され、Ｎ型ボト
ム層７とＰ型ウエル層２でＰＮ接合が形成されている。
【００７７】また、エピタキシャル層３の主面内には、
Ｐ型ウエル層６を間に挟むように、Ｎ型不純物を含んだ
Ｎ型ウエル層４およびＰ型不純物を含んだＰ型ウエル層
５が選択的に配設されている。
【００７８】なお、図１ではエピタキシャル層３の占め
る割合は小さく示されているが、実際には、半導体基板
１と厚さ６μｍ程度のエピタキシャル層３とで、エピタ
キシャル基板が構成され、Ｐ型ウエル層２は、Ｎ型ウエ
ル層４、Ｐ型ウエル層５および６とともにエピタキシャ
ル層３の主面内に配設されている。
【００７９】そして、Ｎ型ウエル層４およびＰ型ウエル
層５の主面内には、ＳＴＩ(ShallowTrench Isolation）
と呼称される素子分離絶縁膜８が選択的に配設され、Ｍ
ＯＳトランジスタの形成領域が規定されている。
【００８０】なお、Ｐ型ウエル層６も素子分離絶縁膜８
によって領域が規定され、この領域内にメモリセルが配
設されるのでメモリセル領域と呼称する。
【００８１】ここで、Ｐ型ウエル層２は、例えば、素子
分離絶縁膜８を形成する際の高温熱処理において、Ｐ型
不純物を比較的高濃度に含んだ半導体基板１から、Ｐ型
不純物、例えばボロン（Ｂ）を熱拡散させることで形成
される。
【００８２】Ｎ型ウエル層４において素子分離絶縁膜８
で規定される領域には、Ｐ型不純物を比較的高濃度に含
む１対のソース・ドレイン層４１が配設され、１対のソ
ース・ドレイン層４１の対向する端縁部上および１対の
ソース・ドレイン層４１の間のＮ型ウエル層４上にはゲ
ート絶縁膜４２が配設され、ゲート絶縁膜４２の上部に
はゲート電極４３が配設されている。そして、ゲート絶
縁膜４２およびゲート電極４３の側面にはサイドウォー
ル絶縁膜４４が配設されてＰＭＯＳトランジスタＭＰ１
が構成されている。ＰＭＯＳトランジスタＭＰ１のゲー
ト電極４３にはセンスアンプ駆動信号／ＳＡＥが与えら
れる構成となっている。
【００８３】また、Ｐ型ウエル層５において素子分離絶
縁膜８で規定される領域には、Ｎ型不純物を比較的高濃
度（Ｎ+）に含む１対のソース・ドレイン層５１が配設
され、１対のソース・ドレイン層５１の対向する端縁部
上および１対のソース・ドレイン層５１の間のＰ型ウエ
ル層５上にはゲート絶縁膜５２が配設され、ゲート絶縁
膜５２の上部にはゲート電極５３が配設されている。そ
して、ゲート絶縁膜５２およびゲート電極５３の側面に
はサイドウォール絶縁膜５４が配設されてＮＭＯＳトラ
ンジスタＭＮ１が構成されている。ＮＭＯＳトランジス
タＭＮ１のゲート電極５３にはセンスアンプ駆動信号Ｓ
ＡＥが与えられる構成となっている。
【００８４】ここで、ＰＭＯＳトランジスタＭＰ１が形
成される領域をＰＭＯＳ形成領域と呼称し、メモリセル
の周辺回路を構成するＰＭＯＳトランジスタが形成され
る。また、ＮＭＯＳトランジスタＭＮ１が形成される領
域をＮＭＯＳ形成領域と呼称し、メモリセルの周辺回路
を構成するＮＭＯＳトランジスタが形成される。
【００８５】なお、ＰＭＯＳトランジスタＭＰ１および
ＮＭＯＳトランジスタＭＮ１の上部を含めて、半導体基
板１の上部を覆うように層間絶縁膜（図示せず）が配設
され、層間絶縁膜内には各種配線が配設されている。
【００８６】すなわち、１対のソース・ドレイン層４１
の一方は、層間絶縁膜中に設けられたコンタクトホール
ＣＨ１を介して電源配線ＷＲ１に電気的に接続され、１
対のソース・ドレイン層４１の他方は、層間絶縁膜中に
設けられたコンタクトホールＣＨ３を介してセンスイネ
ーブル配線ＳＥｐに電気的に接続されている。
【００８７】また、１対のソース・ドレイン層５１の一
方は、層間絶縁膜中に設けられたコンタクトホールＣＨ
２を介して電源配線ＷＲ２に電気的に接続され、１対の
ソース・ドレイン層５１の他方は、層間絶縁膜中に設け
られたコンタクトホールＣＨ４を介してセンスイネーブ
ル配線ＳＥｎに電気的に接続されている。
【００８８】また、Ｎ型ウエル層４にはＮ型不純物を比
較的高濃度に含むＮ型不純物層４５が選択的に設けら
れ、電源配線ＷＲ１はコンタクトホールＣＨ１１を介し
て、Ｎ型不純物層４５にも電気的に接続されている。
【００８９】同様に、Ｐ型ウエル層５にはＰ型不純物を
比較的高濃度に含むＰ型不純物層５５が選択的に設けら
れ、電源配線ＷＲ２はコンタクトホールＣＨ２１を介し
て、Ｐ型不純物層５５にも電気的に接続されている。
【００９０】なお、図１においては各種容量成分および
抵抗成分を模式的に記載している。すなわち、Ｐ型ウエ
ル層２とＮ型ボトム層７との接合容量をＣ１、センスイ
ネーブル配線ＳＥｐの配線寄生容量をＣ３、センスイネ
ーブル配線ＳＥｎの配線寄生容量をＣ４、Ｎ型ウエル層
４の抵抗をＲ１、Ｐ型ウエル層５の抵抗をＲ２、半導体
基板１の抵抗をＲ３として示している。なお、Ｎ型ボト
ム層７は図１に対して垂直な方向の図示しない部分にお
いて、エピタキシャル層３の表面内に形成されたＮ型ウ
エル層の下部にまで延在しており、当該Ｎ型ウエル層を
介して内部電圧ＶＤＤに接続されており、接合容量Ｃ１
は内部電圧ＶＤＤに対応する電荷を蓄積できる。
【００９１】次に、図２を用いて、ＤＲＡＭ１００のセ
ンスアンプとその周辺の構成の電気的接続関係を説明す
る。なお、図２に示す等価回路は、図２１に示す等価回
路と基本的に同様である。
【００９２】図２に示すように、センスアンプＳＡは、
直列に接続されたＰＭＯＳトランジスタＰ１およびＮＭ
ＯＳトランジスタＮ１と、同じく直列に接続されたＰＭ
ＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２
とを有し、ＰＭＯＳトランジスタＰ１およびＮＭＯＳト
ランジスタＮ１のゲート電極は、共通してＰＭＯＳトラ
ンジスタＰ２およびＮＭＯＳトランジスタＮ２の接続ノ
ードに接続され、ＰＭＯＳトランジスタＰ２およびＮＭ
ＯＳトランジスタＮ２のゲート電極は、共通してＰＭＯ
ＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１の
接続ノードに接続されている。
【００９３】そして、ＰＭＯＳトランジスタＰ１および
ＮＭＯＳトランジスタＮ１の接続ノードはビット線ＢＬ
０に接続され、ＰＭＯＳトランジスタＰ２およびＮＭＯ
ＳトランジスタＮ２の接続ノードはビット線／ＢＬ０に
接続されている。
【００９４】ビット線ＢＬ０と／ＢＬ０とで１組のビッ
ト線対を構成し、ビット線／ＢＬ０およびＢＬ０には、
それぞれＮＭＯＳトランジスタＮ２１およびＮ２２のド
レイン電極が接続され、ＮＭＯＳトランジスタＮ２１お
よびＮ２２のソース電極と接地電位との間にはキャパシ
タＣＳが接続され、メモリセルを構成している。
【００９５】そして、ＮＭＯＳトランジスタＮ２１およ
びＮ２２のゲート電極は、それぞれワード線ＷＬ０およ
びＷＬ１に接続されている。なお、ビット線ＢＬ０およ
び／ＢＬ０には容量ＣＤが寄生している。
【００９６】また、ビット線ＢＬ０と／ＢＬ０との間に
は直列に接続されたＮＭＯＳトランジスタＮ１１および
Ｎ１２が配設され、両トランジスタの接続ノードには、
プリチャージ電圧ＶＰが与えられる構成となっている。
そして、ＮＭＯＳトランジスタＮ１１およびＮ１２のゲ
ート電極は、ビット線をアクティブにするアクティブ信
号線ＢＬＥＱに接続されている。
【００９７】なお、ビット線ＢＬ０および／ＢＬ０は、
それぞれデータ入出力線に接続されるが、図示は省略し
ている。
【００９８】以上のような構成が、複数のセンスアンプ
ＳＡのそれぞれについて設けられているが、図２におい
ては、ビット線ＢＬ０および／ＢＬ０に隣接するビット
線ＢＬ１および／ＢＬ１に関係する構成を示すに止め
る。
【００９９】センスアンプＳＡを構成するＰＭＯＳトラ
ンジスタＰ１およびＰ２のソース電極は、センスイネー
ブル配線ＳＥｐに接続され、ＮＭＯＳトランジスタＮ１
およびＮ２のソース電極は、センスイネーブル配線ＳＥ
ｎに接続される構成となっている。
【０１００】センスイネーブル配線ＳＥｐは、ＰＭＯＳ
トランジスタＭＰ１のドレイン電極に接続され、ＰＭＯ
ＳトランジスタＭＰ１のソース電極に接続された、内部
電圧ＶＤＤが供給される電源配線ＷＲ１と、電気的な接
続、非接続が可能な構成となっている。
【０１０１】センスイネーブル配線ＳＥｎは、ＮＭＯＳ
トランジスタＭＮ１のドレイン電極に接続され、ＮＭＯ
ＳトランジスタＭＮ１のソース電極に接続された、接地
電圧ＧＮＤが供給される電源配線ＷＲ２と、電気的な接
続、非接続が可能な構成となっている。
【０１０２】なお、ＰＭＯＳトランジスタＭＰ１および
ＮＭＯＳトランジスタＭＮ１のそれぞれのゲート電極に
は、センスアンプ駆動信号／ＳＡＥおよびＳＡＥが与え
られる構成となっている。
【０１０３】電源配線ＷＲ１およびＷＲ２はメタル配線
であり、電源配線ＷＲ１には図２２を用いて説明したよ
うに、中央帯電源ＣＰＷに設けられた降圧器ＶＤＣでの
電圧変換によって生成される内部電圧ＶＤＤが供給され
るが、現実には電源配線ＷＲ１の配線抵抗Ｒmvddの存在
により電圧降下が発生し、センスアンプには内部電圧Ｖ
ＤＤよりも低い電圧ＶＤＤＳが与えられる。
【０１０４】ここで問題となるのは、センスイネーブル
配線ＳＥｐには配線寄生容量Ｃ３が存在するので、ＰＭ
ＯＳトランジスタＭＰ１をオンすることで配線寄生容量
Ｃ３がＰＭＯＳトランジスタＭＰ１を介して電源配線Ｗ
Ｒ１に加わり、配線寄生容量Ｃ３に電荷が蓄積されるこ
とで電圧ＶＤＤＳが低下することである。
【０１０５】また、電源配線ＷＲ２には図２２を用いて
説明したように、中央帯電源ＣＰＷに設けられた接地パ
ッドＰＤから接地電圧ＧＮＤが供給されるが、センスイ
ネーブル配線ＳＥｎには配線寄生容量Ｃ４が存在するの
で、ＮＭＯＳトランジスタＭＮ１をオンすることで配線
寄生容量Ｃ４がＮＭＯＳトランジスタＭＮ１を介して電
源配線ＷＲ２に加わり、配線寄生容量Ｃ４に蓄積された
電荷が電源配線ＷＲ２に与えられ、接地電圧ＧＮＤが上
昇する。この変動する電圧が、センスアンプに電圧ＧＮ
ＤＳとして与えられる。
【０１０６】このように、センスアンプを駆動するため
の電圧ＶＤＤＳや電圧ＧＮＤＳが変動すると、トランジ
スタの駆動能力が低減するため、ワード線にワードパル
スが与えられて読み出しが開始されてから、ビット線上
の情報をセンスして弁別するまでの遅延時間ｔＲＣＤが
長くなる。
【０１０７】これを防止するため、発明者等はＰ型ウエ
ル層２とＮ型ボトム層７との接合容量Ｃ１を積極的に利
用することに想到した。
【０１０８】すなわち、図２におけるセンスアンプＳＡ
への充放電経路に着目すると、電源配線ＷＲ１と接地電
圧ＧＮＤとの間には、Ｎ型ウエル層４の抵抗Ｒ１（Ｒnw
ell）、Ｐ型ウエル層２とＮ型ボトム層７との接合容量
Ｃ１（Ｃwell）、半導体基板１の抵抗Ｒ３（Ｒpsub）が
存在し、電源配線ＷＲ１と電源配線ＷＲ２との間には、
Ｎ型ウエル層４の抵抗Ｒ１、Ｐ型ウエル層２とＮ型ボト
ム層７との接合容量Ｃ１、Ｐ型ウエル層５の抵抗Ｒ２
（Ｒpwell）が存在している。
【０１０９】このような構成においては、接合容量Ｃ１
に蓄えられた電荷により、センスアンプＳＡに内部電圧
ＶＤＤを与えることができ、また、半導体基板１および
Ｐ型ウエル層５を介してセンスアンプＳＡに接地電圧Ｇ
ＮＤを与えることが可能であるという技術的思想に到達
した。
【０１１０】より具体的には、接合容量Ｃ１（Ｃwell）
を増大させることで、センスアンプＳＡに与えられる電
圧ＶＤＤＳの変動を抑制し、また、Ｐ型ウエル層５の抵
抗Ｒ２（Ｒpwell）を低減することで、センスアンプＳ
Ａに与えられる電圧ＧＮＤＳの変動を抑制するものであ
る。
【０１１１】以下、ＤＲＡＭ１００の動作を説明しなが
ら、Ｐ型ウエル層５の抵抗Ｒ２を低減し、Ｐ型ウエル層
２とＮ型ボトム層７との接合容量Ｃ１を増加させること
で、遅延時間ｔＲＣＤを短くできることの説明を行う。
【０１１２】＜Ａ−２．装置動作＞図３に、ＤＲＡＭ１
００におけるＲＡＳ（Row Address Strobe）動作１回分
のタイミングチャートを示す。
【０１１３】図３においては、ビット線をアクティブに
するアクティブ信号線ＢＬＥＱの信号、ワード線ＷＬ１
の信号、センスアンプ駆動信号ＳＡＥおよび／ＳＡＥ、
ビット線ＢＬおよび／ＢＬに与えられる信号を示してい
る。
【０１１４】アクティブ信号線ＢＬＥＱの信号ＢＬＥＱ
がＬｏｗ（ＧＮＤ）になり、ワード線ＷＬ１にワードパ
ルス（ＶＷＰ：内部電圧ＶＤＤ＋セルトランジスタしき
い値電圧Ｖth）が与えられてＨｉｇｈになると、ワード
線ＷＬ１の立ち上がりにトリガーされて、所定のプリチ
ャージ電圧ＶＰ（ＶＤＤＳ／２）にチャージされたビッ
ト線ＢＬに、メモリセルのキャパシタＣＳの情報がＮＭ
ＯＳトランジスタＮ２１を介して重畳される。そのた
め、ビット線ＢＬおよび／ＢＬとの間に微小な電位差が
生じる。
【０１１５】次に、センスアンプ駆動信号ＳＡＥがＨｉ
ｇｈ（ＶＤＤ）になると、それにトリガーされて、セン
スアンプが駆動するので、ビット線対の微小な電位差が
センスアンプの増幅動作により増幅されて、ビット線Ｂ
Ｌの電位がＨｉｇｈ（ＶＤＤＳ）に、ビット線／ＢＬの
電位がＬｏｗ（ＧＮＤＳ）になる。
【０１１６】そして、アクティブ信号線ＢＬＥＱの信号
がＨｉｇｈ（ＶＤＤ）になる立ち上がりにトリガーされ
て、ビット線ＢＬおよび／ＢＬはプリチャージ電圧ＶＰ
に再びチャージされる。
【０１１７】ここで、図１におよび図２に示したＰ型ウ
エル層５の抵抗Ｒ２と接合容量Ｃ１との積が一定である
ことを条件として、接合容量Ｃ１を２倍、抵抗Ｒ２が１
／２倍になった場合を想定して回路シミュレーションを
行った結果のタイミングチャートを図４に、接合容量Ｃ
１を／２倍、抵抗Ｒ２が２倍になった場合を想定して回
路シミュレーションを行った結果のタイミングチャート
を図５に示す。
【０１１８】なお、図４および図５においては、横軸に
時間（ｎｓｅｃ）を、縦軸に電圧（Ｖ）を示し、センス
アンプ駆動信号ＳＡＥおよび／ＳＡＥの変化、センスア
ンプに与えられる電圧ＶＤＤＳおよび電圧ＧＮＤＳの変
化、ビット線ＢＬ０および／ＢＬ０の電圧変化、ビット
線ＢＬ１および／ＢＬ１の電圧変化、センスイネーブル
配線ＳＥｐおよびセンスイネーブル配線ＳＥｎの電圧変
化、プリチャージ電圧ＶＰをまとめて示している。
【０１１９】図４および図５において、センスアンプ駆
動信号ＳＡＥおよび／ＳＡＥが与えられてセンスアンプ
が駆動し始める時間（１２０ｎｓｅｃ）からビット線Ｂ
Ｌ１が、ビットの弁別可能な電圧１．２Ｖに達するまで
の時間に着目すると、図４においては約７．１ｎｓｅｃ
であるのに対し、図５の場合には、約８．７ｎｓｅｃと
なる。
【０１２０】これは、図５の場合に比べて、接合容量Ｃ
１が４倍になり、抵抗Ｒ２が１／４倍になる図４の方
が、センス読み出し時間が短いことを示している。
【０１２１】また、センスアンプ駆動信号ＳＡＥがＨｉ
ｇｈになった後の、電圧ＶＤＤＳの電位低下および電圧
ＧＮＤＳの電位上昇は図４の方が、図５に比べて小さい
ことが判る。これは、接合容量Ｃ１を大きくし、抵抗Ｒ
２を小さくすることで、電圧ＶＤＤＳの変動を抑制して
一定値を維持でき、また電圧ＧＮＤＳの変動を抑制して
一定値を維持できることを意味している。
【０１２２】そして、これが、図４の方がビットの弁別
が可能になる時間、すなわち、ビット線上の情報をセン
スして弁別するまでの遅延時間ｔＲＣＤが短くなる理由
でもある。
【０１２３】図６には、図４および図５におけるセンス
アンプ駆動信号ＳＡＥの変化、ビット線ＢＬ１および／
ＢＬ１の電圧変化、電圧ＶＤＤＳおよび電圧ＧＮＤＳの
変化をまとめて示す。
【０１２４】＜Ａ−３．製造方法＞以上説明したよう
に、Ｐ型ウエル層５の抵抗Ｒ２を低減し、Ｐ型ウエル層
２とＮ型ボトム層７との接合容量Ｃ１を増加させること
で、遅延時間ｔＲＣＤを短くできるが、以下において
は、接合容量Ｃ１の増加および抵抗Ｒ２の低減のための
具体的手法について説明する。
【０１２５】図７および図８に、熱処理温度を固定し、
熱処理時間を変えた場合のＰ型ウエル層２の基板深さ方
向の不純物濃度分布（ここでは不純物をボロンとする）
のシミュレーション結果を示す。
【０１２６】図７および図８においては、横軸に深さ
（μｍ）を、縦軸に不純物濃度（／ｃｍ3）を示し、熱
処理温度として、例えばＳＴＩ（素子分離絶縁膜８）形
成時の熱処理温度である１１００℃を使用することと
し、熱処理時間を３０分、１５０分、３００分、４００
分とした場合のＰ型ウエル層２の不純物濃度分布を示し
ている。
【０１２７】図７においては、図１におけるＡ−Ａ断面
での分布を示しており、上述したＰ型ウエル層２の不純
物濃度分布と併せて、Ｎ型ボトム層７の不純物濃度分布
を示しており、熱処理時間が長くなるほど、Ｐ型ウエル
層２とＮ型ボトム層７との接合濃度が高くなることが判
る。そして、熱拡散したボロンの分布が、Ｎ型ボトム層
７と接合を形成するため、接合容量Ｃ１が得られる。
【０１２８】なお、図７に示すように、熱処理時間が１
５０分の場合には、半導体基板１のボロンが、エピタキ
シャル層３へ熱拡散することにより形成されたＰ型ウエ
ル層２とＮ型ボトム層７との接合濃度は、エピタキシャ
ル層４の不純物濃度である１×１０15／ｃｍ3よりも若
干高い程度であるが、熱処理時間が４００分の場合に
は、接合濃度は３．５×１０15／ｃｍ3程度となってい
る。
【０１２９】ここで、Ｐ型ウエル層２の不純物とエピタ
キシャル層３とが交わる深さをＬ１、Ｐ型ウエル層２と
半導体基板１とが交わる深さをＬ２とすれば、Ｐ型ウエ
ル層２の厚さはＬ２−Ｌ１で定義され、例えば図７から
読み取るならば、熱処理時間が３００分の場合には、Ｌ
１は２．３μｍとなり、Ｌ２は６μｍであるので、Ｐ型
ウエル層２の厚さは３．７μｍとなり、熱処理時間が４
００分の場合には、Ｌ１は１．８μｍとなり、Ｌ２は６
μｍであるので、Ｐ型ウエル層２の厚さは４．２μｍと
なる。
【０１３０】なお、上記においてはエピタキシャル層４
の不純物濃度は１×１０15／ｃｍ3としたが、エピタキ
シャル層４の不純物濃度の範囲は１×１０15〜１×１０
16／ｃｍ3であり、１×１０15／ｃｍ3に限定されるもの
ではない。また、上記においてはエピタキシャル層４の
厚さを６μｍとしたが、エピタキシャル層４の厚さの範
囲は１〜１０μｍであり、６μｍに限定されるものでは
ない。
【０１３１】なお、図７においては、熱処理時間が３０
０分あるいは４００分の場合にＰ型ウエル層２とＮ型ボ
トム層７とが確実に接合するが、これは一例であり、熱
処理温度条件やＮ型ボトム層７の厚さによっては熱処理
時間が１５０分の場合でもＰ型ウエル層２とＮ型ボトム
層７とが接合する場合もあり、熱処理時間がさらに短い
場合でもＰ型ウエル層２とＮ型ボトム層７とが接合する
ことが考えられる。図７においては判りにくいが、熱処
理時間が１５０分の場合でも、Ｎ型ボトム層７のプロフ
ァイルとＰ型ウエル層２のプロファイルとが交わる部分
では、Ｐ型ウエル層２の不純物濃度はエピタキシャル層
４の不純物濃度である１×１０15／ｃｍ 3よりも若干高
くなっており、接合濃度がエピタキシャル層４よりも高
くなっていると言える。この程度でも、従来に比べれば
接合容量を飛躍的に高めることができる。要するに、熱
処理時間を３０分よりも長くすることで、半導体基板１
からのＰ型不純物の拡散を促進してＰ型ウエル層２を厚
くすることができる。なお、不純物の熱拡散は、「温
度」、「時間」の他に、「雰囲気ガスの種類（Ｎ2ガ
ス、Ａｒガス、ドライＯ2ガス、ウエットＯ2ガス、ＮＯ
／Ｏ2ガス等）」、「圧力（ガスの分圧）」によっても
影響を受ける。
【０１３２】また、図８においては、図１におけるＡ−
Ａ断面での分布を示しており、上述したＰ型ウエル層２
の不純物濃度分布と併せて、Ｐ型ウエル層５の不純物濃
度分布を示しており、熱処理時間が長くなるほど、Ｐ型
ウエル層２が広がり、Ｐ型ウエル層２とＰ型ウエル層５
との距離が短くなることが判る。
【０１３３】このように、図１に示すＰ型ウエル層２の
厚さは、熱処理時間が長いほど厚くすることができる。
【０１３４】なお、図７および図８に示す熱処理時間３
０分とは、Ｐ型ウエル層２とＮ型ボトム層７との間に、
エピタキシャル層４の不純物が濃度分布を保っている領
域が存在し、Ｐ型ウエル層２とＮ型ボトム層７との不純
物が交わることによるＰＮ接合が形成されていない構造
を得るための時間である。すなわち、一般的には素子分
離絶縁膜８の形成工程では３０分程度の熱処理を行う
が、この際に、Ｐ型ウエル層２に対応する位置に、半導
体基板１からの不純物の拡散によってＰ型不純物層が付
随的に形成される。ここで、Ｐ型ウエル層２の抵抗は、
その厚さが厚くなるほど低減し、Ｎ型ボトム層７との接
合容量は、接合濃度が高いほど大きくなるが、３０分程
度の熱処理ではＰ型ウエル層２はＮ型ボトム層７と交わ
るほど厚くはならず、Ｎ型ボトム層７との間の接合容量
も小さく、Ｐ型ウエル層５の抵抗値を低減する効果も有
していなかった。
【０１３５】また、熱処理時間の変化に基づくＰ型ウエ
ル層２とＮ型ボトム層７との接合容量の変化についての
シミュレーション結果を図９に示し、熱処理時間の変化
に基づくＰ型ウエル層２とＰ型ウエル層５との間の抵抗
率の変化についてのシミュレーション結果を図１０に示
す。
【０１３６】すなわち、図９においては、Ｐ型ウエル層
２とＮ型ボトム層７との間の接合に印加する逆バイアス
電圧（Ｖ）の変化に対する接合容量（ｎＦ／ｃｍ2）の
変化を、熱処理時間が３０分、１５０分、３００分、４
００分の場合の特性を、それぞれ、黒丸、丸、四角、三
角で表示している。
【０１３７】逆バイアス電圧の増加とともに接合付近の
空乏層が大きくなるので、接合容量が減少する傾向や、
熱拡散の時間が長くなるにつれて接合濃度が高くなるの
で、接合容量が増加し、何れの逆バイアス電圧において
も４００分の場合が最も接合容量が大きく、３０分の場
合が最も接合容量が小さいことが判る。
【０１３８】また、図１０においては、Ｐ型ウエル層２
とＰ型ウエル層５との両端に、バイアス電圧を印加した
場合の電流をシミュレーションした結果であり、印加す
るバイアス電圧（Ｖ）の変化に対する抵抗率（Ωｃｍ）
の変化を、熱処理時間が３０分、１５０分、３００分、
４００分の場合の特性を、それぞれ、黒丸、丸、四角、
三角で表示しており、バイアス電圧の増加とともに抵抗
率が増加する傾向が示されているが、何れのバイアス電
圧においても４００分の場合が最も抵抗率が小さく、３
０分の場合が最も抵抗率が大きいことが判る。
【０１３９】このように、熱処理時間を１５０分、３０
０分、４００分とした場合には、Ｐ型ウエル層２とＮ型
ボトム層７との間に、エピタキシャル層４の不純物が濃
度分布を保っている領域が存在せず、換言するならば、
Ｐ型ウエル層２とＮ型ボトム層７とが接触し、Ｐ型ウエ
ル層２とＮ型ボトム層７との不純物が交わることによる
ＰＮ接合が形成された、本発明に係る新規な構造を得る
ことができる。
【０１４０】なお、素子分離絶縁膜８の形成工程と兼用
して、Ｐ型ウエル層を形成した後は、従来からの工程を
実施すれば良く、例えば、素子分離絶縁膜８によって区
分されたエピタキシャル層３の主面内に、選択的にイオ
ン注入を行ってＮ型ウエル層４、Ｐ型ウエル層５および
６をそれぞれ形成し、さらにＰ型ウエル層６の底部にイ
オン注入を行って、Ｎ型ボトム層７を形成する。さらに
その後は、従来的手法により、Ｎ型ウエル層４およびＰ
型ウエル層５上に、それぞれＰＭＯＳトランジスタＭＰ
１およびＮＭＯＳトランジスタＭＮ１等の半導体素子
を、Ｐ型ウエル層６上にメモリセルを構成する半導体素
子を形成する。
【０１４１】＜Ａ−４．作用効果＞以下、ＤＲＡＭ１０
０の作用効果について図１および図２を参照して説明す
る。
【０１４２】以上説明したように、Ｐ型ウエル層２を厚
くすることで、Ｐ型ウエル層２とＮ型ボトム層７との接
合容量Ｃ１を増加させることができ、センスアンプの動
作に際して電源配線ＷＲ１の電圧低下を低減することが
できる。
【０１４３】すなわち、センスアンプＳＡ（図１）の動
作に際して、ＰＭＯＳトランジスタＭＰ１をオンするこ
とでセンスイネーブル配線ＳＥｐの配線寄生容量Ｃ３が
ＰＭＯＳトランジスタＭＰ１を介して電源配線ＷＲ１に
加わり、一時的に、電圧ＶＤＤＳ（図２）が低下する。
【０１４４】しかし、接合容量Ｃ１に蓄積された電荷
（内部電圧ＶＤＤに対応）が、Ｎ型ボトム層７、エピタ
キシャル層３、Ｎ型ウエル層４、Ｎ型不純物層４５、コ
ンタクトホールＣＨ１１を介して電源配線ＷＲ１に与え
られるので、電源配線ＷＲ１の電圧低下を抑制し、電圧
ＶＤＤＳを一定値に維持できる。このときに流れる電流
が図１に示す電流Ｉ１である。
【０１４５】また、Ｐ型ウエル層２を厚くすることで、
Ｐ型ウエル層５との距離を短くし、Ｐ型ウエル層５の抵
抗Ｒ２を低減でき、センスアンプの動作に際して電源配
線ＷＲ２の電圧上昇を低減することができる。
【０１４６】すなわち、センスアンプＳＡの動作に際し
て、ＮＭＯＳトランジスタＭＮ１をオンすることでセン
スイネーブル配線ＳＥｎの配線寄生容量Ｃ４がＰＭＯＳ
トランジスタＭＮ１を介して電源配線ＷＲ２に加わり、
一時的に、電圧ＧＮＤＳ（図２）が上昇する。
【０１４７】しかし、Ｐ型ウエル層５の抵抗Ｒ２が小さ
くなっているので、電源配線ＷＲ２からは、コンタクト
ホールＣＨ２１、Ｐ型不純物層５５、Ｐ型ウエル層５、
エピタキシャル層３およびＮ型ウエル層２を介して半導
体基板１に電流が流れ、電源配線ＷＲ２の電圧上昇を抑
制し、電圧ＧＮＤＳを一定値に維持できる。このときに
流れる電流が図１に示す電流Ｉ２である。なお、半導体
基板１は接地電圧ＧＮＤに接続されている。
【０１４８】このように、本実施の形態１のＤＲＡＭ１
００においてはセンスアンプＳＡに与えられる電圧ＶＤ
ＤＳおよび電圧ＧＮＤＳを一定値に維持できるので、セ
ンスアンプＳＡを構成するトランジスタの駆動能力を維
持でき、ワード線にワードパルスが与えられて読み出し
が開始されてから、ビット線上の情報をセンスして弁別
するまでの遅延時間ｔＲＣＤを短く保つことができる。
【０１４９】この結果、センスアンプＳＡの動作速度を
設計値に近い値に維持でき、センス速度の低下を防止で
きる。
【０１５０】ここで、遅延時間ｔＲＣＤの短縮は、以下
に数式（２）〜（４）で示す条件下において効果的に達
成できる。
【０１５１】
【数２】
【０１５２】
【数３】
【０１５３】
【数４】
【０１５４】なお、図１においては、Ｐ型ウエル層６が
形成される領域（Ｎ型ウエル層２が形成される領域に等
しい）にメモリセルが配設されるとしたが、Ｎ型ウエル
層２が形成されているのであれば、他の機能を有する回
路が形成されていても問題はなく、当該領域はメモリセ
ル領域に限定されるものではない。
【０１５５】また、図１においては、Ｎ型ボトム層７は
Ｐ型ウエル層６の下部だけに配設される例を示したが、
Ｎ型ウエル層４の下部に配設しても良い。この場合、Ｎ
型ウエル層４の厚さとＰ型ウエル層の厚さとを同じにし
て、両層の下部のＮ型ボトム層７が連続する構成とする
ことで、接合容量Ｃ１を大きくすることができる。
【０１５６】また、図７および図８を用いて説明した、
基板深さ方向の不純物濃度分布のシミュレーション結果
は一例であり、エピタキシャル層３の膜厚や、ボロン濃
度、熱処理時間は、熱処理温度はこの例に限定されるも
のではない。
【０１５７】また、Ｎ型ウエル層２の熱処理として、素
子分離絶縁膜８（ＳＴＩ）の形成時の熱処理を利用する
として説明したが、他の熱処理工程を利用しても良いこ
とは言うまでもなく、９００℃〜１２００℃の熱処理を
行う工程であれば利用可能である。
【０１５８】また、イオン注入を利用して、Ｎ型ウエル
層２を形成するようにしても良い。すなわち、半導体基
板１の主面上にエピタキシャル層３を形成した後、エピ
タキシャル層３が例えば６μｍの厚さである場合は、ボ
ロンを４ＭｅＶのエネルギーで、１×１０13〜１×１０
14／ｃｍ2程度のドーズ量で注入すれば良く、エピタキ
シャル層３が４μｍの厚さである場合は、ボロンを３Ｍ
ｅＶのエネルギーで、１×１０13〜１×１０14／ｃｍ2
程度のドーズ量で注入すれば良い。
【０１５９】なお、ボロンイオンの注入は、ＳＴＩの形
成前でも形成後の何れで行っても良いが、ＳＴＩの形成
前にボロンイオンを注入する場合には、主としてＳＴＩ
の形成時の熱処理により注入されたボロンが拡散する。
同時に、注入直後には電気的に不活性であったボロン原
子が、シリコン結晶の格子位置に移動することで活性化
される。
【０１６０】また、ＳＴＩの形成後にボロンイオンを注
入する場合には、注入されたボロンがＭＯＳＦＥＴの形
成時に施される熱処理により熱拡散し、同時に活性化さ
れる。なお、ＭＯＳＦＥＴ形成時の熱処理の一例として
は、ソース・ドレイン注入後のＲＴＡ（Rapid Thermal
Annealing）による熱処理が挙げられ、ＲＴＡでは、例
えば、９００〜１１５０℃の温度範囲で、０．０１〜５
秒の熱処理を行う。
【０１６１】この場合には、Ｐ型不純物を比較的高濃度
に含んだ半導体基板１に限定されず、Ｐ型不純物を比較
的低濃度（Ｐ-）に含んだエピタキシャル層や半導体基
板であっても良い。また、Ｎ型不純物を含んだエピタキ
シャル層や半導体基板であっても良い。
【０１６２】なお、比較的低濃度のＰ型不純物（Ｐ-）
とは、例えばボロン濃度がｌ×１０1 6／ｃｍ3以下を指
し、比較的高濃度のＰ型不純物（Ｐ+）とは、例えばボ
ロン濃度がｌ×１０18／ｃｍ3以上を指し、ｌ×１０16
／ｃｍ3〜ｌ×１０18／ｃｍ3を単にＰ型あるいはＰ0と
呼称する。
【０１６３】＜Ａ−５．変形例１＞以上説明した本発明
に係る実施の形態１のＤＲＡＭ１００においては、図１
に示したように、Ｎ型ウエル層２の厚さは全域に渡って
同じであったが、図１１に示すＤＲＡＭ１００Ａのよう
に、Ｐ型ウエル層５の形成領域、すなわちＮＭＯＳ形成
領域においては、Ｎ型ウエル層４の形成領域、すなわち
ＰＭＯＳ形成領域よりもＮ型ウエル層２の厚さを厚くな
ったＮ型ウエル層２Ａが配設されている。
【０１６４】なお、メモリセル領域およびＰＭＯＳ形成
領域でのＮ型ウエル層２Ａの厚さをｄ１とし、厚さｄ１
の領域をＮ型ウエル層の第１の領域と呼称する。また、
ＮＭＯＳ形成領域でのＮ型ウエル層２Ａの厚さをｄ２と
し、厚さｄ２の領域をＮ型ウエル層の第２の領域と呼称
する。
【０１６５】その他、図１に示したＤＲＡＭ１００と同
一の構成については同一の符号を付し、重複する説明は
省略する。
【０１６６】このように、ＮＭＯＳ形成領域でのＮ型ウ
エル層２Ａの厚さを厚くして、Ｐ型ウエル層５により接
近させることで、Ｐ型ウエル層５の抵抗Ｒ２をさらに低
減させることができ、センスアンプＳＡの動作に際し
て、電源配線ＷＲ２の電圧上昇を抑制する効果が高ま
り、電圧ＧＮＤＳを一定値に維持できる。
【０１６７】ＮＭＯＳ形成領域でのＮ型ウエル層２Ａの
厚さを厚くするには、ＮＭＯＳ形成領域以外の部分をレ
ジストマスク等で覆い、Ｐ型ウエル層５の下部に相当す
る位置に選択的にボロンをイオン注入することで、実現
可能である。
【０１６８】すなわち、実施の形態１において説明した
ように、素子分離絶縁膜８を形成する際の高温熱処理に
おいて、Ｐ型不純物を比較的高濃度に含んだ半導体基板
１から、ボロンを熱拡散させることで、ＮＭＯＳ形成領
域以外の部分においては厚さｄ１のＮ型ウエル層２Ａを
形成する。このとき、ＮＭＯＳ形成領域においてはイオ
ン注入したボロンも熱拡散し、半導体基板１から熱拡散
するボロンと混じって２つの不純物層が連続的につなが
ることにより、厚さｄ２のＮ型ウエル層２Ａが形成され
る。
【０１６９】なお、イオン注入の深さは、注入したボロ
ンが熱拡散した場合に、半導体基板１から熱拡散するボ
ロンと混じることができる深さに設定する。
【０１７０】なお、Ｎ型ウエル層２Ａの全てをイオン注
入で形成しても良い。この場合には、Ｐ型不純物を比較
的高濃度に含んだ半導体基板１に限定されず、Ｐ型不純
物を比較的低濃度（Ｐ-）に含んだエピタキシャル層や
半導体基板であっても良い。また、Ｎ型不純物を含んだ
エピタキシャル層や半導体基板であっても良い。
【０１７１】＜Ａ−６．変形例２＞以上説明した実施の
形態１およびその変形例１においては、バルク基板であ
る半導体基板１上にＤＲＡＭ１００およびＤＲＡＭ１０
０Ａを形成していたが、バルク基板の代わりにＳＯＩ
（Silicon On Insulator）基板を使用して図１２に示す
ＤＲＡＭ１００Ｂのような構成としても良い。
【０１７２】すなわち、図１２において、Ｎ型ウエル層
２Ａは半導体基板１０上の埋め込み絶縁膜１１の主面全
面を覆うように配設されている。その他、図１に示した
ＤＲＡＭ１００と同一の構成については同一の符号を付
し、重複する説明は省略する。
【０１７３】ＳＯＩ基板ＳＯは、半導体基板１０上配設
された埋め込み絶縁膜１１と、埋め込み絶縁膜１１上に
ＳＯＩ層として配設されたエピタキシャル層３とを有し
て構成されている。
【０１７４】なお、ＳＯＩ基板ＳＯ上に図１に示すＤＲ
ＡＭ１００を形成しても良いことは言うまでもない。
【０１７５】この場合、Ｎ型ウエル層２Ａは半導体基板
１０とは電気的に絶縁されてしまうので、Ｎ型ウエル層
２Ａの電位固定のための構成が必要となる。
【０１７６】図１３にその構成の一例を示す。なお、図
１３においてはＤＲＡＭの構成については省略し、関連
する部分のみ示している。
【０１７７】図１３に示すように、エピタキシャル層３
の主面からエピタキシャル層３を貫通してＮ型ウエル層
２Ａに達する、Ｐ型不純物を比較的高濃度に有するプラ
グ層３１が設けられている。
【０１７８】そして、エピタキシャル層３上には層間絶
縁膜ＺＬが設けられており、層間絶縁膜ＺＬの主面から
層間絶縁膜ＺＬを貫通してプラグ層３１に達するコンタ
クトホールＣＨ１０が設けられ、コンタクトホールＣＨ
１０は層間絶縁膜ＺＬ上に配設された配線ＷＲに接続さ
れている。このような構成により、Ｎ型ウエル層２Ａの
電位を確実に固定できる。
【０１７９】なお、電位固定のためのプラグ層３１は、
Ｎ型ウエル層２Ａにおける段差部分、すなわちＮ型ウエ
ル層の第１の領域と第２の領域との境界部分に配設する
ことで、第１の領域と第２の領域とでプラグ層３１を共
有でき、第１の領域と第２の領域とで別個にプラグ層を
設ける場合に比べて、占有面積を削減する効果がある。
【０１８０】なお、図１１に示したＤＲＡＭ１００Ａに
おいても、上述した電位固定の手法を取り入れても良
い。図１４にその一例を示す。
【０１８１】図１４においては、Ｐ型不純物を比較的高
濃度に含んだ半導体基板１上にＮ型ウエル層２Ａが設け
られており、Ｎ型ウエル層２Ａの電位固定は、半導体基
板１を介することで可能であるが、プラグ層３１を介し
ても電位固定可能とすることで、電位固定を確実にでき
る。
【０１８２】なお、プラグ層３１の配設位置はＮ型ウエ
ル層の第１の領域と第２の領域との境界部分に限定され
るものではなく、第１の領域および第２の領域にそれぞ
れ接するように設けても良い。
【０１８３】＜Ｂ．実施の形態２＞ ＜Ｂ−１．装置構成＞以上説明した本発明に係る実施の
形態１においては、ＤＲＡＭを例として説明したが、本
発明は確実な電位固定を必要とする半導体装置であれ
ば、何でも適用可能であり、ＤＲＡＭのセンスアンプの
駆動のための電源配線に限定されるものではない。
【０１８４】そこで、本発明に係る実施の形態２の半導
体装置として、図１５に示すインバータ２００を例に採
って説明する。
【０１８５】図１５はインバータ２００の回路構成を示
す図であり、４つのインバータＩＶ１、ＩＶ２、ＩＶ３
およびＩＶ４を有する構成となっている。
【０１８６】インバータＩＶ１は、ＰＭＯＳトランジス
タＰ３１およびＮＭＯＳトランジスタＮ３１を有し、イ
ンバータＩＶ２は、ＰＭＯＳトランジスタＰ３２および
ＮＭＯＳトランジスタＮ３２を有し、インバータＩＶ３
はＰＭＯＳトランジスタＰ３３およびＮＭＯＳトランジ
スタＮ３４を有し、インバータＩＶ４はＰＭＯＳトラン
ジスタＰ３４およびＮＭＯＳトランジスタＮ３４を有し
ている。
【０１８７】そして、４つのインバータのうち、インバ
ータＩＶ１およびＩＶ３は、ＰＭＯＳトランジスタＰ３
１およびＰ３３のそれぞれのソース電極が電源配線ＷＲ
１１に接続され、それぞれのドレイン電極がインバータ
イネーブル配線ＶＮＬに接続されている。
【０１８８】また、４つのインバータのうち、インバー
タＩＶ２およびＩＶ４は、ＰＭＯＳトランジスタＰ３２
およびＰ３４のそれぞれのソース電極がインバータイネ
ーブル配線ＶＰＬに接続され、それぞれのドレイン電極
が電源配線ＷＲ１２に接続されている。
【０１８９】そして、インバータＩＶ１〜ＩＶ４は直列
に接続され、インバータＩＶ１から入力された信号が、
インバータＩＶ４から出力される構成となっている。
【０１９０】ここで、電源配線ＷＲ１１は、内部電圧Ｖ
ＤＤが供給される配線であり、インバータイネーブル配
線ＶＰＬと対をなし、両者はドライバートランジスタで
あるＰＭＯＳトランジスタＭＰ１を介して電気的に接続
される構成となっている。ＰＭＯＳトランジスタＭＰ１
のゲート電極にはインバータ駆動信号／ＩＥが与えられ
る構成となっている。
【０１９１】なお、電源配線ＷＲ１１とインバータイネ
ーブル配線ＶＰＬとの間には抵抗Ｒｐが存在し、インバ
ータイネーブル配線ＶＰＬは配線寄生容量Ｃ３を有して
いる。
【０１９２】電源配線ＷＲ１２は、接地電圧ＧＮＤが供
給される配線であり、インバータイネーブル配線ＶＮＬ
と対をなし、両者はドライバートランジスタであるＮＭ
ＯＳトランジスタＭＮ１を介して電気的に接続される構
成となっている。ＮＭＯＳトランジスタＭＮ１のゲート
電極にはインバータ駆動信号／ＩＥが与えられる構成と
なっている。
【０１９３】なお、電源配線ＷＲ１２とインバータイネ
ーブル配線ＶＮＬとの間には抵抗Ｒｄが存在し、インバ
ータイネーブル配線ＶＮＬは配線寄生容量Ｃ４を有して
いる。
【０１９４】このような構成のインバータ２００におい
ては、待機時の入力信号がＬｏｗに設定され、待機時に
インバータ駆動信号ＩＥおよび／ＩＥとして、それぞれ
ＬｏｗおよびＨｉｇｈの信号が与えられている場合に
は、ＮＭＯＳトランジスタＭＮ１およびＰＭＯＳトラン
ジスタＭＰ１がオフ状態となり、インバータイネーブル
配線ＶＰＬの電圧は内部電圧ＶＤＤよりも低く、インバ
ータイネーブル配線ＶＮＬの電圧は接地電圧ＧＮＤより
も高くなっている。この状態においては、インバータＩ
Ｖ１〜ＩＶ４のうちゲート入力としてオフ信号が与えら
れるトランジスタ（ここではＮＭＯＳトランジスタＮ３
１、ＰＭＯＳトランジスタＰ３２、ＮＭＯＳトランジス
タＮ３３およびＰＭＯＳトランジスタＰ３４）のソース
電圧がそれぞれのキャリアにとって高い電位に存在する
ことになり、すなわちソース電圧が持ち上がって、サブ
スレッショルド電流が減少し、待機電流を低減できる。
なお、インバータ２００の動作時には、ＮＭＯＳトラン
ジスタＭＮ１およびＰＭＯＳトランジスタＭＰ１がオン
状態となり、インバータイネーブル配線ＶＰＬの電圧と
内部電圧ＶＤＤとが等しくなり、インバータイネーブル
配線ＶＮＬの電圧が接地電圧ＧＮＤと等しくなる。
【０１９５】ここで、抵抗Ｒｐおよび抵抗Ｒｄは、待機
時にサブスレッショルド電流が流れるような場合、イン
バータイネーブル配線ＶＰＬおよびインバータイネーブ
ル配線ＶＮＬの電位を、内部電圧ＶＤＤや接地電圧ＧＮ
Ｄに対して自動的に持ち上げる動作（負帰還動作）を起
こし、待機電流を低減する機能を有している。次に、イ
ンバータ２００の特徴部の断面構成を図１６に示す。
【０１９６】図１６に示すように、インバータ２００
は、Ｐ型不純物を比較的高濃度（Ｐ+）に含んだ半導体
基板１の主面上全面に、Ｐ型不純物を含んだＰ型ウエル
層２が配設され、Ｐ型ウエル層２上にはＰ型不純物を比
較的低濃度（Ｐ-）に含んだエピタキシャル層３が配設
されている。
【０１９７】なお、図１６ではエピタキシャル層３の占
める割合は小さく示されているが、実際には、半導体基
板１と厚さ６μｍ程度のエピタキシャル層３とで、エピ
タキシャル基板が構成され、Ｐ型ウエル層２は、Ｎ型ウ
エル層４、Ｐ型ウエル層５および６とともにエピタキシ
ャル層３の主面内に配設されている。
【０１９８】エピタキシャル層３の主面内には、Ｐ型不
純物を含んだＰ型ウエル層６が選択的に配設され、ま
た、Ｐ型ウエル層６を間に挟むように、Ｎ型不純物を含
んだＮ型ウエル層４およびＰ型不純物を含んだＰ型ウエ
ル層５が選択的に配設されている。
【０１９９】Ｎ型ウエル層４およびＰ型ウエル層６の厚
さは同程度であり、Ｎ型ウエル層４およびＰ型ウエル層
６の下部には、両者に接するようにＮ型不純物を含んだ
Ｎ型ボトム層７Ａが配設されている。Ｐ型ウエル層２は
Ｎ型ボトム層７Ａに接する厚さに配設され、Ｎ型ボトム
層７ＡとＰ型ウエル層２とでＰＮ接合を形成する。
【０２００】そして、Ｎ型ウエル層４およびＰ型ウエル
層５の主面内には、ＳＴＩと呼称される素子分離絶縁膜
８が選択的に配設され、ＭＯＳトランジスタの形成領域
が規定されている。
【０２０１】なお、Ｐ型ウエル層６も素子分離絶縁膜８
によって領域が規定され、この領域内にインバータが配
設されるのでインバータ領域と呼称する。
【０２０２】ここで、Ｐ型ウエル層２は、例えば、素子
分離絶縁膜８を形成する際の高温熱処理において、Ｐ型
不純物を比較的高濃度に含んだ半導体基板１から、Ｐ型
不純物、例えばボロン（Ｂ）を熱拡散させることで形成
される。
【０２０３】Ｎ型ウエル層４において素子分離絶縁膜８
で規定される領域には、Ｐ型不純物を比較的高濃度に含
む１対のソース・ドレイン層４１が配設され、１対のソ
ース・ドレイン層４１の対向する端縁部上および１対の
ソース・ドレイン層４１の間のＮ型ウエル層４上にはゲ
ート絶縁膜４２が配設され、ゲート絶縁膜４２の上部に
はゲート電極４３が配設されている。そして、ゲート絶
縁膜４２およびゲート電極４３の側面にはサイドウォー
ル絶縁膜４４が配設されてＰＭＯＳトランジスタＭＰ１
が構成されている。ＰＭＯＳトランジスタＭＰ１のゲー
ト電極４３にはインバータ駆動信号／ＩＥが与えられる
構成となっている。
【０２０４】また、Ｐ型ウエル層５において素子分離絶
縁膜８で規定される領域には、Ｎ型不純物を比較的高濃
度（Ｎ+）に含む１対のソース・ドレイン層５１が配設
され、１対のソース・ドレイン層５１の対向する端縁部
上および１対のソース・ドレイン層５１の間のＰ型ウエ
ル層５上にはゲート絶縁膜５２が配設され、ゲート絶縁
膜５２の上部にはゲート電極５３が配設されている。そ
して、ゲート絶縁膜５２およびゲート電極５３の側面に
はサイドウォール絶縁膜５４が配設されてＮＭＯＳトラ
ンジスタＭＮ１が構成されている。ＮＭＯＳトランジス
タＭＮ１のゲート電極５３にはインバータ駆動信号ＩＥ
が与えられる構成となっている。
【０２０５】ここで、ＰＭＯＳトランジスタＭＰ１が形
成される領域をＰＭＯＳ形成領域と呼称し、また、ＮＭ
ＯＳトランジスタＭＮ１が形成される領域をＮＭＯＳ形
成領域と呼称する。
【０２０６】なお、ＰＭＯＳトランジスタＭＰ１および
ＮＭＯＳトランジスタＭＮ１の上部を含めて、半導体基
板１の上部を覆うように層間絶縁膜（図示せず）が配設
され、層間絶縁膜内には各種配線が配設されている。
【０２０７】すなわち、１対のソース・ドレイン層４１
の一方は、層間絶縁膜中に設けられたコンタクトホール
ＣＨ１を介して電源配線ＷＲ１１に電気的に接続され、
１対のソース・ドレイン層４１の他方は、層間絶縁膜中
に設けられたコンタクトホールＣＨ３を介してインバー
タイネーブル配線ＶＰＬに電気的に接続されている。
【０２０８】また、１対のソース・ドレイン層５１の一
方は、層間絶縁膜中に設けられたコンタクトホールＣＨ
２を介して電源配線ＷＲ１２に電気的に接続され、１対
のソース・ドレイン層５１の他方は、層間絶縁膜中に設
けられたコンタクトホールＣＨ４を介してインバータイ
ネーブル配線ＶＮＬに電気的に接続されている。
【０２０９】また、Ｎ型ウエル層４にはＮ型不純物を比
較的高濃度に含むＮ型不純物層４５が選択的に設けら
れ、電源配線ＷＲ１１はコンタクトホールＣＨ１１を介
して、Ｎ型不純物層４５にも電気的に接続されている。
【０２１０】同様に、Ｐ型ウエル層５にはＰ型不純物を
比較的高濃度に含むＰ型不純物層５５が選択的に設けら
れ、電源配線ＷＲ１２はコンタクトホールＣＨ２１を介
して、Ｐ型不純物層５５にも電気的に接続されている。
【０２１１】なお、図１においては各種容量成分および
抵抗成分を模式的に記載している。すなわち、Ｐ型ウエ
ル層２とＮ型ボトム層７との接合容量をＣ１１、インバ
ータイネーブル配線ＶＰＬの配線寄生容量をＣ１３、イ
ンバータイネーブル配線ＶＮＬの配線寄生容量をＣ１
４、Ｎ型ウエル層４の抵抗をＲ１１、Ｐ型ウエル層５の
抵抗をＲ１２として示している。なお、Ｎ型ボトム層７
Ａは図１６に図示しない部分において内部電圧ＶＤＤに
接続され、接合容量Ｃ１１は内部電圧ＶＤＤに対応する
電荷を蓄積できる。
【０２１２】＜Ｂ−２．装置動作＞インバータ２００が
待機状態から動作状態に遷移する場合、インバータイネ
ーブル配線ＶＰＬの電圧を内部電圧ＶＤＤに等しくし、
インバータイネーブル配線ＶＮＬの電圧を接地電圧ＧＮ
Ｄに等しくする必要があるが、インバータイネーブル配
線ＶＰＬには配線寄生容量Ｃ１３が存在するので、ＰＭ
ＯＳトランジスタＭＰ１をオンすることで配線寄生容量
Ｃ１３がＰＭＯＳトランジスタＭＰ１を介して電源配線
ＷＲ１１に加わり、配線寄生容量Ｃ１３に電荷が蓄積さ
れることで内部電圧ＶＤＤが低下する。
【０２１３】また、電源配線ＷＲ１２には接地電圧ＧＮ
Ｄが供給されるが、インバータイネーブル配線ＶＮＬに
は配線寄生容量Ｃ１４が存在するので、ＮＭＯＳトラン
ジスタＭＮ１をオンすることで配線寄生容量Ｃ１４がＮ
ＭＯＳトランジスタＭＮ１を介して電源配線ＷＲ１２に
加わり、配線寄生容量Ｃ１４に蓄積された電荷が電源配
線ＷＲ１２に与えられ、接地電圧ＧＮＤが上昇する。
【０２１４】このように、内部電圧ＶＤＤや接地電圧Ｇ
ＮＤが変動すると、インバータＩＶ１〜ＩＶ４が正常に
動作しないという問題が発生するが、Ｐ型ウエル層２と
Ｎ型ボトム層７Ａとの接合容量Ｃ１１を積極的に利用す
ることで、これを防止できる。
【０２１５】＜Ｂ−３．作用効果＞以下、インバータ２
００の作用効果について図１５および図１６を参照して
説明する。
【０２１６】実施の形態１において説明したのと同じ理
由で、Ｐ型ウエル層２を厚くすることで、Ｐ型ウエル層
２とＮ型ボトム層７Ａとの接合容量Ｃ１１を増加させる
ことができ、インバータ２００の動作に際して電源配線
ＷＲ１１の電圧低下を低減することができる。
【０２１７】すなわち、インバータＩＶ１〜ＩＶ４（図
１５）の動作に際して、ＰＭＯＳトランジスタＭＰ１を
オンすることでインバータイネーブル配線ＶＰＬの配線
寄生容量Ｃ１３がＰＭＯＳトランジスタＭＰ１を介して
電源配線ＷＲ１１に加わり、一時的に、内部電圧ＶＤＤ
（図１５）が低下する。
【０２１８】しかし、接合容量Ｃ１１に蓄積された電荷
が、Ｎ型ボトム層７Ａ、Ｎ型ウエル層４、Ｎ型不純物層
４５、コンタクトホールＣＨ１１を介して電源配線ＷＲ
１１に与えられるので、電源配線ＷＲ１１の電圧低下を
抑制し、内部電圧ＶＤＤを一定値に維持できる。このと
きに流れる電流が図１６に示す電流Ｉ１である。なお、
Ｎ型ボトム層７Ａは図１６に図示しない部分において内
部電圧ＶＤＤに接続されている。
【０２１９】また、Ｐ型ウエル層２を厚くすることで、
Ｐ型ウエル層５との距離を短くし、Ｐ型ウエル層５の抵
抗Ｒ１２を低減でき、センスアンプの動作に際して電源
配線ＷＲ１２の電圧上昇を低減することができる。
【０２２０】すなわち、インバータＩＶ１〜ＩＶ４の動
作に際して、ＮＭＯＳトランジスタＭＮ１をオンするこ
とでインバータイネーブル配線ＶＮＬの配線寄生容量Ｃ
１４がＮＭＯＳトランジスタＭＮ１を介して電源配線Ｗ
Ｒ１２に加わり、一時的に接地電圧ＧＮＤ（図１５）が
上昇する。
【０２２１】しかし、Ｐ型ウエル層５の抵抗Ｒ１２が小
さくなっているので、電源配線ＷＲ１２からは、コンタ
クトホールＣＨ２１、Ｐ型不純物層５５、Ｐ型ウエル層
５、エピタキシャル層３およびＮ型ウエル層２を介して
半導体基板１に電流が流れ、電源配線ＷＲ１２の電圧上
昇を抑制し、接地電圧ＧＮＤを一定値に維持できる。こ
のときに流れる電流が図１６に示す電流Ｉ２である。な
お、半導体基板１は接地電圧ＧＮＤに接続されている。
【０２２２】このように、本実施の形態２のインバータ
２００においては、待機状態から動作状態への遷移に際
して、インバータＩＶ１〜ＩＶ４に与えられる内部電圧
ＶＤＤおよび接地電圧ＧＮＤを一定値に維持できるの
で、インバータＩＶ１〜ＩＶ４を正常に動作させること
ができる。
【０２２３】なお、図１６に示すように、インバータ２
００のＮ型ボトム層７ＡはＰ型ウエル層６の下部および
Ｎ型ウエル層４の下部に連続するように配設されてお
り、接合容量Ｃ１１は大きな値となる。
【０２２４】＜Ｃ．本発明の適用例＞以上説明した実施
の形態１および２においては、それぞれＤＲＡＭおよび
インバータに本発明を適用する例について説明したが、
本発明は電源配線（接地配線を含む）の電位を一定に保
つ必要がある半導体装置に対して有効であり、ＮＡＮＤ
回路、ＮＯＲ回路、ＸＯＲ回路、ＳＲＡＭメモリセル、
トランスミッションゲート、ドミノロジック回路等にお
いても適用可能である。また、アナログ回路、ＲＦ（Ra
dio Frequency）回路、デジタル回路等の任意の回路の
アクティブ時に、内部電圧ＶＤＤと接地電圧ＧＮＤを給
電し、スタンバイ時には給電しない回路系統において本
発明の構造を適用することで、同様の効果を奏する。
【０２２５】また、実施の形態１においてはＤＲＡＭに
使用されるセンスアンプの電源配線（接地配線を含む）
の電位を一定に保つ構成について示したが、センスアン
プの構成は図２に示す構成に限定されるものではなく、
また、本発明の適用はＤＲＡＭに使用されるセンスアン
プに限定されるものではない。
【０２２６】例えば、ＳＲＡＭ、フラッシュメモリ、Ｅ
ＥＰＲＯＭ，ＭＲＡＭ（Magnetic Random Access Memor
y）、ＮＲＯＭ（Nitride Read Only Memory）等の半導
体装置に搭載されたセンスアンプにも適用可能であり、
同様な効果を奏することは言うまでもない。
【０２２７】ここで、ＭＲＡＭとは、絶縁体を２つの強
磁性体で挟むことで得られる磁気トンネル接合（Magnet
ic Tunnel Junction：ＭＴＪ）をメモリ素子に利用した
メモリであり、メモリセルを構成する磁気トンネル接合
素子の２つの強磁性体の磁化の方向が同じ、あるいは、
相反する方向になるように外部磁界で制御し、磁化の方
向が同じ、あるいは、相反する方向の状態を０、あるい
は１に対応させてデータを記憶する。なお、データの書
き込みは、ワード線およびビット線に所定電流を流して
発生した磁界を用いて、一方の強磁性体の磁化の方向を
変えることによって行う。
【０２２８】また、ＮＲＯＭは、ＭＯＳトランジスタの
ゲート絶縁膜に相当する部分が、シリコン酸化膜、シリ
コン窒化膜およびシリコン酸化膜で構成される多層膜
（これをＯＮＯ膜と呼称する）となっており、ゲート電
極に所定の正電圧を与えた状態で、ドレイン層に与える
電圧およびソース層に与える電圧を互いに入れ替えて与
えることで、ＯＮＯ膜のシリコン窒化膜において、異な
る２つの箇所に各１ビットの情報を記憶するメモリであ
る。
【０２２９】これは、シリコン窒化膜内に蓄積された電
子は、シリコン窒化膜内を横方向（ゲート長方向）には
拡散しにくいことを利用したものである。
【０２３０】そして、ドレイン層およびソース層に適切
な電圧を与えた場合に、ソース−ドレイン間にチャネル
電流が流れるか否かで、情報の読み出しを行う。なお、
シリコン窒化膜中の情報の記憶箇所、すなわち電子の局
在箇所がソース層側かドレイン層側かで、ドレイン層お
よびソース層に与える電圧が異なる。
【０２３１】なお、情報の消去に際しては、ゲート電極
に所定の正電圧を与えた状態で、ドレイン層に与える電
圧およびソース層に与える電圧を互いに入れ替えて与え
ることでホールをシリコン窒化膜内に導入して、シリコ
ン窒化膜内に蓄積された電子を消去する。
【０２３２】
【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、主半導体層の第２の主面内全面に配設された
第１導電型の第５の半導体層が、第４の半導体層とＰＮ
接合を形成する厚さに配設され、第５の半導体層と第４
の半導体層との間に接合容量を有するので、第１の電源
配線に寄生容量に起因する電圧低下が発生した場合に
は、第４の半導体層および第３の半導体層を介して第１
の電源配線に接合容量から電荷を供給することができ、
第１の電源配線の電圧を一定値に維持できる。また、第
５の半導体層を、第４の半導体層とＰＮ接合を形成する
厚さにすることで、第５の半導体層と第２の半導体層と
の距離を短くし、第２の半導体層の抵抗値を低減でき
る。その結果、第２の電源配線に寄生容量に起因して電
圧上昇が発生した場合には、第２の電源配線から第２の
半導体層を介して電荷を引き抜くことが容易となり、第
２の電源配線の電圧を一定値に維持できる。
【０２３３】本発明に係る請求項２記載の半導体装置に
よれば、エピタキシャル層を主半導体層とするので、動
作特性に優れた半導体装置を得ることができる。
【０２３４】本発明に係る請求項３記載の半導体装置に
よれば、ＳＯＩ層である主半導体層が電気的に絶縁され
るので、主半導体層の電位固定が容易となる。
【０２３５】本発明に係る請求項４記載の半導体装置に
よれば、第４の半導体層が、第３の半導体層の底面にも
接触するように配設されているので、第４の半導体層の
面積が増えて接合容量を増加させることができ、第１の
電源配線の電圧を確実に一定値に維持できる。
【０２３６】本発明に係る請求項５記載の半導体装置に
よれば、第５の半導体層の第２の領域の厚さが、第１の
領域の厚さよりも厚く、第２の領域が第２の半導体層の
方向に突出するように配設されているので、第２の半導
体層と第５の半導体層との間の距離が短くなり、第２の
半導体層の抵抗値をさらに低減させることができ、第２
の電源配線から第２の半導体層を介して電荷を引き抜く
ことがさらに容易となって、第２の電源配線の電圧を確
実に一定値に維持できる。
【０２３７】本発明に係る請求項６記載の半導体装置に
よれば、第５の半導体層の、第１の領域と第２の領域と
の境界部に接触するプラグ層により第５の半導体層が第
２の電圧に固定されるので、第１の領域と第２の領域と
で別個にプラグ層を設ける場合に比べて、占有面積を削
減する効果がある。
【０２３８】本発明に係る請求項７記載の半導体装置に
よれば、第１および第２の電源配線の電圧を一定値に維
持することで、センスアンプを構成するトランジスタの
駆動能力が低減せず、ビット線上の情報をセンスして弁
別するまでの遅延時間を短く保つことができ、センスア
ンプのセンス速度の低下を防止できる。
【０２３９】本発明に係る請求項８記載の半導体装置に
よれば、第１および第２の電源配線の電圧を一定値に維
持することで、インバータを正常に動作させることがで
きる。
【０２４０】本発明に係る請求項９記載の半導体装置の
製造方法によれば、第１導電型の不純物を比較的高濃度
に有する基板を９００℃〜１２００℃の温度範囲で、３
０分以上加熱することで、半導体基板中の第１導電型の
不純物を拡散させて第５の半導体層を形成するので、第
５の半導体層を容易に形成できる。
【０２４１】本発明に係る請求項１０記載の半導体装置
の製造方法によれば、工程(ｂ)として主半導体層の第１
の主面内に選択的に素子分離絶縁膜を形成する工程を兼
用するので、専用の熱処理工程を用いる場合に比べて、
工程を簡略化できる。
【０２４２】本発明に係る請求項１１記載の半導体装置
の製造方法によれば、半導体基板の加熱時間が、１５０
分ないし４００分であるので、第５の半導体層を、第４
の半導体層とＰＮ接合を形成する厚さに確実に形成でき
る。
【０２４３】本発明に係る請求項１２記載の半導体装置
の製造方法によれば、第５の半導体層をイオン注入で形
成するので、第５の半導体層を厚さ等の制御性が良い。
【図面の簡単な説明】
【図１】 本発明に係る実施の形態１の半導体装置の特
徴部の構成を示す断面図である。
【図２】 本発明に係る実施の形態１の半導体装置の回
路構成を示す図である。
【図３】 本発明に係る実施の形態１の半導体装置の動
作を説明するタイミングチャートである。
【図４】 本発明に係る実施の形態１の半導体装置の動
作シミュレーション結果を示す図である。
【図５】 本発明に係る実施の形態１の半導体装置の動
作シミュレーション結果を示す図である。
【図６】 本発明に係る実施の形態１の半導体装置の動
作シミュレーション結果を示す図である。
【図７】 本発明に係る実施の形態１の半導体装置の不
純物分布のシミュレーション結果を示す図である。
【図８】 本発明に係る実施の形態１の半導体装置の不
純物分布のシミュレーション結果を示す図である。
【図９】 本発明に係る実施の形態１の半導体装置の接
合容量の変化のシミュレーション結果を示す図である。
【図１０】 本発明に係る実施の形態１の半導体装置の
比抵抗の変化のシミュレーション結果を示す図である。
【図１１】 本発明に係る実施の形態１の半導体装置の
変形例の構成を示す断面図である。
【図１２】 本発明に係る実施の形態１の半導体装置の
変形例の構成を示す断面図である。
【図１３】 本発明に係る実施の形態１の半導体装置の
Ｎ型ウエル層の電位固定のための構成を示す断面図であ
る。
【図１４】 本発明に係る実施の形態１の半導体装置の
Ｎ型ウエル層の電位固定のための構成を示す断面図であ
る。
【図１５】 本発明に係る実施の形態２の半導体装置の
回路構成を示す図である。
【図１６】 本発明に係る実施の形態２の半導体装置の
特徴部の構成を示す断面図である。
【図１７】 一般的な１トランジスタセル方式のＤＲＡ
Ｍの回路構成を示す図である。
【図１８】 一般的なＤＲＡＭの全体構成を示す図であ
る。
【図１９】 一般的なＤＲＡＭのメモリアレイブロック
の全体構成を示す図である。
【図２０】 一般的なＤＲＡＭのメモリアレイの構成を
示す図である。
【図２１】 一般的なＤＲＡＭのセンスアンプの周囲の
構成を示す図である。
【図２２】 一般的なＤＲＡＭのセンスアンプへの電源
供給のための配線を説明する図である。
【図２３】 一般的なＤＲＡＭの動作を説明する図であ
る。
【符号の説明】
１ 半導体基板、２，５，６ Ｐ型ウエル層、３ エピ
タキシャル層、４ Ｎ型ウエル層、７ Ｎ型ボトム層、
ＷＲ１，ＷＲ２ 電源配線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 義典 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F083 AD00 BS00 EP00 EP18 ER22 FZ10 GA01 HA02 KA15 KA20 LA03 LA12 LA17 MA06 MA16 MA19 NA01 PR25 PR33 PR52 PR56 PR57

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主面全面に配設され、その
    上方に複数の配線層が配設される第１導電型の主半導体
    層と、 前記主半導体層の第１の主面内に選択的に配設された第
    １導電型の第１の半導体層と、 前記第１の半導体層を間に挟むように、前記第１の半導
    体層に隣接して前記主半導体層の前記第１の主面内に選
    択的に配設された第１導電型の第２の半導体層および第
    ２導電型の第３の半導体層と、 少なくとも前記第１の半導体層の底面に接するように、
    前記第１の半導体層下部の前記主半導体層内部に選択的
    に配設された第２導電型の第４の半導体層と、 前記主半導体層の第２の主面内全面に配設された第１導
    電型の第５の半導体層と、を備え、 前記第５の半導体層は、前記第４の半導体層とＰＮ接合
    を形成する厚さに配設され、前記第５の半導体層と前記
    第４の半導体層との間に接合容量を有し、 前記複数の配線層は、 第１の電圧が供給される第１の電源配線と、 第１の電圧よりも低い第２の電圧が供給される第２の電
    源配線と、を有し、 前記第３の半導体層は、前記第１の電源配線に電気的に
    接続され、 前記第２の半導体層は、前記第２の電源配線に電気的に
    接続される、半導体装置。
  2. 【請求項２】 前記主半導体層はエピタキシャル基板の
    エピタキシャル層に相当し、 前記第５の半導体層は、前記半導体基板の前記主面全面
    を覆うように配設される、請求項１記載の半導体装置。
  3. 【請求項３】 前記主半導体層はＳＯＩ基板のＳＯＩ層
    に相当し、 前記第５の半導体層は、前記ＳＯＩ層の下部に配設され
    た埋め込み絶縁膜の主面全面を覆うように配設される、
    請求項１記載の半導体装置。
  4. 【請求項４】 前記第１および第３の半導体層の厚さは
    同じであり、前記第４の半導体層は、前記第３の半導体
    層の底面にも接触するように配設される、請求項２また
    は請求項３記載の半導体装置。
  5. 【請求項５】 前記第５の半導体層は、 前記第１の半導体層の下部に対応する第１の領域と、前
    記第２の半導体層の下部に対応する第２の領域とに区分
    され、 前記第２の領域の厚さは、前記第１の領域の厚さよりも
    厚く、前記第２の領域が前記第２の半導体層の方向に突
    出するように配設される、請求項２または請求項３記載
    の半導体装置。
  6. 【請求項６】 前記第２の半導体層および前記主半導体
    層を貫通して、前記第５の半導体層の、前記第１の領域
    と前記第２の領域との境界部に達する第１導電型のプラ
    グ層をさらに備え、前記第２の電圧が前記プラグ層を介
    して前記第５の半導体層に与えられる、請求項５記載の
    半導体装置。
  7. 【請求項７】 前記第１および第２の電源配線は、セン
    スアンプの駆動電源を供給する配線である、請求項１記
    載の半導体装置。
  8. 【請求項８】 前記第１および第２の電源配線は、イン
    バータの駆動電源を供給する配線である、請求項１記載
    の半導体装置。
  9. 【請求項９】 半導体基板の主面全面に配設され、その
    上方に複数の配線層が配設される第１導電型の主半導体
    層と、 前記主半導体層の第１の主面内に選択的に配設された第
    １導電型の第１の半導体層と、 前記第１の半導体層を間に挟むように、前記第１の半導
    体層に隣接して前記主半導体層の前記第１の主面内に選
    択的に配設された第１導電型の第２の半導体層および第
    ２導電型の第３の半導体層と、 少なくとも前記第１の半導体層の底面に接するように、
    前記第１の半導体層下部の前記主半導体層内部に選択的
    に配設された第２導電型の第４の半導体層と、 前記主半導体層の第２の主面内全面に配設された第１導
    電型の第５の半導体層と、を備える半導体装置の製造方
    法であって、 (ａ)前記半導体基板として第１導電型の不純物を比較的
    高濃度に有する基板を準備する工程と、 (ｂ)前記半導体基板の主面全面に前記主半導体層を形成
    した後、前記第１ないし第４の半導体層を形成する前
    に、前記半導体基板を９００℃〜１２００℃の温度範囲
    で、３０分以上加熱することで、前記半導体基板中の前
    記第１導電型の不純物を拡散させて前記第５の半導体層
    を形成する工程と、を備える半導体装置の製造方法。
  10. 【請求項１０】 前記工程(ｂ)は、 前記主半導体層の前記第１の主面内に選択的に素子分離
    絶縁膜を形成する工程を兼用する、請求項９記載の半導
    体装置の製造方法。
  11. 【請求項１１】前記半導体基板の加熱時間は、１５０分
    ないし４００分である、請求項９記載の半導体装置の製
    造方法。
  12. 【請求項１２】 半導体基板の主面全面に配設され、そ
    の上方に複数の配線層が配設される第１導電型の主半導
    体層と、 前記主半導体層の第１の主面内に選択的に配設された第
    １導電型の第１の半導体層と、 前記第１の半導体層を間に挟むように、前記第１の半導
    体層に隣接して前記主半導体層の前記第１の主面内に選
    択的に配設された第１導電型の第２の半導体層および第
    ２導電型の第３の半導体層と、 少なくとも前記第１の半導体層の底面に接するように、
    前記第１の半導体層下部の前記主半導体層内部に選択的
    に配設された第２導電型の第４の半導体層と、前記主半
    導体層の第２の主面内全面に配設された第１導電型の第
    ５の半導体層と、を備える半導体装置の製造方法であっ
    て、 半導体基板の主面全面に前記主半導体層を形成した後、
    前記第１ないし第４の半導体層を形成する前に、前記主
    半導体層の全面に渡って第１導電型の不純物をイオン注
    入し、前記第５の半導体層を形成する工程を備える半導
    体装置の製造方法。
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