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Die vorliegende Erfindung betrifft im Allgemeinen Halbleiterbauelemente und insbesondere Ausführungsformen für Halbleiterentladungsbauelemente und Herstellungsverfahren dafür.
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Es werden während der Abscheidung oder des Ätzens verschiedener Materialschichten bei der Halbleiterverarbeitung Plasmaprozesse benutzt. Plasmaverarbeitung bietet zahlreiche Vorteile gegenüber anderen alternativen Verarbeitungsverfahren. Zum Beispiel kann Tieftemperatur zum Abscheiden dünner Filmschichten anstelle von analogen thermischen Prozessen benutzt sein. Gleicherweise ermöglicht plasmaunterstütztes reaktives Ionenätzen nahezu vertikales (anisotropisches) Ätzen von Materialschichten, das mit rein chemischen Ätztechniken, die isotropisch sind, nicht möglich ist.
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Plasmaprozesse weisen jedoch wegen der Beschaffenheit des Plasmas, das geladene Ionen aufweist, einige Nachteile auf. Während der Plasmaverarbeitung können geladene Ionen mit dem Werkstück interagieren und die Ladung auf das Werkstück übertragen. Die Ladung kann innerhalb eines Bereichs des Werkstücks eingefangen werden und aufgrund des Ladungsschadens schädliche Folgen für den anschließenden Betrieb des Bauelements haben. Die Anfälligkeit oder der Grad des Bauelementschadens hängt von der Phase der Bauelementfertigung und der spezifischen Bauelementgestaltung ab.
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Es werden daher Schaltungen, Bauelemente und Fertigungsverfahren zum Verringern des durch Plasma eingeleiteten Schadens an einem Werkstück benötigt.
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In verschiedenen Ausführungsformen wird eine Halbleiterstruktur, aufweisend: einen Wannenbereich mit mehreren Transistoren, die in einem Substrat angeordnet sind; und ein erstes Entladungsbauelement mit einem ersten Transistor mit einem ersten Source-/Drain-Bereich, einem zweiten Source-/Drain-Bereich und einem ersten Gate-Bereich, wobei der erste Source-/Drain-Bereich an den Wannenbereich gekoppelt ist, wobei der zweite Source-/Drain-Bereich an einen Niederspannungsknoten gekoppelt ist, wobei der erste Gate-Bereich an eine erste Antenne gekoppelt ist.
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In einer Ausgestaltung kann der erste Transistor ein n-Kanalmetallisolator-Halbleitertransistor sein, wobei die erste Antenne Durchkontaktierungen und Metallleitungen aufweisen kann, die innerhalb von Metallisierungsschichten über. dem ersten Gate-Bereich angeordnet sind, und wobei in jeder Metallisierungsschicht ein Oberflächenbereich der Durchkontaktierungen bezüglich eines Oberflächenbereichs der Metallleitungen maximiert sein kann.
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In noch einer Ausgestaltung kann der erste Transistor innerhalb eines dritten Wannenbereichs angeordnet sein, der innerhalb eines zweiten Wannenbereichs angeordnet ist, welcher innerhalb eines ersten Wannenbereichs angeordnet ist.
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In noch einer Ausgestaltung kann die erste Antenne über eine letzte Metallebene der Metallisierungsschicht an einen Massepotentialknoten gekoppelt sein und zum Ausschalten des ersten Transistors konfiguriert sein.
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In noch einer Ausgestaltung kann der erste Transistor ein p-Kanalmetallisolator-Halbleitertransistor sein, wobei die erste Antenne Durchkontaktierungen und Metallleitungen aufweist, die in Metallisierungsschichten über dem ersten Gate-Bereich angeordnet sind, und wobei in jeder Metallisierungsschicht ein Oberflächenbereich der Metallleitungen größer als ein Oberflächenbereich der Durchkontaktierungen ist, wobei der Bereich der Durchkontaktierungen zur Minimierung für eine vorgegebene Entwurfsregel konfiguriert ist.
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In noch einer Ausgestaltung kann der erste Source-/Drain-Bereich an einen Wannenkontakt mit derselben Dotierung wie der Wannenbereich gekoppelt sein.
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In noch einer Ausgestaltung kann der Niederspannungsknoten ein Massepotentialknoten sein.
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In noch einer Ausgestaltung kann die Halbleiterstruktur, ferner aufweisen einen zweiten Transistor mit einem dritten Source-/Drain-Bereich, einem vierten Source-/Drain-Bereich und einem zweiten Gate-Bereich, wobei der dritte Source-/Drain-Bereich an den Wannenbereich gekoppelt ist, wobei der vierte Source-/Drain-Bereich an den Niederspannungsknoten gekoppelt ist, wobei der zweite Gate-Bereich an die zweite Antenne gekoppelt ist.
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In noch einer Ausgestaltung kann der erste Transistor ein p-Kanalmetallisolator-Halbleitertransistor sein, und der zweite Transistor kann ein n-Kanalmetallisolator-Halbleitertransistor sein.
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In noch einer Ausgestaltung kann das erste Entladungsbauelement von dem Wannenbereich durch einen schwach dotierten oder intrinsischen Bereich des Substrats isoliert sein.
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In noch einer Ausgestaltung kann das erste Entladungsbauelement von dem Wannenbereich durch einen tiefen Graben isoliert sein.
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In noch einer Ausgestaltung kann das Substrat ein Bulk-Silizium-Substrat sein.
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In verschiedenen Ausführungsformen wird ein Verfahren zum Herstellen einer Halbleiterstruktur bereitgestellt, das Verfahren aufweisend: Ausbilden eines ersten Wannenbereichs mit mehreren Transistoren in einem ersten Bereich eines Substrats; Ausbilden eines zweiten Wannenbereichs in einem zweiten Bereich des Substrats; Ausbilden eines ersten Entladungsbauelements in dem Substrat, wobei das erste Entladungsbauelement zwischen dem ersten Wannenbereich und dem zweiten Wannenbereich verkoppelt ist; und Übertragen von Ladung aus dem ersten Wannenbereich in den zweiten Wannenbereich über das erste Entladungsbauelement während nachfolgender Schritte zum Fertigen der Halbleiterstruktur.
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In einer Ausgestaltung kann das erste Entladungsbauelement einen Transistor mit einem ersten Source-/Drain-Bereich, einem zweiten Source-/Drain-Bereich und einem ersten Gate-Bereich aufweisen, wobei der erste Source-/Drain-Bereich an den ersten Wannenbereich gekoppelt ist, wobei der zweite Source-/Drain-Bereich an den zweiten Wannenbereich gekoppelt ist, wobei der erste Gate-Bereich an eine erste Antenne gekoppelt ist.
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In noch einer Ausgestaltung kann der zweite Wannenbereich einen zweiten Transistor mit einer Gate-Elektrode aufweisen, die an die mehreren Transistoren im ersten Wannenbereich gekoppelt ist.
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In noch einer Ausgestaltung kann das erste Entladungsbauelement ein n-Kanal-Transistor sein.
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In noch einer Ausgestaltung kann die erste Antenne Durchkontaktierungen und Metallleitungen aufweisen, die innerhalb von Metallisierungsschichten über dem ersten Gate-Bereich angeordnet sind, und wobei in jeder Metallisierungsschicht ein Oberflächenbereich der Durchkontaktierungen bezüglich eines Oberflächenbereichs der Metallleitungen maximiert ist.
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In noch einer Ausgestaltung kann das erste Entladungsbauelement ein p-Kanal-Transistor sein.
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In noch einer Ausgestaltung kann die erste Antenne Durchkontaktierungen und Metallleitungen aufweisen, die in Metallisierungsschichten über dem ersten Gate-Bereich angeordnet sind, und wobei in jeder Metallisierungsschicht ein Oberflächenbereich der Metallleitungen größer als ein Oberflächenbereich der Durchkontaktierungen ist, wobei die Durchkontaktierungen zur Minimierung eines Oberflächenbereichs der Durchkontaktierungen für eine vorgegebene Entwurfsregel konfiguriert sind.
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In noch einer Ausgestaltung können der erste Wannenbereich und der zweite Wannenbereich durch einen Bereich mit tiefem Graben getrennt sein.
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In noch einer Ausgestaltung können der erste Wannenbereich und der zweite Wannenbereich durch einen Isolationsbereich getrennt sein.
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In noch einer Ausgestaltung können der erste Wannenbereich und der zweite Wannenbereich durch einen schwach dotierten oder intrinsischen Bereich des Substrats getrennt sein.
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In noch einer Ausgestaltung kann das Substrat ein Bulk-Silizium-Substrat oder ein Silizium-auf-Isolator-Substrat sein.
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In verschiedenen Ausführungsformen wird ein Verfahren zum Herstellen eines Halbleiterbauelements bereitgestellt, das Verfahren aufweisend: Ausbilden eines ersten Wannenbereichs mit einer ersten Dotierungsart innerhalb eines Substrats; Ausbilden eines zweiten Wannenbereichs mit einer zweiten Dotierungsart innerhalb des ersten Wannenbereichs, wobei die zweite Dotierungsart der ersten Dotierungsart entgegengesetzt ist; Ausbilden eines dritten Wannenbereichs mit der ersten Dotierungsart innerhalb des zweiten Wannenbereichs, wobei der dritte Wannenbereich mehrere Transistoren aufweist; Ausbilden eines ersten Transistors innerhalb des und/oder über dem Substrat/s, wobei der erste Transistor zwischen dem dritten Wannenbereich und einem Niederspannungsknoten gekoppelt ist; und während der nachfolgenden Fertigung des Halbleiterbauelements, Entladen der Ladung, die in dem dritten Wannenbereich akkumuliert ist, unter Benutzung des ersten Transistors.
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In einer Ausgestaltung kann der erste Transistor einen ersten Source-/Drain-Bereich, einen zweiten Source-/Drain-Bereich und einen ersten Gate-Bereich aufweisen, wobei der erste Source-/Drain-Bereich an den dritten Wannenbereich gekoppelt ist, wobei der zweite Source-/Drain-Bereich an den Niederspannungsknoten gekoppelt ist, und wobei der erste Gate-Bereich an eine erste Antenne gekoppelt ist, In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: Ausbilden eines zweiten Transistors, der innerhalb des und/oder über dem Substrat/s angeordnet ist, wobei der zweite Transistor einen dritten Source-/Drain-Bereich, einen vierten Source-/Drain-Bereich und einen zweiten Gate-Bereich aufweist, wobei der dritte Source-/Drain-Bereich an den zweiten Wannenbereich gekoppelt ist, wobei der vierte Source-/Drain-Bereich an den Niederspannungsknoten gekoppelt ist, wobei der zweite Gate-Bereich an eine zweite Antenne gekoppelt ist; und während nachfolgender Fertigung des Halbleiterbauelements, Entladen von Ladung, die im dritten Wannenbereich akkumuliert ist, unter Benutzung des zweiten Transistors.
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In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: Ausbilden eines dritten Transistors, der innerhalb des und/oder über dem Substrat/s angeordnet ist, wobei der dritte Transistor einen fünften Source-/Drain-Bereich, einen sechsten Source-/Drain-Bereich und einen dritten Gate-Bereich aufweist, wobei der fünfte Source-/Drain-Bereich an den zweiten Wannenbereich gekoppelt ist, wobei der sechste Source-/Drain-Bereich an den Niederspannungsknoten gekoppelt ist, wobei der dritte Gate-Bereich an eine dritte Antenne gekoppelt ist; und während nachfolgender Fertigung des Halbleiterbauelements, Entladen von Ladung, die im dritten Wannenbereich akkumuliert ist, unter Benutzung des dritten Transistors.
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In noch einer Ausgestaltung kann die erste Antenne an die dritte Antenne gekoppelt sein oder werden.
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In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: Ausbilden eines vierten Transistors, der innerhalb des und/oder über dem Substrat/s angeordnet ist, wobei der vierte Transistor einen siebten Source-/Drain-Bereich, einen achten Source-/Drain-Bereich und einen vierten Gate-Bereich aufweist, wobei der siebte Source-/Drain-Bereich an den dritten Wannenbereich gekoppelt ist, wobei der achte Source-/Drain-Bereich an den Niederspannungsknoten gekoppelt ist, wobei der vierte Gate-Bereich an eine vierte Antenne gekoppelt ist; und während nachfolgender Fertigung des Halbleiterbauelements, Entladen von Ladung, die im dritten Wannenbereich akkumuliert ist, unter Benutzung des vierten Transistors.
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In noch einer Ausgestaltung kann die zweite Antenne an die vierte Antenne gekoppelt werden.
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In verschiedenen Ausführungsformen wird ein Verfahren zum Herstellen eines Halbleiterbauelements bereitgestellt, das Verfahren aufweisend: Ausbilden eines Wannenbereichs innerhalb eines Substrats; Ausbilden von mehreren Transistoren innerhalb des und/oder über dem Wannenbereich/s; Ausbilden eines ersten Entladungsbauelements innerhalb des Substrats, wobei das erste Entladungsbauelement einen ersten Transistor mit einem ersten Source-/Drain-Bereich, einem zweiten Source-/Drain-Bereich und einem ersten Gate-Bereich aufweist, wobei der erste Source-Drain-Bereich an den Wannenbereich gekoppelt ist, wobei der zweite Source-/Drain-Bereich an einen Niederspannungsknoten gekoppelt ist; Ausbilden eines ersten Abschnitts einer ersten Antenne über oder neben dem ersten Gate-Bereich, wobei der erste Gate-Bereich an den ersten Abschnitt der ersten Antenne gekoppelt wird; und Ausbilden einer ersten Metallisierungsschicht über dem Wannenbereich unter Nutzung eines ersten Plasmaprozesses, wobei das erste Entladungsbauelement zum Leiten während des ersten Plasmaprozesses konfiguriert ist.
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In einer Ausgestaltung kann das Verfahren ferner aufweisen: Ausbilden eines zweiten Abschnitts der ersten Antenne über dem ersten Abschnitt; und Ausbilden einer zweiten Metallisierungsschicht über der ersten Metallisierungsschicht unter Nutzung eines zweiten Plasmaprozesses.
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In noch einer Ausgestaltung kann der erste Transistor ein n-Kanalmetallisolator-Halbleitertransistor sein, wobei die erste Antenne Durchkontaktierungen und Metallleitungen aufweist, die über dem ersten Gate-Bereich angeordnet sind, und wobei ein Oberflächenbereich der Durchkontaktierungen zur Maximierung bezüglich eines Oberflächenbereichs der Metallleitungen gestaltet ist.
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In noch einer Ausgestaltung kann der erste Transistor ein p-Kanalmetallisolator-Halbleitertransistor sein, wobei die erste Antenne Durchkontaktierungen und Metallleitungen aufweist, die über dem ersten Gate-Bereich angeordnet sind, und wobei ein Oberflächenbereich der Metallleitungen größer als ein Oberflächenbereich der Durchkontaktierungen ist.
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In noch einer Ausgestaltung kann der erste Transistor mit einer ersten Antenne verbunden sein, die über letztes Metall mit einem Hochspannungsknoten mit einer positiven Vorspannung verbunden ist, der zum Ausschalten des ersten Transistors konfiguriert ist.
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In noch einer Ausgestaltung kann der Niederspannungsknoten ein Massepotentialknoten sein, wobei der zweite Source-/Drain-Bereich über eine Spannvorrichtung, die das Substrat hält, an den Niederspannungsknoten gekoppelt sein kann.
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Durch veranschaulichende Ausführungsformen der vorliegenden Erfindung werden diese und andere Probleme im Allgemeinen gelöst oder umgangen und technische Vorteile im Allgemeinen erzielt.
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Gemäß einer Ausführungsform der vorliegenden Erfindung weist eine Halbleiterstruktur einen Wannenbereich mit mehreren Transistoren auf. Ein erstes Entladungsbauelement weist einen ersten Transistor mit einem ersten Source-/Drain-Bereich, einem zweiten Source-/Drain-Bereich und einem ersten Gate-Bereich auf. Der Wannenbereich und das erste Entladungsbauelement sind in einem Substrat angeordnet. Der erste Source-/Drain-Bereich ist an den Wannenbereich gekoppelt, und der zweite Source-/Drain-Bereich ist an einen Niederspannungsknoten gekoppelt. Der erste Gate-Bereich ist an eine erste Antenne gekoppelt.
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Gemäß einer anderen Ausführungsform der vorliegenden Erfindung enthält ein Verfahren zum Ausbilden einer Halbleiterstruktur das Ausbilden eines ersten Wannenbereichs, der mehrere Transistoren aufweist, in einem ersten Bereich eines Substrats. Ein zweiter Wannenbereich wird in einem zweiten Bereich des Substrats ausgebildet. Ein erstes Entladungsbauelement wird in dem Substrat ausgebildet, wobei das erste Entladungsbauelement zwischen dem ersten Wannenbereich und dem zweiten Wannenbereich gekoppelt wird.
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Während aufeinanderfolgender Schritte zum Fertigen der Halbleiterstruktur wird Ladung vom ersten Wannenbereich über das erste Entladungsbauelement auf den zweiten Wannenbereich übertragen.
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Gemäß einer anderen Ausführungsform der vorliegenden Erfindung weist ein Verfahren zum Ausbilden eines Halbleiterbauelements das Ausbilden eines ersten Wannenbereichs mit einer ersten Dotierungsart innerhalb eines Substrats auf. Ein zweiter Wannenbereich mit einer zweiten Dotierungsart wird innerhalb des ersten Wannenbereichs ausgebildet, wobei die zweite Dotierungsart der ersten Dotierungsart entgegengesetzt ist. Ein dritter Wannenbereich mit der ersten Dotierungsart wird innerhalb des zweiten Wannenbereichs ausgebildet, wobei der dritte Wannenbereich mehrere Transistoren aufweist. Ein erster Transistor wird innerhalb des und/oder über dem Substrat/s ausgebildet, wobei der erste Transistor zwischen dem dritten Wannenbereich und einem Niederspannungsknoten gekoppelt wird. Während der nachfolgenden Fertigung des Halbleiterbauelements wird im dritten Wannenbereich akkumulierte Ladung unter Benutzung des ersten Transistors entladen.
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Gemäß einer anderen Ausführungsform der vorliegenden Erfindung weist ein Verfahren zum Ausbilden eines Halbleiterbauelements das Ausbilden eines Wannenbereichs innerhalb eines Substrats auf. Das Verfahren weist ferner das Ausbilden von mehreren Transistoren innerhalb des und/oder über dem Wannenbereich/s auf. Ein erstes Entladungsbauelement wird innerhalb des Substrats ausgebildet. Das erste Entladungsbauelement weist einen ersten Transistor mit einem ersten Source-/Drain-Bereich, einem zweiten Source-/Drain-Bereich und einem ersten Gate-Bereich auf. Der erste Source-/Drain-Bereich wird an den Wannenbereich gekoppelt, und der zweite Source-/Drain-Bereich wird an einen Niederspannungsknoten gekoppelt. Ein erster Abschnitt einer ersten Antenne wird derart über dem ersten Gate-Bereich ausgebildet, dass der erste Gate-Bereich an den ersten Abschnitt der ersten Antenne gekoppelt ist. Eine erste Metallisierungsschicht wird unter Nutzung eines ersten Plasmaprozesses über dem Wannenbereich ausgebildet. Das erste Entladungsbauelement wird zum Leiten während des ersten Plasmaprozesses konfiguriert.
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Vorstehendes ist ein eher allgemeiner Überblick über die Merkmale einer Ausführungsform der vorliegenden Erfindung, damit die folgende detaillierte Beschreibung der Erfindung besser verständlich ist. Zusätzliche Merkmale und Vorteile von Ausführungsformen der Erfindung werden im Folgenden beschrieben und bilden den Gegenstand der Ansprüche der Erfindung. Der Fachmann wird verstehen, dass die Konzeption und offenbarte spezifische Ausführungsformen leicht als Grundlage zum Modifizieren oder Gestalten anderer Strukturen oder Prozesse zum Ausführen derselben Zwecke der vorliegenden Erfindung nutzbar sind. Der Fachmann wird außerdem verstehen, dass derartige äquivalente Strukturen nicht von Umfang und Wesen der Erfindung, wie in den beiliegenden Ansprüchen dargelegt, abweichen.
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Zum vollständigeren Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun Bezug auf die folgenden Beschreibungen in Zusammenhang mit den beiliegenden Zeichnungen genommen.
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Es zeigen
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1 ein Halbleiterbauelement gemäß einer Ausführungsform der Erfindung;
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2, die 2a bis 2e beinhaltet, ein Halbleiterelement, das ein Entladungsbauelement mit einem p-Kanal-Transistor gemäß einer Ausführungsform der Erfindung darstellt, wobei 2a, 2c und 2e eine Draufsicht darstellen und 2b und 2d Querschnittansichten darstellen;
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3, die 3a bis 3e beinhaltet, eine alternative Ausführungsform des Entladungsbauelements, wobei das Entladungsbauelement einen n-Kanal-Transistor enthält;
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4, die 4a und 4b beinhaltet, Entladungsbauelemente mit NMOS- sowie PMOS-Transistoren gemäß einer Ausführungsform der Erfindung;
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5, die 5a bis 5b beinhaltet, ein Entladungsbauelement gemäß einer alternativen Ausführungsform der Erfindung, wobei 5a eine Draufsicht und 5b eine Querschnittansicht darstellt, und die ein pMOS-Entladungsbauelement und Bereiche einsetzt, die durch Epi-Schicht und Gräben, die mit Isoliermaterial gefüllt sind, von dem Substrat isoliert sind;
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6 eine Querschnittansicht eines Entladungsbauelements mit einem Silicon-On-Insulator-Substrat gemäß einer alternativen Ausführungsform der Erfindung;
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7 ein Halbleiterbauelement, bei dem NMOS- wie auch PMOS-Entladungstransistor an die Wannenbereiche gekoppelt sind, gemäß Ausführungsformen; und
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8 ein Substrat während der Halbleiterverarbeitung gemäß Ausführungsformen der Erfindung.
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Entsprechende Bezugszeichen und -symbole in den verschiedenen Figuren beziehen sich, falls nicht anders angegeben, im Allgemeinen auf entsprechende Bauteile. Die Figuren dienen zur deutlichen Veranschaulichung der relevanten Aspekte der Ausführungsformen und sind nicht notwendigerweise maßstabsgetreu.
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Die Herstellung und Nutzung verschiedener Ausführungsformen wird untenstehend detailliert besprochen. Es versteht sich jedoch, dass die vorliegende Erfindung zahlreiche anwendbare erfinderische Konzepte vorsieht, die in vielerlei spezifischen Zusammenhängen verkörpert sein können. Die besprochenen spezifischen Ausführungsformen sind lediglich veranschaulichend für spezifische Arten und Weisen besprochen, in denen die Erfindung herstell- und nutzbar ist, und schränken den Schutzumfang der Erfindung nicht ein.
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Die vorliegende Erfindung wird mit Bezug auf verschiedene Ausführungsformen in einem spezifischen Zusammenhang besprochen. In verschiedenen Ausführungsformen ist ein Entladungsbauelement zum Beseitigen von Ladung benutzt, die sich aus Wannenbereichen oder SOI-Inseln oder tiefen Grabenbereichen eines Halbleiterwafers während der Plasmaverarbeitung aufgebaut hat.
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Eine schematische Ausführungsform des Entladungsbauelements wird zunächst unter Nutzung von 1 beschrieben. Verschiedene bauliche Ausführungsformen des Entladungsbauelements werden unter Nutzung von 2 bis 7 beschrieben. Der Entladungsprozess wird unter Nutzung von 8 beschrieben.
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1 stellt ein Halbleiterbauelement gemäß einer Ausführungsform der Erfindung dar.
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Unter Bezugnahme auf 1 ist eine Bauelementanordnung 5 eines Chips auf einem Grundsubstrat 100 angeordnet, wie in einer Draufsicht des Halbleiterbauelements dargestellt. Das Substrat 100 kann ein Siliziumsubstrat sein und kann Epitaxieschichten und/oder Gräben enthalten, die mit Isoliermaterial gefüllt sind. Das Substrat 100 kann ein Bulk-Substrat in verschiedenen Ausführungsformen sein. In einigen Ausführungsformen kann das Substrat 100 ein Silizium-auf-Isolator-Substrat (Silicon-On-Insulator-Substrat) sein. In alternativen Ausführungsformen kann das Substrat 100 andere Halbleitermaterialien sein, wie etwa SiGe, SiC und Verbundhalbleiter. Das Bauelement 5 ist auf mehreren Wannen in verschiedenen Ausführungsformen ausgebildet. In einer Ausführungsform ist die Transistoranordnung 5 auf einer dreifachen Wanne ausgebildet. Ein erster Wannenbereich 10 ist über dem und/oder innerhalb des Substrat/s 100 angeordnet. Ein zweiter Wannenbereich 20 ist innerhalb des ersten Wannenbereichs 10 angeordnet, und ein dritter Wannenbereich 30 ist innerhalb des zweiten Wannenbereichs 20 angeordnet. Der erste, zweite und dritte Wannenbereich 10, 20 und 30 kann unter Nutzung herkömmlicher Verarbeitung ausgebildet sein, beispielsweise unter Nutzung von Ionenimplantation, Diffusion und/oder epitaktischem Nachwachsen.
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In verschiedenen Ausführungsformen kann die Bauelementanordnung 5 Teil von Logik-, Speicher-, analogen, Mischsignal- oder anderen Schaltungen des Halbleiterbauelements sein. In verschiedenen Ausführungsformen kann die Bauelementanordnung 5 aktive Bauelementbereiche aufweisen und Anordnungen von Transistoren, Widerständen, Induktoren oder anderen Komponenten enthalten, die zum Ausbilden integrierter Schaltungen benutzt werden.
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In einer Ausführungsform ist eine erste Bauelementart im zweiten Wannenbereich 20 ausgebildet und eine zweite Bauelementart ist im dritten Wannenbereich 30 ausgebildet. Beispielsweise kann, wenn der zweite Wannenbereich 20 eine n-Dotierung aufweist, eine erste Bauelementart, die p-Kanal-Transistoren (PMOS) aufweist, innerhalb des zweiten Wannenbereichs 20 ausgebildet sein. Gleicherweise kann, wenn der dritte Wannenbereich 30 p-Dotierung aufweist, eine zweite Bauelementart, die n-Kanal-Transistoren (NMOS) aufweist, innerhalb des dritten Wannenbereichs 30 ausgebildet sein. In einer Ausführungsform kann dadurch eine Anordnung von CMOS-Bauelementen, z. B. ein Inverter, gefertigt sein, die z. B. N Inverterstufen aufweist, wie in 1 durch gestrichelte Rechtecke dargestellt ist.
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In verschiedenen Ausführungsformen können aktive Zonen, die Transistoren (z. B. CMOS-Transistoren) beinhalten, durch Isolationsbereiche (z. B. flache Grabenisolation oder tiefer Graben in Verbindung mit einer EPI-Schicht) voneinander getrennt sein, die nicht dargestellt sind.
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Unter Bezugnahme auf 1 ist ein dritter Wannenkontakt 170 am zweiten Wannenbereich 20 angeordnet und ermöglicht einen elektrischen Kontakt mit dem zweiten Wannenbereich 20. Gleicherweise ist ein zweiter Wannenkontakt 140 am dritten Wannenbereich 30 angeordnet und ermöglicht einen elektrischen Kontakt mit dem dritten Wannenbereich 30.
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Metallisierungsschichten (nicht gezeigt) mit mehreren Metallleitungen sind über dem Grundsubstrat 100 ausgebildet. Die Metallisierungsschichten sind über den aktiven Bauelementbereichen angeordnet, beispielsweise Bauelementanordnung 5. Die Metallisierungsschichten kontaktieren und verbinden die aktiven Bauelemente elektrisch. Die Metallisierungsschichten und die aktiven Bauelementbereiche bilden zusammen eine vollständige funktionelle integrierte Schaltung aus. Anders gesagt können die elektrischen Funktionen des Chips durch die miteinander verbundenen, aktiven Schaltungen ausgeführt werden. Logikbauelemente können zahlreiche Metallisierungsschichten, z. B. neun oder mehr, aus Kupfer oder alternativ aus anderen Metallen enthalten. Speicherbauelemente, wie etwa DRAMs, können eine geringere Anzahl von Metallebenen aufweisen und aus Aluminium sein. Die Metallisierungsschichten können mit zusätzlicher Passivierungsschicht und anderen geeigneten Kontaktstrukturen bedeckt sein.
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Wie dargestellt ist ein erstes Entladungsbauelement 50 an den dritten Wannenbereich 30 gekoppelt und ein zweites Entladungsbauelement 60 ist an den zweiten Wannenbereich 20 gekoppelt. In einigen Ausführungsformen kann nur das erste Entladungsbauelement 50 oder das zweite Entladungsbauelement 60 vorhanden sein.
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Das erste und das zweite Entladungsbauelement 50 und 60 sind über einen Substratkontakt 40 an einen Niederspannungsknoten oder einen Massespannungsknoten gekoppelt. Das erste und das zweite Entladungsbauelement 50 und 60 sind zum Entladen jeder Überschussladung im zweiten Wannenbereich 20 und dritten Wannenbereich 30 eingerichtet. In einer Ausführungsform sind das erste und das zweite Entladungsbauelement 50 und 60 zum Entladen von entweder der positiven Ladung oder der negativen Ladung, die sich aufgebaut hat, eingerichtet, obgleich sie in einigen Ausführungsformen ladungsspezifisch sein können. In verschiedenen Ausführungsformen sind das erste und das zweite Entladungsbauelement 50 und 60 ansonsten derart von der Bauelementanordnung 5 elektrisch isoliert, dass das erste und das zweite Entladungsbauelement 50 und 60 während des Produktbetriebs oder der Produktlebensdauer nicht mit Bauelementen der Bauelementanordnung 5 oder anderen funktionellen Schaltungen innerhalb des Substrats 100 interagieren.
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In verschiedenen Ausführungsformen sind das erste und das zweite Entladungsbauelement 50 und 60 Überreste der Entladungsschaltungen, die zum Entladen von Ladung, die sich während der Plasmaverarbeitung aufgebaut hat, beim Fertigen des Halbleiterbauelements benutzt wurden.
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Während der Plasmaverarbeitung, insbesondere beim Ausbilden von Durchkontaktierungen und Metallleitungen über der Bauelementanordnung 5, wird Ladung von den geladenen Ionen in dem Plasma durch das Werkstück eingefangen und kann in den Wannenbereichen akkumulieren. Vorteilhafterweise sind in verschiedenen Ausführungsformen die Schalter in den Entladungsbauelementen zum Einschalten (Leiten) nur dann eingerichtet, wenn die Wannen während der Plasmaverarbeitung aufgeladen werden. Daher wird jede aufgebaute Überschussladung durch die Entladungsbauelemente von den Wannen beseitigt.
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Ladung in den Wannen kann den schädigenden Effekt des Veränderns der Bauelementkennzeichen der Bauelementanordnung im zweiten Wannenbereich 20 und dritten Wannenbereich 30 aufweisen. Beispielsweise können Schwellenspannungen von Transistoren, die innerhalb geladener Wannen ausgebildet sind, von Transistoren abweichen, die in ungeladenen Wannen ausgebildet sind. Selbst MOS-Gate-Oxidschichten können nachlassen und beginnen, hohe Ströme auf niedrigen Spannungen zu leiten (Nutzbedingungen). Durch Beseitigen der überschüssigen Schwebeladung gewährleisten die Entladungsbauelemente verbesserte Bauelementeinheitlichkeit.
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Während normaler Produktnutzung ist ein Schalter innerhalb der Entladungsbauelemente ausgeschaltet (nicht leitend). Infolgedessen ist das Entladungsbauelement kein Teil irgendeiner der Schaltungen des Halbleiterbauelements während des Normalbetriebs.
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2, die 2a bis 2e beinhaltet, stellt ein Halbleiterbauelement gemäß einer Ausführungsform der Erfindung dar, wobei 2a, 2c und 2e eine Draufsicht darstellen und 2b und 2d Querschnittansichten darstellen.
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Unter Bezugnahme auf 2a ist ein erster Wannenbereich 10 einer ersten Dotierungsart über einem Substrat 100 angeordnet. Ein zweiter Wannenbereich 20 einer zweiten Dotierungsart ist innerhalb des ersten Wannenbereichs 10 angeordnet. Ein dritter Wannenbereich 30 mit der ersten Dotierungsart kann in einigen Ausführungsformen innerhalb des zweiten Wannenbereichs 20 angeordnet sein. Ein erstes Entladungsbauelement 50 ist an einen zweiten Wannenbereich 20 gekoppelt.
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In verschiedenen Ausführungsformen kann das erste Entladungsbauelement 50 in verschiedenen Konfigurationen dem zweiten Wannenbereich 20 benachbart ausgebildet sein. Gleicherweise kann die Länge, Breite und Fläche des ersten Entladungsbauelements 50 hinsichtlich verschiedener Faktoren ausgewählt sein, darunter verfügbare Technologiespezifikationen und die Ladungsakkumulationskennzeichen der spezifischen Plasmaverarbeitung, die bei der Fertigung benutzt ist.
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In einer Ausführungsform weisen der erste Wannenbereich 10 und der dritte Wannenbereich 30 dieselbe erste Dotierungsart auf (Dotierungsart auf Grundlage von Nettodotierung). In verschiedenen Ausführungsformen kann der dritte Wannenbereich 30 stärker als der erste Wannenbereich 10 dotiert sein. Der zweite Wannenbereich 20 weist eine zweite Dotierungsart auf, die der ersten Dotierungsart entgegengesetzt ist. In einer Ausführungsform ist die erste Dotierungsart eine p-Dotierung, während die zweite Dotierungsart eine n-Dotierung ist.
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Das erste Entladungsbauelement 50 weist einen ersten Transistor 51 mit einem ersten Source-/Drain-Bereich 110, einem zweiten Source-/Drain-Bereich 115 und einem ersten Gate-Bereich 205 auf, der einen Kanalbereich überlagert. In einer Ausführungsform ist der erste Transistor 51 ein p-Kanalmetallisolator-Halbleitertransistor. Der erste Source-/Drain-Bereich 110 ist über einen zweiten Wannenkontakt 140 an den dritten Wannenbereich 30 gekoppelt.
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2b stellt eine Querschnittansicht des Halbleiterbauelements entlang der Linie 2b-2b in 2a dar. Wie in 2b dargestellt ist der erste Transistor 51 des ersten Entladungsbauelements 50 über einem zweiten Entladungsbauelementwannenbereich 21 ausgebildet. Der zweite Entladungsbauelementwannenbereich 21 ist innerhalb eines ersten Entladungsbauelementwannenbereichs 11 ausgebildet. Der erste Entladungsbauelementwannenbereich 11 und der erste Wannenbereich 10 sind in verschiedenen Ausführungsformen gemeinsam ausgebildet und weisen ähnliche Dotierungsgrade und Dotierungsarten auf. Der zweite Entladungsbauelementwannenbereich 21 und der zweite Wannenbereich 20 sind in verschiedenen Ausführungsformen gemeinsam ausgebildet und weisen ähnliche Dotierungsgrade und Dotierungsarten auf. Beispielsweise weist der Kanalbereich des ersten Transistors 51 dieselbe Dotierungsart wie der zweite Wannenbereich 20 auf.
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Wie in 2b dargestellt sind mehrere Metallisierungsschichten über dem zweiten Entladungsbauelementwannenbereich 21 ausgebildet. Die mehreren Metallisierungsschichten des ersten Transistors 51 des ersten Entladungsbauelements 50 bilden eine erste Antenne 80 aus. Die erste Antenne 80 kann an einen positiven Spannungsknoten V gekoppelt sein. Der Spannungsknoten V kann beispielsweise zum unabhängigen Steuern des ersten Transistors 51 z. B. während der Produktnutzung benutzt sein. Die Anzahl von Metallisierungsschichten über dem ersten Entladungsbauelement 50 kann dieselbe wie die Anzahl von Metallisierungsschichten über den anderen Bereichen des Halbleiterbauelements sein, z. B. in einer Ausführungsform der Bauelementanordnung 5.
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Die erste Antenne 80 enthält eine erste Metallleitung 210 in einer ersten Metallebene M1, eine zweite Metallleitung 220 in einer zweiten Metallebene M2, eine dritte Metallleitung 230 in einer dritten Metallebene M3, eine vierte Metallleitung 240 in einer vierten Metallebene M4, eine fünfte Metallleitung 250 in einer fünften Metallebene M5 eine sechste Metallleitung 260 in einer sechsten Metallebene M6.
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Die erste Metallleitung 210 ist über einen ersten Kontaktplug (ersten Kontaktstöpsel) 208 an den ersten Gate-Bereich 205, gekoppelt. Die Metallleitungen sind durch Durchkontaktierungen verbunden, z. B. verkoppeln erste Durchkontaktierungen 215 die erste Metallleitung 210 mit der zweiten Metallleitung 220. In verschiedenen Ausführungsformen können höhere oder niedrigere Anzahlen von Metallebenen vorhanden sein. Beispielsweise können Logikbauelemente, wie etwa ein Mikroprozessor, eine größere Anzahl von Metallebenen enthalten, während Speicherbauelemente, wie etwa DRAM-Speicher, eine geringere Anzahl von Metallebenen aufweisen können.
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2c stellt eine Draufsicht einer ersten Metallisierungsschicht dar, die die erste Antenne entlang der Linie 2c-2c in 2b ausbildet.
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Die Ausführungsform von 2c ist als Antennenstruktur für die erste Antenne 80 in Ausführungsformen benutzt, die Verkupferung nutzen.
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In einer oder mehr Ausführungsformen kann jede der Metallleitungen der ersten Antenne 80 eine geeignete Form aufweisen und sich über oder neben dem Entladungsbauelement befinden. Beispielsweise können in einer oder mehr Ausführungsformen die erste Metallleitung 210, die dritte Metallleitung 230, die zweite Metallleitung 220, die vierte Metallleitung 240, die fünfte Metallleitung 250 und die sechste Metallleitung 260 als quadratischer oder rechteckiger Block ausgebildet sein.
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Die Fläche der ersten Metallleitung 210 ist viel größer als die Fläche der ersten Durchkontaktierung 215 oder des ersten Kontaktplugs 208. Eine derartige Struktur ist vorteilhaft zum Steigern der Sammlung einer bestimmten Ladungsart, in diesem Falle möglicherweise negativer Ladung, benutzt.
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Insbesondere liegt jede niedrigere Metallisierungsschicht der ersten Antenne 80 während der Ausbildung darauf folgender Metallisierungsschichten frei. Folglich fängt die erste Antenne 80 beispielsweise einen Anteil der Ladung aus dem auftreffenden Plasma auf. Die Ladung, die über die erste Antenne 80 aufgefangen wird, kann zu einem Anstieg oder Abfall am Potential des ersten Gate-Bereichs 205 führen. Wesentlich fungieren bei der Ausbildung jeder Metall- oder Durchkontaktierungsebene die unteren Abschnitte der ersten Antenne 80, die bereits ausgebildet sind, als die Antenne für den ersten Transistor 51. Anders gesagt, die vollständige Struktur der ersten Antenne 80 kann für das Funktionieren des Entladungsbauelements in einigen Ausführungsformen nicht benötigt sein.
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Während der Plasmaverarbeitung ist die Akkumulation von positiver Ladung während der Ausbildung von Durchkontaktierungen für Kupfer (Cu) oder Aluminium (Al) und Leitungen mit schmaler Beabstandung für Al mehr begünstigt, während die Ausbildung von weit beabstandeten Metallleitungen für Al und möglicherweise Metallflächen für Cu oder Al zur Akkumulation von negativer Ladung führen. Daher enthalten die ersten Antennen 80 zum Verbessern der Empfindlichkeit des Gate (dadurch des ersten Transistors 51) für Plasmaladung eine größere Flächendichte von Metallleitungen als Durchkontaktierungen (wie außerdem in 2c dargestellt). Beispielsweise ist in einer oder mehr Ausführungsformen in jeder Metallisierungsschicht ein Oberflächenbereich der Metallleitungen viel größer als ein Oberflächenbereich der Durchkontaktierungen und die Fläche von Durchkontaktierungen minimiert. In einer oder mehr Ausführungsformen ist in jeder Metallisierungsschicht ein Oberflächenbereich der Metallleitungen mindestens 50 mal größer als ein Oberflächenbereich der Durchkontaktierungen.
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Die Minimierung von Durchkontaktierungen maximiert die Akkumulation von negativer Ladung ohne Annihilation (Neutralisierung), wodurch das Potential am Gate-Bereich verbessert ist.
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2e stellt eine alternative Ausführungsform dar, in der die Metallleitungen unter Benutzung von Aluminium ausgebildet sind, wenn Metallleitungen weiter beabstandet sind.
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2d stellt eine Querschnittansicht des Halbleiterbauelements entlang der Linie 2d-2d in 2a mit MOS-Transistoren einer Inverterkette (1 – N) dar. Der Übersichtlichkeit halber ist die Struktur der ersten Antenne 80 in dieser Figur nicht dargestellt. Stattdessen ist ein Schema der ersten Antenne 80 in 2d dargestellt.
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2d stellt einen Abschnitt der Bauelementanordnung 5 mit mehreren Transistoren dar. Das erste Entladungsbauelement 50 ist an den Abschnitt der Bauelementanordnung 5 gekoppelt, der den dritten Wannenbereich 30 überlagert. Jeder Transistor in der Bauelementanordnung 5 enthält einen ersten Anordnungs-Source-/Drain-Bereich 150, der innerhalb des dritten Wannenbereichs 30 angeordnet ist. Der erste Anordnungs-Source-/Drain-Bereich 150 weist eine Nettodotierung auf, die der des dritten Wannenbereichs 30 entgegengesetzt ist und daher von der zweiten Dotierart ist. Somit ist, wenn die erste Dotierung p ist, der erste Anordnungs-Source-/Drain-Bereich 150 n-dotiert, wodurch eine Anordnung mit n-Kanal-Transistoren ausgebildet ist.
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Wie in 2d dargestellt ist jeder Transistor an Metallisierungsschichten gekoppelt, die wie Antennen sind, wodurch Anordnungsantennen 70 ausgebildet sind, die Metallschichten und Durchkontaktierungen aufweisen. Das erste Entladungsbauelement 50 ist über einen zweiten Wannenkontakt 140 mit derselben Dotierungsart wie der Wannenbereich 30 an den dritten Wannenbereich 30 gekoppelt. Ferner ist das erste Endladungsbauelement 50 über das Substrat 100 von der Bauelementanordnung 5 isoliert. Das erste Entladungsbauelement 50 ist über eine Zusammenschaltung, die durch die erste Metallebene M1 oder eine höhere Metallebene ausgebildet sein kann, an den zweiten Wannenkontakt 140 gekoppelt. Alternativ ist das erste Entladungsbauelement 50 über eine Leitung (z. B. eine Poly-/Metallleitung) auf der Gate-Ebene an den zweiten Wannenkontakt 140 gekoppelt.
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Das erste Entladungsbauelement 50 enthält einen ersten Transistor 51 mit einem ersten Source-/Drain-Bereich 110, einem zweiten Source-/Drain-Bereich 115 und einem ersten Gate-Bereich 205, der einen Kanalbereich überlagert. Der erste Transistor 51 ist innerhalb eines anderen zweiten Wannenbereichs 20 (zweiter Entladungsbauelementwannenbereich 21) mit einer zweiten Nettodotierungsart ausgebildet. Eine dielektrische Schicht 155 des ersten Gates ist zwischen dem ersten Gate-Bereich 205 und dem Kanalbereich angeordnet. In einer Ausführungsform ist ein erster Wannenkontakt 130 des ersten Transistors 51 an den zweiten Wannenkontakt 140 gebunden. Der zweite Source-/Drain-Bereich 115 ist an einen Substratkontakt 40 gekoppelt, wodurch er an das Substratpotential gekoppelt ist.
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In verschiedenen Ausführungsformen ist der erste Transistor 51 als Niederspannungstransistor mit einer niedrigen Schwellenspannung, beispielsweise unter ungefähr 0,35 V, ausgelegt. Beispielsweise kann in einigen Ausführungsformen die Schwellenspannung des ersten Transistors 51 zwischen ungefähr 0,05 V und ungefähr 0,5 V liegen. Der erste Transistor 51 ist in seinem eigenen Wannenkonstrukt gestaltet, das von der Bauelementanordnung 5 isoliert ist.
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Für einen p-Kanal-Transistor kann Akkumulation von negativer Spannung den Kanalbereich, der unter dem ersten Gate-Bereich 205 liegt, invertieren, was zu Leitung zwischen dem ersten und dem zweiten Source-/Drain-Bereich 110 und 115 führt. Dadurch können Löcher von dem geerdeten Substratkontakt 40, wenn die dritte Wanne 30 einen Überschuss an negativer Ladung aufweist, durch den p-Kanal-Transistor fließen und sich mit den Überschusselektronen im dritten Wannenbereich 30 wiederverbinden, wodurch die Überschussladung entladen wird.
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3, die 3a bis 3e beinhaltet, stellt eine alternative Ausführungsform des ersten Entladungsbauelements dar, wobei ein zweites Entladungsbauelement einen n-Kanal-Transistor enthält.
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Unter Bezugnahme auf 3a ist ein erster Wannenbereich 10 über einem Substrat 100 angeordnet. Ein zweiter Wannenbereich 20 ist innerhalb des ersten Wannenbereichs 10 angeordnet. Ein dritter Wannenbereich 30 kann in einigen Ausführungsformen innerhalb des zweiten Wannenbereichs 20 ausgebildet sein. Ein zweites Entladungsbauelement 60 ist an den zweiten Wannenbereich 20 gekoppelt. Das zweite Entladungsbauelement 60 ist über einem und innerhalb eines dritten Entladungsbauelementwannenbereich/s 31 ausgebildet, der sich über einem zweiten Entladungsbauelementwannenbereich 21 und einem ersten Entladungsbauelementwannenbereich 11 befindet. In verschiedenen Ausführungsformen sind der erste Entladungsbauelementwannenbereich 11, der zweite Entladungsbauelementwannenbereich 21 und der dritte Entladungsbauelementwannenbereich 31 ein anderer erster Wannenbereich 10, ein anderer zweiter Wannenbereich 20 bzw. ein anderer dritter Wannenbereich 30.
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In einer Ausführungsform ist die erste Dotierungsart p-Dotierung, während die zweite Dotierungsart n-Dotierung ist.
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Das zweite Entladungsbauelement 60 weist einen zweiten Transistor 52 mit einem dritten Source-/Drain-Bereich 120, einem vierten Source-/Drain-Bereich 125, einem zweiten Gate-Bereich 206, der einen Kanalbereich überlagert, auf. In einer Ausführungsform ist der zweite Transistor 52 ein n-Kanalmetallisolator-Halbleitertransistor. Der dritte Source-/Drain-Bereich 120 ist über einen dritten Wannenkontakt 170 an den zweiten Wannenbereich 20 gekoppelt. Ein intrinsisch dotierter oder gering dotierter Bereich des Substrats 100 trennt das zweite Entladungsbauelement 60 vom zweiten Wannenbereich 20.
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In verschiedenen Ausführungsformen ist der zweite Transistor 52 als Niederspannungstransistor mit einer niedrigen Schwellenspannung, beispielsweise unter ungefähr 0,35 V, ausgelegt. Beispielsweise kann in einigen Ausführungsformen die Schwellenspannung des zweiten Transistors 52 zwischen ungefähr 0,05 V und ungefähr 0,5 V liegen. Der zweite Transistor 52 ist in seinem eigenen Wannenkonstrukt gestaltet, das von der Bauelementanordnung 5 isoliert ist.
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3b stellt eine Querschnittansicht des Halbleiterbauelements entlang der Linie 3b-3b in 3a dar. Wie in 3b dargestellt ist der zweite Transistor 52 des zweiten Entladungsbauelements 60 über einem dritten Entladungsbauelementwannenbereich 31 ausgebildet, der ein anderer dritter Wannenbereich ist. Beispielsweise weist der Kanalbereich des zweiten Transistors 52 dieselbe Dotierungsart wie der dritte Wannenbereich 30 auf.
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Wie in 3b dargestellt sind mehrere Metallisierungsschichten über dem dritten Entladungsbauelementwannenbereich 31 ausgebildet. Die mehreren Metallisierungsschichten des zweiten Transistors 52 des zweiten Entladungsbauelements 60 bilden eine zweite Antenne 90 aus. Die Anzahl von Metallisierungsschichten kann in einer Ausführungsform dieselbe wie die Anzahl von Metallisierungsschichten über den anderen Bereichen des Halbleiterbauelements sein.
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Unähnlich der vorherigen Ausführungsform ist die zweite Antenne 90 zum Einfangen von positiver Ladung zum Einschalten des n-Kanal-Transistors ausgelegt. Folglich ist die zweite Antenne 90 zum Aufweisen eines maximalen Oberflächenbereichs von Durchkontaktierungen im Verhältnis zu Metallleitungen gestaltet. Wie in 3b und 3c dargestellt ist der Oberflächenbereich der freigelegten Durchkontaktierungen so groß wie möglich. Eine minimale Durchkontaktierungsöffnung führt zur höchsten Ladung aufgrund des Abschattungseffekts. In einer oder mehr Ausführungsformen beträgt in jeder Metallisierung und jeder Durchkontaktierungsschicht ein kumulativer Oberflächenbereich der Durchkontaktierungen ungefähr ¼ des kumulativen Oberflächenbereichs der Metallisierung. Daher fängt die zweite Antenne 90 wirksam positive Ladungen (Löcher) während der Plasmaverarbeitung ein.
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Die zweite Antenne 90 enthält erste Durchkontaktierungen 215 in einer ersten Durchkontaktierungsebene V1, zweite Durchkontaktierungen 225 in einer zweiten Durchkontaktierungsebene V2, dritte Durchkontaktierungen 235 in einer dritten Durchkontaktierungsebene V3, vierte Durchkontaktierungen 245 in einer vierten Durchkontaktierungsebene V4, fünfte Durchkontaktierungen 255 in einer fünften Durchkontaktierungsebene V5. Die Durchkontaktierungen sind über eine erste Metallleitung 210, eine zweite Metallleitung 220, eine dritte Metallleitung 230, eine vierte Metallleitung 240 und eine fünfte Metallleitung 250 verbunden. Die zweite Antenne 90 kann an das Substrat 100, beispielsweise an einem Massepotentialknoten 41 oder einem festgelegten Niederspannungsknoten, über eine höhere Metallebene, wie etwa die fünfte Metallleitung 250, gekoppelt sein. Wie in vorherigen Ausführungsformen kann eine höhere oder niedrigere Anzahl von Metallebenen vorhanden sein.
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Die Ausführungsform von 3c kann als Antennenstruktur für die zweite Antenne 90 in Ausführungsformen benutzt sein, die Verkupferung nutzen, welche gestapelte Durchkontaktierungen ausbilden. 3e stellt eine alternative Ausführungsform dar, in der die Metallleitungen als kammförmige Struktur unter Benutzung von Aluminium mit minimaler Metallleitungsbeabstandung und minimal bemessenen Durchkontaktierungen, die auf den Metallleitungen angeordnet sind, ausgebildet sind.
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3d stellt eine Querschnittansicht des Halbleiterbauelements entlang der Linie 3d-3d in 3a dar. Der Übersichtlichkeit halber ist die Struktur der zweiten Antenne 90 schematisch in 3d dargestellt.
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Unter Bezugnahme auf 3d enthält ein Abschnitt der Bauelementanordnung 5 mehrere Transistoren. Ähnlich der Darstellung von 2d stellt 3d die Transistoren der Bauelementanordnung 5 dar, die innerhalb des zweiten Wannenbereichs 20 ausgebildet sind. Jeder Transistor, z. B. ein PMOS-Transistor, in der Bauelementanordnung 5 enthält einen zweiten Anordnungs-Source-/Drain-Bereich 160, der innerhalb des zweiten Wannenbereichs 20 angeordnet ist, und Anordnungsantennen 70, die bezüglich 2d beschrieben sind.
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Das zweite Entladungsbauelement 60 ist, beispielsweise über die erste Metallebene M1 (oder über eine nachfolgende höhere Metallebene), an den zweiten Wannenbereich 20 über einen zweiten Wannenkontakt 170 gekoppelt. Das zweite Entladungsbauelement 60 enthält einen zweiten Transistor 52 mit einem dritten Source-/Drain-Bereich 120, einem vierten Source-/Drain-Bereich 125, einem zweiten Gate-Bereich 206, der einen Kanalbereich überlagert. Der zweite Transistor 52 ist innerhalb eines anderen dritten Wannenbereichs (dritter Entladungsbauelementwannenbereich 31) mit einer ersten Nettodotierungsart ausgebildet. Eine dielektrische Schicht 156 des zweiten Gates ist zwischen dem zweiten Gate-Bereich 206 und dem Kanalbereich angeordnet. Der vierte Source-/Drain-Bereich 125 und optional ein zweiter Wannenkontakt 135 des zweiten Transistors 52 sind an einen Substratkontakt 40 gebunden. Der dritte Source-/Drain-Bereich 120 ist an den zweiten Wannenkontakt 170 gekoppelt.
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Im Falle eines n-Kanal-Transistors kann Akkumulation von positiver Ladung im zweiten Gate-Bereich 206 zur Ausbildung eines Inversionsbereichs im darunter liegenden Kanalbereich führen, was zur Leitung zwischen dem dritten und dem vierten Source-/Drain-Bereich 120 und 125 führt. Daher kann während der Plasmaverarbeitung jegliche positive Ladung, die in der zweiten Wanne 20 akkumuliert ist, entladen werden, wenn sich dieser n-Kanal-Transistor einschaltet. Beispielsweise führt das Einschalten des n-Kanal-Transistors zu einem Fluss von Elektronen vom geerdeten Substratkontakt 40 durch die vierten Source-/Drain-Bereiche 125 in den dritten Source/Drain 120 und weiter in den zweiten Wannenkontakt 170. Die Elektronen können sich durch Elektronenlochwiederverbindungsprozesse mit den Überschusslöchern im zweiten Wannenbereich 20 wiederverbinden.
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Ausführungsformen der Erfindung enthalten eine Kombination von Ausführungsformen, die bezüglich 2 und 3 beschrieben sind. Unter Nutzung der kombinierten Ausführungsformen kann positive sowie negative Ladungsakkumulation im zweiten Wannenbereich 20 und dritten Wannenbereich 30 entladen werden.
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4, die 4a und 4b beinhaltet, stellt Entladungsbauelemente, darunter sowohl NMOS- als auch PMOS-Transistoren, gemäß einer Ausführungsform der Erfindung dar.
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4a ist eine Draufsicht, die ein Entladungsbauelement mit einem ersten Transistor 51 und einem zweiten Transistor 52 darstellt. Der erste Transistor 51 ähnelt dem bezüglich 2 beschriebenen, während der zweite Transistor 52 dem bezüglich 3 beschriebenen ähnelt.
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4a stellt eine Ausführungsform dar, in der die erste Dotierungsart p-Dotierung und die zweite Dotierungsart n-Dotierung ist. Daher ist der dritte Wannenbereich 30 eine p-Wanne und der zweite Wannenbereich 20 eine n-Wanne. Der erste Transistor 51 ist ein p-Kanal-Transistor (PMOS) und der zweite Transistor 52 ist ein n-Kanal-Transistor (NMOS). Daher ist der erste Transistor 51 innerhalb des zweiten Entladungsbauelement-Wannenbereichs 21 ausgebildet und der zweite Transistor 52 innerhalb des dritten Entladungsbauelement-Wannenbereichs 31 ausgebildet.
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Folglich wird in dieser Ausführungsform ein Überschuss von negativer Ladung durch Injizieren von Löchern in den dritten Wannenbereich 30 wegen des Einschaltens des ersten Transistors 51 (PMOS-Transistor) beseitigt. Im Gegensatz dazu wird eine überschüssige positive Ladung durch Injizieren von Elektronen in den zweiten Wannenbereich 20 wegen des Einschaltens des zweiten Transistors 52 beseitigt. Daher beseitigt das Entladungsbauelement in dieser Ausführungsform einen Überschuss von positiver oder negativer Ladung aus den Wannenbereichen.
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In einer alternativen Ausführungsform kann der erste Transistor 51 (PMOS-Transistor) an den dritten Wannenbereich 30 zum Entladen von negativer Ladung gekoppelt sein. Ähnlich kann der zweite Transistor 52 (NMOS-Transistor) in alternativen Ausführungsformen an den zweiten Wannenbereich 20 zum Entladen von positiver Ladung gekoppelt sein. In verschiedenen Ausführungsformen sind PMOS-Transistoren zum Entladen von negativer Ladung und NMOS-Transistoren zum Entladen von positiver Ladung aus den Wannenbereichen benutzt.
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4b stellt eine alternative Ausführungsform dar, in der die erste Dotierungsart n-Dotierung und die zweite Dotierungsart p-Dotierung ist. Daher ist der dritte Wannenbereich 30 eine n-Wanne und der zweite Wannenbereich 20 eine p-Wanne. Wiederum ist der erste Transistor 51 ein p-Kanal-Transistor (PMOS) und der zweite Transistor 52 ein n-Kanal-Transistor (NMOS). Jedoch ist der erste Transistor 51 innerhalb des dritten Entladungsbauelement-Wannenbereichs 31 ausgebildet und der zweite Transistor 52 innerhalb des zweiten Entladungsbauelement-Wannenbereichs 21 ausgebildet.
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5, die 5a bis 5b beinhaltet, stellt ein Entladungsbauelement gemäß einer alternativen Ausführungsform der Erfindung dar, wobei 5a eine Draufsicht darstellt und 5b eine Querschnittansicht darstellt.
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Diese Ausführungsform weicht von den bezüglich 2 bis 4 beschriebenen Ausführungsformen in der Benutzung der tiefen Gräben zur verbesserten Isolierung ab. Die Ausführungsform von 5 kann in PMOS- und/oder NMOS-Entladungstransistoren zum Entladen von entweder n-Wannen und/oder p-Wannen oder beiden eingesetzt sein. Nur als Veranschaulichung nutzt 5 einen PMOS-Transistor als Entladungsbauelement zum Entladen von überschüssiger negativer Ladung.
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Unter Bezugnahme auf 5a sind wie in vorherigen Ausführungsformen ein erster Wannenbereich 10, ein zweiter Wannenbereich 20 und ein dritter Wannenbereich 30 innerhalb eines Substrats 100 ausgebildet. Der erste Wannenbereich 10 und der dritte Wannenbereich 30 weisen eine erste Dotierungsart auf, während der zweite Wannenbereich 20 eine entgegengesetzte zweite Dotierungsart aufweist. In einer Ausführungsform ist die erste Dotierungsart p-Dotierung, während die zweite Dotierungsart n-Dotierung ist.
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Ein erstes Entladungsbauelement 50 ist wie in den vorherigen Ausführungsformen (z. B. 2) an den dritten Wannenbereich 30 gekoppelt. Das erste Entladungsbauelement 50 weist einen ersten Transistor 51 mit einem ersten Source-/Drain-Bereich 110, einem zweiten Source-/Drain-Bereich 115, einem ersten Gate-Bereich 205, der einen Kanalbereich überlagert, auf. In einer Ausführungsform ist der erste Transistor 51 ein p-Kanalmetallisolator-Halbleitertransistor.
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Wie in vorherigen Ausführungsformen ist der erste Source-/Drain-Bereich 110 über einen dritten Wannenkontakt 140 an den dritten Wannenbereich 30 gekoppelt. Unähnlich vorherigen Ausführungsformen trennen tiefe Gräben 25 das erste Entladungsbauelement 50 von dem zweiten Wannenbereich 20 und dem dritten Wannenbereich 30.
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In einer alternativen Ausführungsform ist der erste Source-/Drain-Bereich 110 über einen dritten Wannenkontakt 170 an den zweiten Wannenbereich 20 gekoppelt. In beiden Ausführungsformen entlädt der erste Transistor 51, der ein PMOS-Transistor ist, negative Ladung aus den Wannen.
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Bei einer Alternative weist das Entladungsbauelement einen NMOS-Transistor zum Entladen von positiver Ladung aus den Wannen auf.
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In verschiedenen Ausführungsformen sind die Antennen für die PMOS- und NMOS-Transistoren (Entladungstransistoren) für die Ausführungsform mit tiefen Gräben von 5 wie bezüglich 2 und 3 beschrieben ausgebildet. Beispielsweise stellen 2c und 2e die Antennenstruktur für einen PMOS-Entladungstransistor dar und 3c und 3e die Antennenstruktur für einen NMOS-Entladungstransistor.
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5b stellt eine Querschnittansicht des Halbleiterbauelements entlang der Linie 5b-5b in 5a dar. Wie in 5b dargestellt ist der erste Transistor 51 des ersten Entladungsbauelements 50 über dem zweiten Entladungsbauelement-Wannenbereich 21 ausgebildet. Beispielsweise weist der Kanalbereich des ersten Transistors 51 dieselbe Dotierungsart wie der zweite Entladungsbauelement-Wannenbereich 21 auf.
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Wie in 5b dargestellt ist, wie in vorherigen Ausführungsformen (siehe z. B. 3), eine erste Antenne 80 durch mehrere Metallisierungsschichten über dem dritten Wannenbereich 30 ausgebildet.
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Wie in der vorherigen Ausführungsform ist die erste Antenne 80 zum Einfangen von negativer Ladung zum Einschalten des p-Kanal-Transistors während der Plasmaverarbeitung ausgelegt.
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Wie in 5b dargestellt können die tiefen Gräben 25 leitend sein und einen Kernbereich enthalten, der leitendes Material und einen äußeren Isolierbereich aufweist, welcher den Kernbereich umgibt. Dies hilft zum Kontaktieren des Substrats, wenn die Wannen eng beabstandet sind. Dadurch ist der zweite Source/Drain 115 über die tiefen Gräben 25 an das Substrat gekoppelt. 5b stellt außerdem eine optionale Epitaxieschicht 200 dar, die über dem Substrat 100 ausgebildet ist.
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In einer anderen Ausführungsform sind andere Wannenkonstellationen im Bauelementanordnungsbereich 5 möglich, wie etwa beispielsweise, dass nur der erste Wannenbereich 10 ohne den zweiten Wannenbereich 20 und/oder den dritten Wannenbereich 30 das Halbleiterbauelement ausbildet, die mit dem ersten oder dem zweiten Entladungsbauelement 50 oder 60 zum Entladen kombinierbar sind. In verschiedenen Ausführungsformen können die Entladungsbauelemente außerdem direkt nur innerhalb des ersten Wannenbereichs 10 anstatt innerhalb des dritten Wannenbereichs 30, der sich innerhalb des zweiten Wannenbereichs 20 befindet, angeordnet sein.
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6 stellt eine Querschnittansicht eines Entladungsbauelements mit einem Silicon-On-Insulator-Substrat gemäß einer alternativen Ausführungsform der Erfindung dar.
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Unter Bezugnahme auf 6 sind wie in vorherigen Ausführungsformen ein erster Wannenbereich 10, ein zweiter Wannenbereich 20 und ein dritter Wannenbereich 30 innerhalb eines Substrats 100 ausgebildet. Das Substrat 100 enthält eine Isolatorschicht 610. Die Wannenbereiche sind durch Isolierungsbereiche 645 getrennt.
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Eine Bauelementanordnung 5 mit Transistoren mit ersten Source-/Drain-Bereichen 150 ist wie in vorherigen Ausführungsformen innerhalb der Wannen ausgebildet. Ein dritter Wannenkontakt 170 ist zum Verkoppeln des dritten Wannenbereichs 30 ausgebildet.
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6 stellt außerdem einen dritten Transistor 601 dar, der von der Bauelementanordnung 5 getrennt ist. Das Gate des dritten Transistors 601 ist an den ersten Source/Drain-Bereich 150 innerhalb des dritten Wannenbereichs 30 gekoppelt.
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Wegen der Unterschiede in den Antennen, die in den Wannenbereich der Bauelementanordnung 5 und den Wannenbereich des dritten Transistors 601 speisen, können die Wannenbereiche des dritten Transistors 601 jedoch auf einem anderen Potential als die Wannenbereiche der Bauelementanordnung 5 sein. Wegen des Verkoppelns der Gate-Elektrode des vierten Transistors 604 mit dem Wannenbereich der Bauelementanordnung 5 kann die Gate-Elektrode des vierten Transistors 604 aufgrund des Potentialaufbaus in der Gate-Elektrode versagen.
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Ausführungsformen der Erfindung vermeiden dies durch Übertragen von Ladung aus dem Wannenbereich der Bauelementanordnung 5 in die Wannenbereiche des vierten Transistors 604, wodurch wiederum die Potentialdifferenz zwischen der Gate-Elektrode und dem Kanalbereich des vierten Transistors 604 reduziert ist.
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In verschiedenen Ausführungsformen kann die Nutzung eines Entladungstransistors zum Ausgleichen des Potentials von zwei isolierten Wannenbereichen in jeglicher der vorher beschriebenen Ausführungsformen, beispielsweise in 2 bis 6, verwendet werden.
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Das Entladungsbauelement 600 weist einen zweiten Transistor 52, beispielsweise wie in 3 beschrieben, auf. Der zweite Transistor 52 weist einen dritten Source-/Drain-Bereich 120 und einen vierten Source-/Drain-Bereich 125 und einen dritten Substratkontakt 635 auf.
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Gleicherweise weist der dritte Transistor 601 einen ersten Source-/Drain-Bereich 620 und einen zweiten Source-/Drain-Bereich 625 und einen dritten Wannenkontakt 635 auf.
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Der dritte Substratkontakt 635 des dritten Transistors 601 ist an den zweiten Substratkontakt 135 des zweiten Transistors 52 und den vierten Source-/Drain-Bereich 125 des zweiten Transistors 52 gekoppelt. Der dritte Source-/Drain-Bereich 120 des zweiten Transistors 52 ist über den dritten Wannenkontakt 170 an den dritten Wannenbereich 30 gekoppelt.
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Das Gate des zweiten Transistors 52 weist eine Antennenstruktur auf. Im Falle eines NMOS-Transistors weist die Antennenstruktur eine zweite Antenne 90 wie in 3c und 3e beschrieben auf.
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Der zweite Transistor 52 schaltet sich ein, wenn sich überschüssige positive Ladung im Gate des Transistors aufbaut. Anschließend kann überschüssige negative Ladung aus dem dritten Wannenbereich 30 vom dritten Wannenkontakt 170 in den dritten Source/Drain 120 zu den vierten Source-/Drain-Bereichen 125 und durch den zweiten Substratkontakt 635 des zweiten Transistors 52 und weiter zu dem dritten Wannenkontakt 635 des dritten Transistors 601 fließen. Infolgedessen sind jegliche Potentialdifferenzen zwischen Wannen des Bauelementanordnungsbereichs 5 und Wannen des Transistors 601 abgeschwächt.
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7 stellt ein Halbleiterbauelement, das sowohl NMOS- als auch PMOS-Entladungstransistor an die Wannenbereiche gekoppelt aufweist, gemäß Ausführungsformen dar.
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Wie in 7 dargestellt können in verschiedenen Ausführungsformen die bezüglich 2 und 3 beschriebenen Ausführungsformen zum Ausbilden des Halbleiterbauelements, das in 1 dargestellt ist, kombiniert sein. Unähnlich der Ausführungsform von 4 kontaktiert die dargestellte Ausführungsform sowohl die n-Wanne als auch die p-Wanne durch sowohl den NMOS- als auch den PMOS-Transistor.
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8 stellt ein Substrat während der Halbleiterverarbeitung gemäß Ausführungsformen der Erfindung dar.
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Wie in 8 dargestellt kann das Substrat 100 (beispielsweise Wafer) während der Ausbildung der Metallisierungsschichten innerhalb einer Plasmakammer 159 über einer Spannvorrichtung 158 angeordnet sein. Das Substrat 100 kann über seine Rückseite (beispielsweise über die Spannvorrichtung 158) an einen Niederspannungsknoten oder Massepotentialknoten gekoppelt sein.
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Das Substrat 100 kann einem Plasma 157 ausgesetzt sein, und das Substrat 100 kann negative oder positive Ladung auffangen. Wie oben in verschiedenen Ausführungsformen beschrieben kann wegen des Entladungsbauelements überschüssige negative Ladung oder überschüssige positive Ladung in den Wannenbereichen entladen werden.
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Obgleich die vorliegende Erfindung und ihre Vorteile detailliert beschrieben wurden, ist zu verstehen, dass verschiedene Änderungen, Ersetzungen und Umbildungen hierin hergestellt werden können, ohne von Wesen und Umfang der Erfindung abzuweichen, wie durch die beiliegenden Ansprüche definiert. Beispielsweise ist es für den Fachmann leicht verständlich, dass zahlreiche der Merkmale, Funktionen, Prozesse und Materialien, die hierin beschrieben sind, verändert werden können, während sie innerhalb des Schutzumfangs der vorliegenden Erfindung verbleiben.
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Zudem ist nicht beabsichtigt, dass der Schutzumfang der vorliegenden Anmeldung auf die bestimmten Ausführungsformen des Prozesses, der Maschine, Herstellung, Stoffzusammensetzung, Mittel, Verfahren und Schritte, die in der Schrift beschrieben sind, beschränkt ist. Wie für den Durchschnittsfachmann aus der Offenbarung der vorliegenden Erfindung leicht ersichtlich ist, können derzeit bestehende oder später entwickelte Prozesse, Maschinen, Herstellung, Stoffzusammensetzungen, Mittel, Verfahren oder Schritte, die im Wesentlichen dieselbe Funktion ausführen oder im Wesentlichen dasselbe Ergebnis erzielen wie die entsprechenden, hierin beschriebenen Ausführungsformen, gemäß der vorliegenden Erfindung genutzt werden. Dementsprechend ist beabsichtigt, dass die beiliegenden Ansprüche derartige Prozesse, Maschinen, Herstellung, Stoffzusammensetzungen, Mittel, Verfahren oder Schritte in ihrem Schutzumfang enthalten.
