DE102012201025B4 - Verfahren zur Herstellung von Halbleiterbauelementen mit lokalen Kontakten - Google Patents

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Abstract

Verfahren zur Herstellung eines CMOS-Bauelements auf einem Halbleitersubstrat (102), das ein erstes Transistorgebiet (101) und ein zweites Transistorgebiet (103) aufweist, wobei das Verfahren umfasst:Bilden einer ersten Schicht eines ersten verspannungsinduzierenden Materials (140) über dem ersten Transistorgebiet (101) und dem zweiten Transistorgebiet (103);Entfernen von Bereichen der ersten Schicht über dem zweiten Transistorgebiet (103);isotropes Ätzen von Bereichen der ersten Schicht (140) über dem ersten Transistorgebiet (101) nach dem Entfernen der Bereiche der ersten Schicht (140) über dem zweiten Transistorgebiet (103), um die Kanten der ersten Schicht abzurunden;Bilden einer zweiten Schicht aus dielektrischem Material (150) über dem ersten Transistorgebiet (101) und dem zweiten Transistorgebiet (103), wobei nach dem Abrunden der Kanten der ersten Schicht die zweite Schicht aus dielektrischem Material (150) über dem ersten Transistorgebiet (101) über der ersten Schicht aus verspannungsinduzierenden Material (140) gebildet wird; undBilden von leitenden Kontakten (170) in der ersten Schicht (140) und der zweiten Schicht aus dielektrischem Material (150) über dem ersten Halbleitergebiet (101), wobei die leitenden Kontakte (170) elektrisch mit dotierten Gebieten (120), die in dem Halbleitersubstrat (102) ausgebildet sind, verbunden sind.

Description

  • Technisches Gebiet
  • Ausführungsformen der vorliegenden Erfindung betreffen allgemein Halbleiterherstellungsverfahren und betreffen insbesondere Herstellungsverfahren zur Erzeugung lokaler Kontakte zur Verbindung mit dotierten Gebieten, die in einem Halbleitersubstrat ausgebildet sind.
  • Hintergrund
  • Transistoren, etwa Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET's) sind die Grundbausteine der überwiegenden Mehrheit von Halbleiterbauelementen. Einige Halbleiterbauelemente, etwa Prozessorbauelemente mit hoher Leistung können Millionen Transistoren aufweisen. Für derartige Bauelemente sind seit langem das Verkleinern der Transistorgröße und somit das Erhöhen der Transistordichte Aspekte mit hoher Priorität in der Halbleiterherstellungsindustrie.
  • Die Druckschrift US 2010/0314690 A1 beschreibt einen Aufbau einer integrierten Schaltung, in der eine Kontaktätzstoppschicht vorgesehen ist, in der ein unterer Bereich tiefer liegt als eine obere Fläche des Abstandshalters der Gate-Elektrode.
  • Die Druckschrift US 2007/0105299 A1 beschreibt ein Verfahren für eine Gedächtnistechnik für eine duale Verspannung in einem Halbleiterbauelement, wobei eine Verspannungsschicht mit Zugverspannung über dem N-Kanaltransistor hergestellt wird, und eine Verspannungsschicht mit kompressiver Verspannung über dem P-Kanaltransistor erzeugt wird. Nach dem Ausheizen dieser Verspannungsschichten werden diese entfernt, wobei nunmehr die zuvor erzeugten Verspannungen in den Transistorbereichen „gespeichert“ sind.
  • Die Druckschrift DE 102 30 088 B4 beschreibt ein Verfahren zur Herstellung eines Halbleiterbauelements, wobei diverse Schichten aus dielektrischem Material über einer Gatestruktur hergestellt werden, und eine Verrundung von Kanten von Schichten durch Ausführung eines Ätzprozesses bewerkstelligt wird.
  • Wenn die Größe der Transistoren und deren Abstand untereinander abnehmen, ist es schwierig, die unbeabsichtigte Erzeugung elektrischer Verbindungen zwischen benachbarten Bauelementen zu vermeiden, was wiederum zu Ausbeuteverlusten führt.
  • Kurzer Überblick
  • Die zuvor genannte Aufgabe wird gelöst durch ein Verfahren mit den Merkmalen des Anspruchs 1. Weitere vorteilhafte Ausführungsformen sind in den abhängigen Ansprüchen definiert.
  • Figurenliste
  • Ein vollständiges Verständnis der vorliegenden Erfindung kann erhalten werden, indem auf die detaillierte Beschreibung und die Ansprüche Bezug genommen wird, wenn diese in Verbindung mit den folgenden Zeichnungen studiert werden, wobei gleiche Bezugszeichen durchwegs in den Figuren ähnliche Elemente bezeichnen.
    • 1 bis 9 sind Querschnittsansichten, die eine CMOS-Halbleiterbauelementstruktur und Verfahren zur Herstellung der CMOS-Halbleiterbauelementstruktur in anschaulichen Ausführungsformen darstellen; und
    • 10 ist eine Querschnittsansicht, die eine CMOS-Halbleiterbauelementstruktur und zugehörige Verfahren zur Herstellung der CMOS-Halbleiterbauelementstruktur gemäß einer Ausführungsform zeigt.
  • Detaillierte Beschreibung
  • 1 bis 9 zeigen eine CMOS-Halbleiterbauteilstruktur 100 und zugehörige Prozessschritte zur Herstellung der CMOS-Halbleiterbauteilstruktur 100 mit leitenden elektrischen Kontakten (die im Weiteren auch als lokale Kontakte bezeichnet sind), um eine Verbindung zu dotierten Source/Drain-Gebieten herzustellen, die in einem Halbleitersubstrat ausgebildet sind. Obwohl die vorliegende Erfindung hierin im Zusammenhang eines CMOS-Halbleiterbauelements beschrieben ist, soll die vorliegende Erfindung nicht auf CMOS-Halbleiterbauelemente beschränkt sein, und die Erfindung kann auch im Zusammenhang mit anderen MOS-Halbleiterbauelementen angewendet werden, die keine CMOS-Halbleiterbauelemente sind. Obwohl der Begriff „MOS-Bauelement“ korrekt eigentlich ein Bauelement bezeichnet, das eine Metallgateelektrode und einen Oxidgateisolator aufweist, wird dieser Begriff hierin auch durchgängig verwendet, um ein beliebiges Halbleiterbauelement zu bezeichnen, das eine leitende Gateelektrode (aus Metall oder anderem leitenden Material) aufweist, die über einem Gateisolator angeordnet ist (ob Oxid oder ein anderes Isolationsmaterial), der wiederum über einem Halbleitersubstrat ausgebildet ist. Diverse Schritte bei der Herstellung von MOS-Halbleiterbauelementen sind gut bekannt und somit wird daher im Sinne der Kürze der Beschreibung eine Vielzahl dieser konventionellen Schritte nur kurz erwähnt oder deren Beschreibung wird vollständig weggelassen, so dass diese gut bekannten Prozessdetails nicht dargestellt sind.
  • Gemäß 1 beginnt der Herstellungsprozess nach den Fertigungsschritten im vorderen Bereich des gesamten Prozessablaufs (FEOL), um eine CMOS-Halbleiterbauteilstruktur 100 herzustellen, die eine Vielzahl an MOS-Transistorstrukturen 104, 106, 108, 110 aufweist, die auf elektrisch isolierten Gebieten 101, 103 eines Substrats aus einem Halbleitermaterial 102, etwa einem monokristallinen Silizium oder einem anderen Silizium enthaltenden Material, in konventioneller Weise hergestellt sind. Beispielsweise können die Gebiete 101, 103 des Halbleitermaterials 102 durch Bereitstellen einer flachen Grabenisolation (STI) oder durch eine andere geeignete Prozesstechnik voneinander isoliert werden, die im Stand der Technik bekannt ist, um ein isolierendes Material 105, etwa Siliziumdioxid zwischen den Gebieten 101, 103 des Halbleitermaterials 102 zu erzeugen. Das isolierende Material 105 wird im Weiteren der Einfachheit halber, ohne aber einschränkend zu sein, als das Feldoxid bezeichnet. In einer anschaulichen Ausführungsform sind die isolierten Gebiete 101, 103 in konventioneller Weise dotiert, um ein gewünschtes Dotierstoffprofil für die Körpergebiete (oder Wannengebiete) der Transistorstrukturen 104, 106, 108, 110 zu erhalten. Beispielsweise wird ein n-Gebiet 101 aus Halbleitermaterial 102 hergestellt, indem das Gebiet 103 abgedeckt und n-lonen, etwa Phosphorionen oder Arsenionen, in das Gebiet 101 implantiert werden. Somit dienen Bereiche des n-Gebiets 101 als n-Wannen für PMOS-Transistorstrukturen 104, 106, die auf dem Gebiet 101 hergestellt sind. In ähnlicher Weise kann das n-Gebiet 101 abgedeckt werden und es können p-Wannen für NMOS-Transistorstrukturen 108, 110 in dem Gebiet 103 durch Implantieren von p-lonen, etwa Borionen, in das Gebiet 103 hergestellt werden. Der Einfachheit halber wird das n-Gebiet 101 (oder n-Wanne) alternativ hierin als das PMOS-Transistorgebiet bezeichnet, und das p-Gebiet 103 (oder die p-Wanne) wird alternativ hierin als das NMOS-Transistorgebiet bezeichnet.
  • Wie in 1 gezeigt ist, umfasst jede Transistorstruktur 104, 106, 108, 110 eine Gatestruktur 112, 114, 116, 118 über dem Halbleitersubstrat 102, wobei diese Strukturen als eine Gateelektrode für die jeweilige Transistorstruktur 104, 106, 108, 110 dienen. Die Gatestrukturen 112, 114, 116, 118 können hergestellt werden unter Anwendung eines konventionellen Gatestapelmoduls oder durch eine Kombination gut bekannter Prozessschritte. In der Praxis enthält jede Gatestruktur 112, 114, 116, 118 typischerweise mindestens eine Schicht aus dielektrischem Material über dem Halbleitersubstrat 102 und mindestens eine Schicht aus leitendem Material über dem dielektrischen Material. Es sollte beachtet werden, dass diverse Anzahlen, Kombinationen und/oder Anordnungen von Materialien für die Gatestrukturen in praktischen Ausführungsformen eingesetzt werden können, und die hierin beschriebene Erfindung ist nicht auf eine spezielle Anzahl, Kombination oder Anordnung eines oder mehrerer Gatematerialien in der Gatestruktur beschränkt. Des weiteren soll die vorliegende Erfindung nicht auf eine spezielle Anzahl an Gatestrukturen beschränkt werden. Jede Transistorstruktur 104, 106, 108, 110 enthält ferner beabstandete dotierte Gebiete 120, 122, die in dem Halbleitersubstrat 102 benachbart zu ihrer entsprechenden Gatestruktur 112, 114, 116, 119 ausgebildet sind und als Source/Drain-Gebiete für die jeweilige Transistorstruktur 104, 106, 108, 110 dienen, und daher werden der Einfachheit halber ohne einschränkend zu sein die dotierten Gebiete 120, 122 alternativ auch als Source/Drain-Gebiete bezeichnet. Zu diesem Zweck können die p-Source/Drain-Gebiete 120 für die p-Transistorstrukturen 104, 106 durch Implantieren von p-lonen, etwa Borionen, in das PMOS-Transistorgebiet 101 unter Anwendung der Gatestrukturen 112, 114 als Implantationsmaske hergestellt werden, während das NMOS-Transistorgebiet 103 maskiert ist, und die n-Source/Drain-Gebiete 122 für die NMOS-Transistorstrukturen 108, 110, können hergestellt werden, indem n-lonen, etwa Phosphorionen oder Arsenionen, in das NMOS-Transistorgebiet 103 implantiert werden, wobei die Gatestrukturen 116, 118 als eine Implantationsmaske dienen, während das PMOS-Transistorgebiet 101 abgedeckt ist. Es sollte beachtet werden, dass, obwohl 1 die Source/Drain-Gebiete so darstellt, dass diese integral oder anderweitig zusammenhängend mit Source/Draingebieten von benachbarten Transistorstrukturen zum Zwecke der Darstellung gezeigt sind, die vorliegende Erfindung nicht auf eine spezielle Anordnung der Source/Drain-Gebiete eingeschränkt ist.
  • In einer anschaulichen Ausführungsform enthalten die Source/Drain-Gebiete 120, 122, Kontaktgebiete 124, die auf ihren oberen Oberfläche ausgebildet sind, um die Herstellung elektrischer Verbindungen zwischen den Source/Drain-Gebieten 120, 122 der Transistorstrukturen 104, 106, 108, 110 und einer benachbarten Metallverbindungsschicht zu ermöglichen, wie dies nachfolgend detaillierter beschrieben ist. Die Kontaktgebiete 124 können als eine Metallsilizidschicht realisiert werden, die auf freiliegenden oberen Flächen der Source/Drain-Gebiete 120, 122 in konventioneller Weise hergestellt wird. Obwohl dies nicht dargestellt ist, werden in einigen Ausführungsformen Kontaktgebiete auf den oberen Flächen des leitenden Gatematerials der Gatestrukturen 112, 114, 116, 118 hergestellt, wie dies auch im Stand der Technik bekannt ist.
  • Weiterhin mit Bezug zu 1 sei angeführt, dass in einer anschaulichen Ausführungsform der Fertigungsprozess weitergeht, indem eine Schicht aus einem verspannungsinduzierenden dielektrischen Material 130 über den Transistorstrukturen 104, 106, 108, 110 hergestellt wird. Beispielsweise wird eine Schicht aus zugverspannungsinduzierendem Material 130 hergestellt, indem eine Schicht aus zugverspannungsinduzierendem Siliziumnitrid konform abgeschieden wird unter Anwendung eines plasamunterstützten chemischen Dampfabscheide- (PECVD) Prozesses. Die gewünschte Größe an Verspannung, die durch die abgeschiedene Schicht aus Siliziumnitridmaterial bereitgestellt werden kann, kann modifiziert werden, indem die Kammerbedingungen für den PECVD-Prozess (beispielsweise Spannung, Temperatur, Druck, Gasverhältnisse, und dergleichen) eingestellt werden, um eine Schicht aus zugverspannungsinduzierendem Siliziumnitridmaterial 130 mit den gewünschten Zugverspannungseigenschaften zu erhalten. Der Einfachheit halber, ohne dass dies einschränkend ist, wird das verspannungsinduzierende dielektrische Material 130 alternativ im Weiteren auch als das zugverspannungsinduzierende Nitridmaterial bezeichnet. Das zugverspannungsinduzierende Nitridmaterial 130 liefert eine Zugverspannung, die die Beweglichkeit von Elektronen in dem Kanalgebiet der NMOS-Transistorstrukturen 108, 110 erhöht, wie dies im Stand der Technik bekannt ist.
  • In einer anschaulichen Ausführungsform geht, nach der Herstellung der Schicht aus zugverspannungsinduzierendem Nitridmaterial 130, der Fertigungsvorgang weiter, indem eine Schicht eines Oxidmaterials 132 über der Schicht aus zugverspannungsinduzierendem Material 130 hergestellt wird, woraus sich die CMOS-Halbleiterbauteilstruktur 100 aus 1 ergibt. Die Schicht aus Oxidmaterial 132 wird hergestellt durch konformes Abscheiden eines Oxidmaterials über der Schicht aus zugverspannungsinduzierendem Material 130 unter Anwendung eines chemischen Dampfabscheide- (CVD) Prozesses. Die Schicht aus Oxidmaterial 132 dient als eine Ätzstoppschicht, die die Bereiche des darunter liegenden zugverspannungsinduzierenden Materials 130 schützt, die über dem NMOS-Transistorgebiet 103 aufgebracht sind, wie dies detaillierter nachfolgend beschrieben ist. In einer anschaulichen Ausführungsform beträgt die Dicke der Schicht aus Oxidmaterial 132 weniger als ungefähr 20 Nanometer (nm).
  • 2 zeigt eine anschauliche Ausführungsform, in der der Fertigungsprozess weitergeht, indem das NMOS-Transistorgebiet 103 abgedeckt wird und Bereiche des zugverspannungsinduzierenden Nitridmaterials 130 und Bereiche des Oxidmaterials 132 über dem PMOS-Transistorgebiet 101 entfernt werden. Dazu wird eine Schicht aus Maskenmaterial (beispielsweise ein Photolackmaterial) über der Bauteilstruktur 100 aus 1 hergestellt, und die Bereiche des Maskenmaterials über dem PMOS-Transistorgebiet 101 wird entfernt (beispielsweise unter Anwendung von Photolithographie), um eine Ätzmaske zu bilden, die Bereiche des Oxidmaterials 132 und des zugverspannungsinduzierenden Materials 130 über dem PMOS-Transistorgebiet 101 freilegt. Die freigelegten Bereiche des zugverspannungsinduzierenden Nitridmaterials 130 und des Oxidmaterials 132 über dem PMOS-Transistorgebiet 101 werden entfernt, indem eine plasmabasierte reaktive lonenätzung (RIE) ausgeführt wird, um in anisotroper Weise das zugverspannungsinduzierende Nitridmaterial 130 und das Oxidmaterial 132 mit einer anisotropen Ätzchemie unter Anwendung des strukturierten Maskenmaterials als eine Ätzmaske zu ätzen. Abhängig von der Ausführungsform werden das zugverspannungsinduzierende Nitridmaterial 130 und das Oxidmaterial 132 während eines einzelnen Ätzprozessschrittes gleichzeitig abgetragen, oder das Oxidmaterial 132 wird während eines ersten Ätzprozessschrittes entfernt und das zugverspannungsinduzierende Nitridmaterial 130 wird während eines nachfolgenden Ätzprozessschrittes entfernt. Das Maskenmaterial ist im Hinblick auf die isotrope Ätzchemie widerstandsfähig und/oder besitzt eine ausreichende Dicke derart, dass das darunter liegende Oxidmaterial 132 auf dem NMOS-Transistorgebiet 103 nicht freigelegt wird und während des oder der Ätzprozessschritts bzw. Schritte in Takt bleibt. Nach dem Entfernen des zugverspannungsinduzierenden Materials 130 und des Oxidmaterials 132 von dem PMOS-Transistorgebiet 101 wird verbleibendes Maskenmaterial über dem NMOS-Transistorgebiet 103 entfernt, woraus sich die Bauteilstruktur 100 aus 2 ergibt.
  • Gemäß 3 geht in einer anschaulichen Ausführungsform der Fertigungsprozess weiter, indem eine Schicht aus einem zweiten verspannungsinduzierenden dielektrischen Material 140 mit der Bauteilstruktur 100 aus 2 hergestellt wird. In einer anschaulichen Ausführungsform ist die Dicke der Schicht des zweiten verspannungsinduzierenden dielektrischen Materials 140 größer oder gleich der Dicke des ersten verspannungsinduzierenden dielektrischen Materials 130, wobei jedoch die vorliegende Erfindung nicht auf eine spezielle Dicke für das zweite verspannungsinduzierende dielektrische Material 140 eingeschränkt werden soll, und in alternativen Ausführungsformen ist die Dicke der Schicht des zweiten verspannungsinduzierenden dielektrischen Materials 140 kleiner als die Dicke des ersten verspannungsinduzierenden dielektrischen Materials 130. In der dargestellten Ausführungsform ist die Dicke der Schicht des zweiten verspannungsinduzierenden dielektrischen Materials 140 im Wesentlichen gleich der Summe der Dicke des ersten verspannungsinduzierenden dielektrischen Materials 130 und der Dicke des Oxidmaterials 132.
  • In einer anschaulichen Ausführungsform wird das zweite verspannungsinduzierende Material 140 als ein kompressives verspannungsinduzierendes Material bereitgestellt. Die Schicht aus kompressivem verspannungsinduzierenden Material 140 wird vorzugsweise hergestellt durch konformes Abscheiden einer Schicht eines kompressiven verspannungsinduzierenden Siliziumnitridmaterials unter Anwendung eines PECVD-Prozesses. Wie zuvor beschrieben ist, kann die gewünschte Größe der kompressiven Verspannung, die von der abgeschiedenen Schicht aus Siliziumnitridmaterial erzeugt wird, modifiziert werden, indem die Kammerbedingungen für den PECVD-Prozess entsprechend eingestellt werden, um eine Schicht aus kompressivem verspannungsinduzierenden Siliziumnitridmaterial 144 mit den gewünschten kompressiven Verspannungseigenschaften bereitzustellen. Der Einfachheit halber und ohne einschränkend zu sein, wird das zweite verspannungsinduzierende dielektrische Material 140 alternativ im Weiteren auch als kompressives verspannungsinduzierendes Nitridmaterial bezeichnet. Das kompressive verspannungsinduzierende Nitridmaterial 140 liefert eine kompressive Verspannung, die die Beweglichkeit von Löchern in dem Kanalgebiet der PMOS-Transistorstrukturen 104, 106 erhöht, wie dies bekannt ist.
  • Gemäß 4 wird in einer anschaulichen Ausführungsform nach der Herstellung des kompressiven verspannungsinduzierenden Nitridmaterials 140 der Fertigungsvorgang fortgesetzt, indem das PMOS-Transistorgebiet 101 maskiert wird und Bereiche des kompressiven verspannungsinduzierenden Materials 140 über dem NMOS-Transistorgebiet 103 entfernt werden. Dazu wird eine Schicht aus Maskenmaterial 146 über der Bauteilstruktur 100 aus 3 hergestellt, und Bereiche des Maskenmaterials 146 über dem NMOS-Transistorgebiet 103 werden entfernt, um eine Ätzmaske zu erzeugen, die das NMOS-Transistorgebiet 103 freilegt. In einer anschaulichen Ausführungsform wird die Schicht aus Maskenmaterial 146 hergestellt, indem ein Photolackmaterial über der Bauteilstruktur 100 aus 3 aufgebracht, dieses Material anschließend strukturiert wird und Bereiche des Photolackmaterials über dem NMOS-Transistorgebiet 103 unter Anwendung von Photolithographie entfernt werden. Der Einfachheit halber und ohne einschränkend sein, wird das Maskenmaterial 146 im Weiteren alternativ auch als Photolackmaterial bezeichnet. Nach dem Strukturieren und Entfernen von Bereichen des Photolackmaterials 146 werden die freiliegenden Bereiche des kompressiven verspannungsinduzierenden Nitridmaterials 140 über dem NMOS-Transistorgebiet 103 unter Anwendung des verbleibenden Photolackmaterials 146 als Ätzmaske entfernt. In einer anschaulichen Ausführungsform werden die freiliegenden Bereiche des kompressiven verspannungsinduzierenden Nitridmaterials 140 unter Anwendung eines anisotropen Ätzprozesses entfernt, der auf dem Oxidmaterial 132 anhält, wobei beispielsweise ein plasmabasierter RIE-Prozess unter Anwendung eines anisotropen Ätzmittels, angewendet wird, etwa in Form einer Argonplasmachemie, einer fluorkohlenstoffbasierten Plasmachemie oder einer Schwefelhexafluorid (SF6)- Chemie, wobei eine Vorspannung angelegt wird, um das kompressive verspannungsinduzierende Nitridmaterial 140 mit hoher Selektivität zu dem Oxidmaterial 132 anisotrop zu ätzen. Dabei führt das anisotrope Ätzmittel, das zum Ätzen des kompressiven verspannungsinduzierenden Nitridmaterials 140 verwendet wird, nicht zu einer Ätzung des darunter liegenden Oxidmaterials 122 mit der gleichen Rate oder dieses Material greift das darunter liegende Oxidmaterial 132 nicht an, so dass das darunter liegende Oxidmaterial 132 als ein Ätzstopp dient. Das Photolackmaterial 146 verhindert, dass das anisotrope Ätzmittel Bereiche des kompressiven verspannungsinduzierenden Nitridmaterials 140 über dem PMOS-Transistorgebiet 101 entfernt, während die freiliegenden Bereiche des kompressiven verspannungsinduzierenden Nitridmaterials 140 über dem NMOS-Transistorgebiet 103 geätzt werden, bis das darunter liegende Oxidmaterial 132 freigelegt ist. Das Photolackmaterial 136 ist vorzugsweise im Hinblick auf die anisotrope Ätzchemie resistent und/oder besitzt eine Dicke derart, dass die oberen Flächen des kompressiven verspannungsinduzierenden Nitridmaterials 140 über dem PMOS-Transistor 101 während des Ätzprozessschrittes nicht freigelegt werden.
  • Gemäß 5 geht in einer anschaulichen Ausführungsform der Fertigungsprozess weiter, indem das Photolackmaterial 146 über dem PMOS-Transistorgebiet 101 entfernt und das kompressive verspannungsinduzierende Nitridmaterial 140 über dem PMOS-Transistorgebiet 101 isotrop geätzt wird, nachdem das Photomaterial 146 entfernt ist. Dazu wird das Photolackmaterial 146 durch einen Photolackabtragungsprozess unter Anwendung üblicher bekannter Ätzchemien abgetragen, die das Photolackmaterial 146 entfernen, während das Oxidmaterial 132 im Wesentlichen intakt bleibt. In der dargestellten Ausführungsform der 5 wird das Photolackmaterial 146 vollständig entfernt, d. h. das Photolackmaterial 146 wird entfernt, bis das kompressive verspannungsinduzierende Nitridmaterial 140 freigelegt ist. Nach dem Entfernen des Photolackmaterials 146 geht der Fertigungsprozess weiter, indem das kompressive verspannungsinduzierende Nitridmaterial 144 isotrop geätzt wird unter Anwendung einer Plasmaätzung, wobei eine isotrope Ätzchemie angewendet wird, um damit das kompressive verspannungsinduzierende Nitridmaterial 140 mit hoher Selektivität in Bezug auf das Opfermaterial 132 isotrop zu ätzen. Auf diese Weise schützt das Oxidmaterial 132 das darunter liegende zugverspannungsinduzierende Nitridmaterial 130 über dem NMOS-Transistorgebiet 103, während das kompressive verspannungsinduzierende Nitridmaterial 140 über dem PMOS-Transistorgebiet 101 geätzt wird.
  • In einer anschaulichen Ausführungsform werden die Prozessbedingungen des isotropen Ätzprozesses so modifiziert, dass die oberen Bereiche des kompressiven verspannungsinduzierenden Nitridmaterials 140, d. h. die Bereiche des kompressiven verspannungsinduzierenden Nitridmaterials 140 auf der Vorderseite von oder benachbart zu den Seitenwänden der Gatestrukturen 112, 114 mit einer höheren Rate als die unteren Bereiche des kompressiven verspannungsinduzierenden Nitridmaterials 140, d. h. die Bereiche des kompressiven verspannungsinduzierenden Materials 140 über den dotierten Source/Draingebieten 120, geätzt werden. Beispielsweise wird in einer anschaulichen Ausführungsform der isotrope Plasmaätzprozess ausgeführt unter Anwendung eines Kohlenstofftrifluorid-Sauerstoff/Helium- (CHF3/O2/He) Plasmas ohne Anwenden einer Vorspannung, um höhere Massentransportraten an oder in der Nähe der oberen Bereiche der Gatestrukturen 112, 114 im Vergleich zu Bereichen zwischen oder anderweitig benachbart zu den unteren Bereichen der Gatestrukturen 112, 114 zu erreichen, so dass die Ätzrate größer ist bei einem größeren Abstand zu dem darunter liegenden Halbleitersubstrat 102. Obwohl die Bereiche des kompressiven verspannungsinduzierenden Nitridmaterials 140 über den Gatestrukturen 112, 114 und die Bereiche des kompressiven verspannungsinduzierenden Materials 140 über den dotierten Source/Draingebieten 120 gleichzeitig während des isotropen Ätzprozesses geätzt werden, kann auf Grund der Tatsache, dass die Ätzrate für die Bereiche des kompressiven verspannungsinduzierenden Nitridmaterials 140 über den Gatestrukturen 112, 114 größer ist, der isotrope Ätzprozess die Kanten des kompressiven verspannungsinduzierenden Nitridmaterials 140 auf der Oberseite der Gatestrukturen 112, 114 abrunden, ohne dass die Dicke des kompressiven verspannungsinduzierenden Nitridmaterials 140 benachbart zu den Gatestrukturen 112, 114 und in unmittelbarer Nähe zu dem Halbleitersubstrat 102 wesentlich verringert werden (beispielsweise in den Bereichen des kompressiven verspannungsinduzierenden Nitridmaterials 140, die mit den Gebieten 124 in Kontakt sind).
  • Gemäß 6 beginnt in einer anschaulichen Ausführungsform der Fertigungsvorgang durch Herstellen einer Schicht aus dielektrischem Material 150 über der Bauteilstruktur 100 aus 5, woraus sich die Bauteilstruktur 100 aus 6 ergibt. In einer anschaulichen Ausführungsform wird die Schicht aus dielektrischem Material 150 als eine Schicht aus Oxidmaterial, etwa Siliziumdioxid hergestellt, das konform über der Bauteilstruktur 100 aus 5 mit einer Dicke abgeschieden wird, die so festgelegt ist, dass das Oxidmaterial 150 die Spalte bzw. Zwischenräume zwischen benachbarten Gatestrukturen 112, 114, 116, 118 bis auf eine minimale Höhe auffüllt, die der Höhe der Gatestrukturen 112, 114, 116, 118 entspricht oder diese Höhe übersteigt, oder anders ausgedrückt, die Dicke des Oxidmaterials ist größer oder gleich zu der Differenz zwischen der Höhe der Gatestrukturen 112, 114, 116, 118 und der Dicke der Schicht aus kompressiv verspannungsinduzierendem Nitridmaterial 140. Beispielsweise wird eine Schicht aus Siliziumdioxid durch CVD oder Atomlagenabscheidung (ALD) bei einer Temperatur hergestellt, die kleiner ist als ungefähr 500 Grad C, bis die Spalte zwischen den Gatestrukturen 112, 114, 116, 118 vollständig bis zu einer Höhe über den Gatestrukturen 112, 114, 116, 118 gefüllt sind. Der Einfachheit halber, ohne einschränkend zu sein, wird das dielektrische Material 150 alternativ hierin auch als Oxidmaterial bezeichnet.
  • Gemäß 7 geht in einer anschaulichen Ausführungsform nach der Herstellung der Schicht aus Oxidmaterial 150 der Fertigungsvorgang weiter, indem Bereiche der dielektrischen Materialien 130, 132, 140, 150 entfernt werden, um eine im Wesentlichen ebene Oberfläche 152 zu schaffen, die zu der oberen Fläche der Gatestrukturen 112, 114, 116, 118 ausgerichtet ist, so dass sich die in 7 gezeigte Bauteilstruktur 100 ergibt. In einer anschaulichen Ausführungsform werden in dem Fertigungsvorgang die dielektrischen Materialien 130, 132, 140, 150 eingeebnet, um Bereiche der dielektrischen Materialien 130, 132, 140, 150 über das Halbleitersubstrat 102 hinweg zu entfernen, bis die obere Oberfläche der Gatestrukturen 112, 114, 116, 118 erreicht wird. Anders ausgedrückt, in dem Fertigungsvorgang wird das Einebnen der dielektrischen Materialien 130, 132, 140, 150 beendet, wenn die oberen Oberflächen der Gatestrukturen 112, 114, 116, 118 freigelegt sind. Gemäß einer Ausführungsform wird ein chemisch-mechanischer Einebnungsprozess (CMP) eingesetzt, um die dielektrischen Materialien 130, 132, 140, 150 mit einem chemischen Schleifmittel für eine vorbestimmte Zeitdauer zu polieren derart, dass der CMP-Prozess anhält, wenn die oberen Oberflächen der Gatestrukturen 112, 114, 116, 118 freigelegt sind. Alternativ können Endpunkterkennungstechniken angewendet werden, um zu bestimmen, wann der CMP-Prozess anzuhalten ist, oder es können alternative Einebnungstechniken angewendet werden, um die im Wesentlichen ebene Oberfläche 152 zu schaffen, die zu den oberen Oberflächen der Gatestrukturen 112, 114, 116, 118 ausgerichtet ist.
  • Gemäß den 8 bis 9 geht in einer anschaulichen Ausführungsform nach dem Einebnungsschritt der Fertigungsprozess weiter, indem selektiv Bereiche der dielektrischen Materialien 130, 132, 140, 150 entfernt werden, um Aussparungsgebiete (oder Löcher) 160, 162 über den Source/Draingebieten 120, 122 herzustellen und um lokale Kontakte 170, 172 in den Aussparungsgebieten 160, 162 herzustellen. Dazu legen die Aussparungsgebiete 160, 162 die lateralen Abmessungen der lokalen Kontakte 170, 172 fest, die nachfolgend dargestellt werden. Zu diesem Zweck wird in dem Fertigungsvorgang eine Schicht aus Maskenmaterial über der planaren Oberflächen 152 hergestellt, und es werden Bereiche des Maskenmaterials selektiv entfernt, um eine Maske zu erzeugen, die Bereiche des Oxidmaterials 150 über den Source/Drain-Gebieten 120, 122 freilegt, die nachfolgend entfernt werden, um die Aussparungsgebiete 160, 162 zu erzeugen, während die Bereiche des Maskenmaterials über den Gatestrukturen 112, 114, 116, 118 intakt bleiben. In einer anschaulichen Ausführungsform werden Bereiche der dielektrischen Materialien 130, 132, 140, 150 benachbart zu den Gatestrukturen 112, 114, 116, 118 durch das Maskenmaterial geschützt, um die nachfolgend hergestellten lokalen Kontakte 170, 172 elektrisch zu den benachbarten Gatestrukturen 112, 114, 116, 118 zu isolieren. Nach dem Strukturieren des Maskenmaterials geht der Fertigungsprozess weiter, indem selektiv Bereiche der dielektrischen Materialien 130, 132, 140, 150 unter Anwendung des strukturierten Maskenmaterials als eine Ätzmaske entfernt werden. In einer anschaulichen Ausführungsform werden die freiliegenden Bereiche des Oxidmaterials 132, 150 unter Anwendung eines anisotropen (oder gerichteten) Ätzprozesses entfernt, der auf dem verspannungsinduzierenden Nitridmaterial 130, 140 anhält, indem beispielsweise plasmabasierte RIE-Prozesse unter Anwendung einer anisotropen Ätzchemie angewendet werden, die selektiv zu Oxidmaterial ist, ohne dass Nitridmaterial angegriffen wird, so dass das darunter liegende Nitridmaterial 130, 140 als ein Ätzstopp dient. In einer Ausführungsform werden nach dem Entfernen freiliegender Bereiche des Oxidmaterials 132, 150 die freiliegenden Bereiche des Nitridmaterials 130, 140 unter Anwendung eines anisotropen Ätzmittels entfernt, bis die Kontaktgebiete 124 freigelegt sind. Nach dem Entfernen freiliegender Bereiche des Nitridmaterials 130, 140 zur Herstellung der Aussparungsgebiete 160, 162 geht der Prozess weiter, indem ein verbleibendes Maskenmaterial in konventionelle Weise abgetragen wird.
  • Nach der Erzeugung der Aussparungsgebiete 160, 162, die die Kontaktgebiete 134 freilegen, geht der Fertigungsprozess weiter, indem lokale Kontakte 170, 172 in den Aussparungsgebieten 160, 162 erzeugt werden. Dazu werden die lokalen Kontakte 170, 172 als ein leitendes Material 180 vorgesehen, das eine elektrische Verbindung zu den Source/Draingebieten 120, 122 herstellt. Die lokalen Kontakte 170, 172 werden vorzugsweise hergestellt, indem ein leitendes Material 180, etwa Wolframmaterial, mit einer Dicke konform abgeschieden wird, die so gewählt ist, dass das leitende Material 180 die Aussparungsgebiete bzw. die Löcher 160, 162 bis zu einer minimalen Höhe auffüllt, die der Höhe der Gatestrukturen 112, 114, 116, 118 entspricht oder diese Höhe übersteigt (beispielweise eine „bündige“ Füllung oder eine Überfüllung). In einer anschaulichen Ausführungsform werden die lokalen Kontakte 170, 172 hergestellt, indem Wolfram durch CVD oder ALD bei einer Temperatur von weniger als ungefähr 500 Grad C mit einer Dicke konform abgeschieden wird, die im Wesentlichen gleich oder geringfügig größer ist als die Höhe der Gatestrukturen 112, 114, 116, 118. Dazu ist Wolframmaterial in der Lage, die Aussparungsgebiete 160, 162 vollständig aufzufüllen und die Kontaktgebiete 124 zu kontaktieren, so dass eine leitende elektrische Verbindung zwischen den Source/Draingebieten 120, 122 und einer nachfolgend hergestellten Metallverbindungsschicht über die Kontaktgebiete 124 und die lokalen Kontakte 170, 172 hergestellt wird, ohne dass eine Diffusion in das Halbleitersubstrat 102 und/oder in die Kontaktgebiete 124 erfolgt. Obwohl dies nicht dargestellt ist, sollte beachtet werden, dass in einigen Ausführungsformen eine relativ dünne Schicht aus Barrierenmaterial in den Aussparungsgebieten 160, 162 vor der Herstellung der Schicht aus leitendem Material 180 aufgebracht werden kann. Nach der Herstellung der Schicht aus leitendem Material 180 für die lokalen Kontakte 170, 172 geht der Herstellungsprozess weiter, indem die CMOS-Bauteilstruktur 100 eingeebnet wird, um Bereiche des leitenden Materials 180 zu entfernen, die die Löcher nicht gefüllt haben, um damit eine im Wesentlichen ebene Oberfläche 190 zu schaffen, die zu der oberen Oberfläche der Gatestrukturen 112, 114, 116, 118 ausgerichtet bzw. bündig ist, woraus sich die CMOS-Halbleiterbauteilstruktur 100 aus 9 ergibt. Dazu wird das leitende Material 180 gleichmäßig über die CMOS-Halbleiterbauteilstruktur 100 hinweg abgetragen, bis die Gatestrukturen 112, 114, 116, 118 erreicht werden, indem beispielsweise ein CMP-Prozess ausgeführt wird, um das leitende Material 180 mit einem chemischen Schleifmittel zu polieren, wobei angehalten wird, wenn die oberen Oberflächen der Gatestrukturen 112, 114, 116, 118 freigelegt sind, wie dies in ähnlicher Weise zuvor beschrieben ist.
  • Nach der Herstellung der lokalen Kontakte geht der Fertigungsprozess weiter, indem gut bekannte Prozessschritte für die Herstellung einer Metallisierung (BEOL) ausgeführt werden, um die Herstellung der CMOS-Halbleiterbauteilstruktur 100 in konventioneller Weise zu vervollständigen. Beispielsweise geht ein Fertigungsprozess für Durchkontakte bzw. Kontaktdurchführungen weiter, indem ein dielektrisches Zwischenschichtmaterial über der ebenen Oberfläche 100 hergestellt wird, indem Kontaktlöcher in dem dielektrischen Zwischenschichtmaterial geschaffen und eine Metallverbindungsschicht (beispielsweise Metall 1) über dem dielektrischen Zwischenschichtmaterial hergestellt wird, und indem diese Metallisierungsschritte wiederholt werden, bis alle erforderlichen Metallverbindungsschichten hergestellt sind.
  • 10 zeigt eine alternative Ausführungsform des Fertigungsprozesses, der zuvor beschrieben ist. In der alternativen Ausführungsform wird nach dem Entfernen des kompressiven verspannungsinduzierenden Nitridmaterials 140 von dem NMOS-Transistorgebiet 103 das Photolackmaterial 146 über dem PMOS-Transistorgebiet 101 nur teilweise entfernt, bevor das kompressive verspannungsinduzierende Nitridmaterial 140 über dem PMOS-Transistorgebiet 101 isotrop geätzt wird. Dazu wird das Photolackmaterial 146 teilweise entfernt, indem ein Photolackabtragungsprozess eine vorbestimmte zeitlang ausgeführt wird, so dass Bereiche des Photolackmaterials 146 über den Gatestrukturen 112, 114 abgetragen werden, während die Bereiche des Photolackmaterials 146 benachbart zu den Gatestrukturen 112,114 und über den dotierten Source/Drain-Gebieten 120 im Wesentlichen intakt bleiben. In einer anschaulichen Ausführungsform wird das Photolackmaterial 146 entfernt, bis die Höhe des Photolackmaterials 146, das zwischen den benachbarten Gatestrukturen 112, 114 und über den dotierten Source/Drain-Gebieten 120, angeordnet ist, kleiner ist als die Höhe der Gatestrukturen 112, 114. Nach dem teilweise erfolgten Entfernen des Photolackmaterials 146 geht der Fertigungsprozess weiter, indem das kompressive verspannungsinduzierende Nitridmaterial 140 unter Anwendung einer isotropen Ätzchemie isotrop geätzt wird, wobei diese Chemie selektiv zu dem Oxidmaterial 132 in ähnlicher Weise ist, wie dies zuvor im Zusammenhang mit der 5 beschrieben ist. In dieser Hinsicht schützt das Photolackmaterial 146 das kompressive verspannungsinduzierende Nitridmaterial 140 über den dotierten Source/Draingebieten 120 benachbart zu den Gatestrukturen 112, 114, während das kompressive verspannungsinduzierende Material 140 auf der Oberseite der Gatestrukturen 112, 114 und/oder benachbart zu den Seitenwänden der Gatestrukturen 112, 114 isotrop geätzt wird. Auf diese Weise werden in dem isotropen Ätzprozess die oberen Kanten bzw. Ecken des kompressiven verformungsinduzierenden Nitridmaterials 140 auf der Oberseite der Gatestrukturen 112, 114 abgerundet, ohne dass die Dicke des kompressiven verspannungsinduzierenden Nitridmaterials 140 über den Source/Draingebieten reduziert wird. Nach dem isotropen Ätzen der freiliegenden Bereiche des kompressiven verspannungsinduzierenden Nitridmaterials 140 geht der Fertigungsprozess weiter, indem die verbleibenden Bereiche des Photolackmaterials 146 entfernt werden, und indem die Herstellung lokaler Kontakte 170, 172 für die CMOS-Halbleiterbauteilstruktur 100 abgeschlossen wird, wie dies im Zusammenhang mit den 6 bis 9 beschrieben ist.
  • Um kurz zusammenzufassen: Ein Vorteil der hierin beschriebenen Fertigungsprozesse besteht darin, dass durch das isotrope Ätzen des kompressiven verspannungsinduzierenden Nitridmaterials 140 zum Abrunden der Kanten in der Nähe der Oberseite der Gatestrukturen 112, 114 das Oxidmaterial 150 in der Lage ist, die Spalte zwischen den PMOS-Gatestrukturen 112, 114 vollständig ohne Hohlräume zwischen den PMOS-Gatestrukturen 112, 114 aufzufüllen, nachdem das Oxidmaterial 150 abgeschieden ist, was wiederum unerwünschte elektrische Verbindungen verhindert, die ansonsten geschaffen würden, wenn das leitende Material 180 für die lokalen Kontakte 170, 172 konform über dem Halbleitersubstrat 102 abgeschieden wird. Es sollte beachtet werden, dass, obwohl die vorliegende Erfindung im Zusammenhang mit einem isotropen Ätzen des kompressiven spannungsinduzierenden Nitridmaterials 140 für die PMOS-Transistoren 104, 106 beschrieben ist, in der Praxis die vorliegende Erfindung auch in äquivalenter Weise eingerichtet werden kann, indem das zugverspannungsinduzierende Nitridmaterial 130 für die NMOS-Transistoren 108, 110 isotrop geätzt wird. Beispielsweise wird gemäß einer Ausführungsform nach der Herstellung der Schicht des zugverspannungsinduzierenden Nitridmaterials 130 und vor dem Herstellen der Schicht aus Oxidmaterial 132 das zugverspannungsinduzierende Nitridmaterial 130 isotrop geätzt unter Anwendung eines isotropen Ätzprozesses, der so modifiziert wird, dass die oberen Bereiche des zugverspannungsinduzierenden Nitridmaterials 130 geätzt werden (beispielsweise die Bereiche des zugverspannungsinduzierenden Nitridmaterials 130 auf der Oberseite der Gatestrukturen 112, 114, 116, 118 und/oder benachbart zu den Seitenwänden der Gatestrukturen 112, 114, 116, 118), wobei die Ätzrate höher ist als für die unteren Bereiche des zugverspannungsinduzierenden Nitridmaterials 130 (beispielsweise die Bereiche des zugverspannungsinduzierenden Nitridmaterials 130 über den dotierten Source/Drain-Gebieten 120, 122 benachbart zu den Gatestrukturen 112, 114, 116, 118), um eine bessere Abrundung der Kanten des zugverspannungsinduzierenden Materials 130 auf der Oberseite der Gatestrukturen 116, 118 zu erreichen, ohne dass die Dicke des zugverspannungsinduzierenden Nitridmaterials 130 zwischen und benachbart zu den Gatestrukturen 116, 118 über den dotierten Source/Drain-Gebieten 122 verringert wird. In dieser Ausführungsform geht nach dem isotropen Ätzen des zugverspannungsinduzierenden Nitridmaterials 130 der Fertigungsvorgang weiter, indem die Schicht aus Oxidmaterial 132 hergestellt wird und indem Bereiche des zugverspannungsinduzierenden Nitridmaterials 130 und des Oxidmaterials 132 von dem PMOS-Transistorgebiet 101 entfernt werden, wie dies auch zuvor im Zusammenhang mit den 1 bis 2 erläutert ist, bevor die Fertigung lokaler Kontakte für die CMOS-Halbleiterbauteilstruktur abgeschlossen wird. In noch anderen Ausführungsformen kann die Reihenfolge, in der die zugverspannungsinduzierenden und kompressiven verspannungsinduzierenden dielektrischen Materialien hergestellt werden, beendet werden, in welchem Falle das erste verspannungsinduzierende dielektrische Material 130 als ein kompressives spannungsinduzierendes Material bereitgestellt wird, das von dem NMOS-Gebiet 103 entfernt wird, und das zweite verspannungsinduzierende dielektrische Material 140 als ein zugverspannungsinduzierendes Nitridmaterial bereitgestellt wird, das isotrop unter Anwendung eines isotropen Ätzprozesses geätzt wird, nachdem es von dem PMOS-Gebiet 101 entfernt wird, wie dies in ähnlicher Weise zuvor beschrieben ist.

Claims (12)

  1. Verfahren zur Herstellung eines CMOS-Bauelements auf einem Halbleitersubstrat (102), das ein erstes Transistorgebiet (101) und ein zweites Transistorgebiet (103) aufweist, wobei das Verfahren umfasst: Bilden einer ersten Schicht eines ersten verspannungsinduzierenden Materials (140) über dem ersten Transistorgebiet (101) und dem zweiten Transistorgebiet (103); Entfernen von Bereichen der ersten Schicht über dem zweiten Transistorgebiet (103); isotropes Ätzen von Bereichen der ersten Schicht (140) über dem ersten Transistorgebiet (101) nach dem Entfernen der Bereiche der ersten Schicht (140) über dem zweiten Transistorgebiet (103), um die Kanten der ersten Schicht abzurunden; Bilden einer zweiten Schicht aus dielektrischem Material (150) über dem ersten Transistorgebiet (101) und dem zweiten Transistorgebiet (103), wobei nach dem Abrunden der Kanten der ersten Schicht die zweite Schicht aus dielektrischem Material (150) über dem ersten Transistorgebiet (101) über der ersten Schicht aus verspannungsinduzierenden Material (140) gebildet wird; und Bilden von leitenden Kontakten (170) in der ersten Schicht (140) und der zweiten Schicht aus dielektrischem Material (150) über dem ersten Halbleitergebiet (101), wobei die leitenden Kontakte (170) elektrisch mit dotierten Gebieten (120), die in dem Halbleitersubstrat (102) ausgebildet sind, verbunden sind.
  2. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer dritten Schicht (130) aus einem zweiten verspannungsinduzierenden Material über dem ersten Transistorgebiet (101) und dem zweiten Transistorgebiet (103); Entfernen von Bereichen der dritten Schicht (130) über dem ersten Transistorgebiet (101) vor dem Bilden der ersten Schicht (140) aus dem ersten verspannungsinduzierenden Material.
  3. Verfahren nach Anspruch 2, das ferner umfasst: Bilden einer vierten Schicht aus einem Oxidmaterial (132) über der dritten Schicht (130) vor dem Entfernen von Bereichen der dritten Schicht; und Entfernen von Bereichen der vierten Schicht (132) über dem ersten Transistorgebiet (101) vor dem Bilden der ersten Schicht (140) aus dem ersten verspannungsinduzierenden Material, wobei isotropes Ätzen der Bereiche der ersten Schicht über dem ersten Transistorgebiet umfasst: isotropes Ätzen der Bereiche der ersten Schicht (140) unter Anwendung eines isotropen Ätzmittels, das selektiv in Bezug auf das Oxidmaterial über dem zweiten Transistorgebiet (103) ist.
  4. Verfahren nach Anspruch 2, das ferner umfasst: isotropes Ätzen der dritten Schicht (130) des zweiten verspannungsinduzierenden Materials vor dem Entfernen der Bereiche der dritten Schicht über dem ersten Transistorgebiet (101).
  5. Verfahren nach Anspruch 1, wobei: das erste Transistorgebiet ein N-Wannengebiet des Halbleitersubstrats umfasst; das zweite Transistorgebiet ein P-Wannengebiet des Halbleitersubstrats umfasst; und Bilden der ersten Schicht (140) umfasst: konformes Abscheiden eines kompressiven verformungsinduzierenden Nitridmaterials über dem N-Wannengebiet und dem P-Wannengebiet.
  6. Verfahren nach Anspruch 5, das ferner umfasst: konformes Abscheiden eines zugverspannungsinduzierenden Nitridmaterials über dem N-Wannengebiet und dem P-Wannengebiet; Bilden einer dritten Schicht (132) aus einem Oxidmaterial über dem zugverspannungsinduzierenden Nitridmaterial; und Entfernen von Bereichen des zugverspannungsinduzierenden Nitridmaterials und des Oxidmaterials über dem N-Wannengebiet vor dem konformen Abscheiden des kompressiven verspannungsinduzierenden Nitridmaterials.
  7. Verfahren nach Anspruch 6, wobei isotropes Ätzen von Bereichen der ersten Schicht über dem ersten Transistorgebiet umfasst: isotropes Ätzen des kompressiven verformungsinduzierenden Nitridmaterials unter Anwendung eines isotropen Ätzmittels, das selektiv ist in Bezug auf das Oxidmaterial über dem P-Wannengebiet.
  8. Verfahren nach Anspruch 1, wobei das CMOS-Bauelement mehrere Gatestrukturen (112, 114) über dem ersten Transistorgebiet umfasst, und wobei: Bilden der zweiten Schicht (150) umfasst: konformes Abscheiden eines Oxidmaterials über den mehreren Gatestrukturen mit einer Dicke, die größer ist als eine Differenz zwischen einer Höhe der mehreren Gatestrukturen und einer Dicke der ersten Schicht; und das Verfahren ferner umfasst: Einebnen des Oxidmaterials, so dass eine ebene Oberfläche erhalten wird, die zu den mehreren Gatestrukturen ausgerichtet ist, bevor die leitenden Kontakte hergestellt werden.
  9. Verfahren nach Anspruch 1, wobei: das erste Transistorgebiet ein P-Wannengebiet des Halbleitersubstrats umfasst; das zweite Transistorgebiet ein N-Wannengebiet des Halbleitersubstrats umfasst; und Bilden der ersten Schicht umfasst: konformes Abscheiden eines zugverspannungsinduzierenden Nitridmaterials über dem N-Wannengebiet und dem P-Wannengebiet.
  10. Verfahren nach Anspruch 1, das ferner umfasst: Bilden eines Maskenmaterials über einem Bereich der ersten Schicht (140) vor dem isotropen Ätzen der ersten Schicht, wobei der Bereich der ersten Schicht über den dotierten Gebieten liegt.
  11. Verfahren nach Anspruch 10, wobei Bilden des Maskenmaterials über den dotierten Gebieten umfasst: Bilden eines Photolackmaterials (146) über der ersten Schicht (140); und Entfernen eines ersten Bereichs des Photolackmaterials (146) über einer Gatestruktur (112, 114), während ein zweiter Bereich des Photolackmaterials (146) über den dotierten Gebieten (120) intakt bleibt.
  12. Verfahren nach Anspruch 11, wobei: isotropes Ätzen der ersten Schicht (140) umfasst: isotropes Ätzen der ersten Schicht unter Anwendung des zweiten Bereichs des Photolackmaterials (146) als eine Ätzmaske; und der zweite Bereich des Photolackmaterials das Ätzen des Bereichs der ersten Schicht über den dotierten Gebieten (120) verhindert.
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