CN102623390A - 制作具有本地接点的半导体装置的方法 - Google Patents

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Abstract

本发明提供制作具有本地接点的半导体装置的方法。一种包括半导体基板上方的栅极结构及形成于邻近该栅极结构的该半导体基板中的掺杂区的半导体装置的制作方法包括：在该栅极结构及该掺杂区上方形成第一层介电材料；等向性蚀刻该第一层介电材料；在等向性蚀刻该第一层后，在该第一层介电材料上方形成第二层介电材料；以及在该第一层及该第二层内形成电性连接该掺杂区的导电接点。

Description

制作具有本地接点的半导体装置的方法
技术领域
本发明大致关于半导体装置制作方法，尤其关于形成连接半导体基板中的掺杂区的本地接点的制作方法。
背景技术
晶体管，例如金属氧化半导体场效应晶体管(metal oxidesemiconductor field-effect transistor；MOSFET)，为绝大多数半导体装置的核心组成部分。某些半导体装置(例如高性能处理器装置)可包括数百万晶体管。对于此类装置，缩小晶体管尺寸、进而增加晶体管密度在半导体制造工业中历来处于高优先级的目标。由于晶体管的尺寸及间距缩小，因此更加难以避免在相邻装置之间形成不当的电性连接，从而降低良率。
发明内容
本发明提供一种制作半导体装置结构的方法。该半导体装置包括位于半导体基板上方的栅极结构以及在邻近该栅极结构的该半导体基板中形成的掺杂区。该方法包括：在该栅极结构及该掺杂区上方形成第一层介电材料；等向性蚀刻该第一层介电材料；在等向性蚀刻该第一层后，在该第一层介电材料上方形成第二层介电材料；以及在该第一层及该第二层内形成导电接点。该导电接点电性连接该掺杂区。
在另一实施例中，本发明提供一种在具有第一晶体管区域及第二晶体管区域的半导体基板上制作CMOS装置的方法。该方法包括：在该第一晶体管区域及该第二晶体管区域上方形成一层应力诱导材料；移除该第二晶体管区域上方的该应力诱导材料的部分；以及在移除该第二晶体管区域上方的该应力诱导材料的该部分后，等向性蚀刻该第一晶体管区域上方的该应力诱导材料的部分。该方法继续在该第一晶体管区域及该第二晶体管区域上方形成一层介电材料；以及在该层介电材料中形成导电接点，该导电接点电性连接形成于该半导体基板中的掺杂区。
在又一实施例中，本发明提供一种制作半导体装置的方法。该半导体装置包括位于半导体基板上方的多个栅极结构以及在邻近各该栅极结构的该半导体基板中形成的掺杂区。该方法包括：在该栅极结构及该掺杂区上方共形地沉积应力诱导氮化材料；等向性蚀刻该栅极结构上方的该应力诱导氮化材料的部分；在等向性蚀刻该栅极结构上方的该应力诱导氮化材料的该部分后，在该应力诱导氮化材料上方共形地沉积氧化材料；以及在该氧化材料中形成导电接点。各导电接点位于各掺杂区上方并与其电性连接。
本发明内容仅选择一些概念进行简要介绍，下面将在详细说明部分作进一步的描述。本发明内容并非意图确定所请求主题的关键特征或基本特征，也不意图用于辅助确定所请求主题的范围。
附图说明
通过结合下列附图参照详细说明及权利要求书，可更加充分理解本发明的主题，其中，附图中类似的附图标记代表类似的元件。
图1至9显示示例实施例中CMOS半导体装置结构及其制作方法的剖视图。
图10显示依据一实施例的CMOS半导体装置结构及其相关制作方法的剖视图。
具体实施方式
下面的详细说明仅为描述性质，而非意图限制本发明主题的实施例或此类实施例的应用及使用。这里所用的词语“示例”表示“作为例子、实例或图例”。这里所述的示例实施并不一定解释为较其他实施优先或优越。而且，前述的技术领域、背景技术、说明内容或下面的详细说明中明确提出或隐含的理论并非意图限制本发明。
图1至9显示CMOS半导体装置结构100及其相关的制作流程步骤。该CMOS半导体装置结构100具有连接半导体基板中之掺杂源极/漏极区的导电电性接点(这里亦称作本地接点)。尽管这里以CMOS半导体装置为背景描述本发明主题，但本发明主题并不意图限于CMOS半导体装置，而是可用于非CMOS半导体装置的其他MOS半导体装置。另外，尽管术语“MOS装置”通常表示具有金属栅极电极和氧化栅极绝缘层的装置，但该术语在全文中将用于表示任意半导体装置，该任意半导体装置包括导电栅极电极(无论是金属还是其他导电材料)，该导电栅极电极位于栅极绝缘层(无论是氧化层还是其他绝缘层)上方，该栅极绝缘层依序位于半导体基板上方。制作MOS半导体装置的各种步骤为已知技术，因此，出于简化目的，许多传统步骤仅在这里简要提及或全部省略，而不提供已知的制程细节。
请参照图1，在执行前端制程(front end of line；FEOL)处理步骤制作CMOS半导体装置结构100后开始制作CMOS半导体装置结构100，该CMOS半导体装置结构100包括多个MOS晶体管结构104、106、108、110，其以传统方式形成于由例如单晶硅或其他含硅材料等半导体材料102构成之基板的电性隔离区101、103上。例如，可通过执行浅沟槽隔离(shallow trench isolation；STI)或现有技术中的其他适当制程在该由半导体材料102构成之区域101、103之间形成绝缘材料105，例如二氧化硅从而隔离由该半导体材料102构成之区域101、103。出于方便而非限制目的，以下将绝缘材料105称为场氧化层。在一示例实施例中，以传统方式掺杂隔离区101、103以使晶体管结构104、106、108、110之体区(或阱区)获得理想的掺杂分布(dopantprofile)。例如，可掩蔽区域103并向区域101内注入N型离子，例如磷离子或砷离子，从而形成半导体材料102的N型区101。就此而言，部分N型区101充当形成于区域101上之PMOS晶体管结构104、106的N阱。类似地，可掩蔽N型区101并向区域103内注入P型离子例如硼离子，从而可在区域103中形成NMOS晶体管结构108、110的P阱。出于方便，这里可将N型(或N阱)区101称为PMOS晶体管区域，将P型(或P阱)区103称为NMOS晶体管区域。
如图1所示，晶体管结构104、106、108、110包括位于半导体基板102上方的栅极结构112、114、116、118，其作用为各晶体管结构104、106、108、110的栅极电极。可利用传统的栅极堆叠模块或已知制程步骤的任意组合形成栅极结构112、114、116、118。实际应用中，各栅极结构112、114、116、118通常包括位于半导体基板102上方的至少一层介电材料，以及位于该介电材料上方的至少一层导电材料。应当了解，在实际实施例中，该栅极结构可使用不同数量、组合和/或布局的栅极材料，这里所述的主题并不限于该栅极结构中任意特定的数量、组合或布局的栅极材料。另外，本发明主题并不意图限于任意特定数量的栅极结构。各晶体管结构104、106、108、110还包括在邻近各栅极结构112、114、116、118之半导体基板102中形成的彼此隔离的掺杂区120、122，其充当各晶体管结构104、106、108、110的源极/漏极区。因此，出于方便而非限制目的，这里还可将掺杂区120、122称为源极/漏极区。在这点上，可使用栅极结构112、114作为注入掩模同时掩蔽NMOS晶体管区域103，向PMOS晶体管区域101内注入P型离子，例如硼离子，从而形成PMOS晶体管结构104、106的P型源极/漏极区120；可使用栅极结构116、118作为注入掩模同时掩蔽PMOS晶体管区域101，向NMOS晶体管区域103内注入N型离子，例如磷离子或砷离子，从而形成NMOS晶体管结构108、110的N型源极/漏极区122。应当了解，尽管为说明目的，图1中该源极/漏极区与相邻晶体管的源极/漏极区一体形成或相邻，但本发明主题并不意图限于该源极/漏极区的任意特定布局。
在一示例实施例中，源极/漏极区120、122包括形成于其上表面的接点区124，以有利于晶体管结构104、106、108、110之源极/漏极区120、122与相邻金属互连层之间形成电性连接，后面将作详细描述。可以传统方式在源极/漏极区120、122之暴露上表面上形成硅化金属层，从而形成接点区124。尽管未图示，但在一些实施例中，还可在栅极结构112、114、116、118之导电栅极材料的上表面上形成接点区，如现有技术中应了解的那样。
仍请参照图1，在一示例实施例中，该制程接着在晶体管结构104、106、108、110上方形成一层应力诱导介电材料130。例如，可利用等离子增强型化学气相沉积(plasma-enhanced chemical vapordeposition；PECVD)制程共形地(conformably)沉积一层拉伸应力诱导氮化硅从而形成一层拉伸应力诱导材料130。可通过调整该PECVD制程的反应室条件(例如电压、温度、压力、气体比例等)变更该氮化硅材料沉积层所提供之拉伸应力的理想大小，以获得具有理想拉伸应力特性的拉伸应力诱导氮化硅材料层130。出于方便而非限制目的，这里可将应力诱导介电材料130称为拉伸应力诱导氮化材料。该拉伸应力诱导氮化材料130提供拉伸应力，以增加NMOS晶体管结构108、110之沟道区中电子的迁移率，如现有技术应了解的那样。
在一示例实施例中，在形成拉伸应力诱导氮化材料层130后，该制程继续在其上方形成一层氧化材料132，从而形成图1之CMOS半导体装置结构100。该氧化材料层132通过利用化学气相沉积(chemicalvapor deposition；CVD)制程在该拉伸应力诱导材料130上方共形地沉积氧化材料而形成。该氧化材料层132充当蚀刻停止层，以保护位于其下方、位于NMOS晶体管区域103上方的部分拉伸应力诱导材料130，后面将作详细描述。在一示例实施例中，该氧化材料层132的厚度约小于20纳米(nm)。
请参照图2，在一示例实施例中，该制程接着掩蔽NMOS晶体管区域103并移除PMOS晶体管区域101上方之拉伸应力诱导氮化材料130之部分及氧化材料132之部分。在这点上，在图1之装置结构100上方形成一层掩模材料(例如光阻材料)，以及(例如利用光刻)移除PMOS晶体管区域101上方之掩模材料部分，从而定义一蚀刻掩模以暴露PMOS晶体管区域101上方之氧化材料132及拉伸应力诱导材料130的部分。利用该图案化掩模材料作为蚀刻掩模，执行基于等离子的反应离子蚀刻(reactive ion etching；RIE)，以使用非等向性化学蚀刻剂非等向性蚀刻拉伸应力诱导氮化材料130及氧化材料132，从而移除PMOS晶体管区域101上方之拉伸应力诱导氮化材料130及氧化材料132之该暴露部分。依据该实施例，可在单个蚀刻制程步骤期间同时移除拉伸应力诱导氮化材料130及氧化材料132，或者，可在第一蚀刻制程步骤期间移除氧化材料132并在后续的蚀刻制程步骤期间移除拉伸应力诱导氮化材料130。该掩模材料对该非等向性化学蚀刻剂具有抗蚀性和/或具有一厚度使该蚀刻制程步骤期间位于其下方、位于NMOS晶体管区域103上的氧化材料132不会暴露并保持不变。自PMOS晶体管区域101移除拉伸应力诱导材料130及氧化材料132后，移除NMOS晶体管区域103上方的任何其余掩模材料，从而形成图2的装置结构100。
请参照图3，在一示例实施例中，该制程接着在图2之装置结构100上方形成一层第二应力诱导介电材料140。在一示例实施例中，第二应力诱导介电材料层140的厚度大于或等于第一应力诱导介电材料130的厚度，不过，本发明主题并不意图限于第二应力诱导介电材料140的任意特定厚度。在一替代实施例中，第二应力诱导介电材料层140的厚度可小于第一应力诱导介电材料130的厚度。在该图示实施例中，第二应力诱导介电材料层140的厚度大体等于第一应力诱导介电材料130与氧化材料132的厚度之和。
在一示例实施例中，第二应力诱导材料140为压缩应力诱导材料。较佳地，压缩应力诱导材料层140利用PECVD制程共形地沉积一层压缩应力诱导氮化硅而形成。如前所述，可通过调整该PECVD制程的反应室条件变更该氮化硅材料沉积层所提供之压缩应力的理想大小，从而获得具有理想压缩应力特性的压缩应力诱导氮化硅材料层144。出于方便而非限制目的，这里可将第二应力诱导介电材料140称为压缩应力诱导氮化材料。压缩应力诱导氮化材料140提供压缩应力，以增加PMOS晶体管结构104、106之沟道区中空穴的迁移率，如现有技术应了解的那样。
请参照图4，在一示例实施例中，在形成压缩应力诱导氮化材料140后，该制程接着掩蔽PMOS晶体管区域101并移除NMOS晶体管区域103上方之压缩应力诱导材料140的部分。在这点上，在图3的装置结构100上方形成一层掩模材料146，以及移除NMOS晶体管区域103上方之掩模材料146的部分，从而定义一蚀刻掩模以暴露NMOS晶体管区域103。在一示例实施例中，通过在图3之装置结构100上方铺设光阻材料，接着图案化并利用光刻移除NMOS晶体管区域103上方之该光阻材料的部分而形成掩模材料层146。出于方便而非限制目的，这里可将掩模材料146称作光阻材料。在图案化并移除光阻材料146之部分后，利用其余光阻材料146作为蚀刻掩模，移除NMOS晶体管区域103上方之压缩应力诱导氮化材料140的暴露部分。在一示例实施例中，压缩应力诱导氮化材料140之该暴露部分通过停止于氧化材料132上的非等向性蚀刻制程移除，例如，通过基于等离子的反应离子蚀刻，使用非等向性蚀刻剂例如氩等离子化学、基于氟碳的等离子化学或六氟化硫(SF6)化学，通过施加偏置电压而相对氧化材料132以良好的选择性非等向性蚀刻压缩应力诱导氮化材料140。在这点上，用于蚀刻压缩应力诱导氮化材料140之该非等向性蚀刻剂不会以相同的速率蚀刻下方的氧化材料132，或者不会损害下方的氧化材料132，以使下方的氧化材料132充当蚀刻停止层。光阻材料146阻止该非等向性蚀刻剂移除PMOS晶体管区域101上方之压缩应力诱导氮化材料140，而该非等向性蚀刻剂蚀刻NMOS晶体管区域103上方之压缩应力诱导氮化材料140之该暴露部分直至暴露下方的氧化材料132。较佳地，光阻材料146对该非等向性化学蚀刻剂具有抗蚀性和/或具有一厚度使该蚀刻制程步骤期间位于PMOS晶体管区域101上方之压缩应力诱导氮化材料140的上表面不会暴露。
请参照图5，在一示例实施例中，该制程接着移除PMOS晶体管区域101上方之光阻材料146并在移除光阻材料146后，等向性蚀刻PMOS晶体管区域101上方之压缩应力诱导氮化材料140。在这点上，可通过使用现有的化学蚀刻剂之光阻移除制程移除光阻材料146，而保留氧化材料132大体不变。在图5所示的实施例中，光阻材料146被完全移除，亦即，移除光阻材料146直至暴露压缩应力诱导氮化材料140。在移除光阻材料146后，该制程接着等向性蚀刻压缩应力诱导氮化材料144，通过使用等向性化学蚀刻剂之等离子蚀刻相对氧化材料132以良好的选择性等向性蚀刻压缩应力诱导氮化材料140。以此方式，氧化材料132保护位于其下方、位于NMOS晶体管区域103上方之拉伸应力诱导氮化材料130，而PMOS晶体管区域101上方之压缩应力诱导氮化材料140被蚀刻。
在一示例实施例中，变更该等向性蚀刻制程的操作条件，以相较于压缩应力诱导氮化材料140之下半部分，亦即，掺杂源极/漏极区120上方之该压缩应力诱导材料部分，以较快的速度蚀刻压缩应力诱导氮化材料140之上半部分，亦即，栅极结构112、114之顶部或侧壁附近之该压缩应力诱导氮化材料部分。例如，在一示例实施例中，使用三氟甲烷/氧/氦(CHF3/O2/He)等离子执行该等向性等离子蚀刻制程而不施加偏置电压，以在栅极结构112、114之上半部分或附近获得较栅极结构112、114之间或下半部分附近高的质量传输速率，从而使蚀刻速率随着与下方半导体基板102之距离的增加而增加。因此，尽管在该等向性蚀刻制程期间同时蚀刻栅极结构112、114上方之该压缩应力诱导氮化材料140部分以及掺杂源极/漏极区120上方之该压缩应力诱导材料140部分，但由于栅极结构112、114上方之该压缩应力诱导氮化材料140部分具有较大的蚀刻速率，因此该等向性蚀刻制程圆角化栅极结构112、114顶部之压缩应力诱导氮化材料140，而不会显著降低邻近栅极结构112、114及最靠近半导体基板102之压缩应力诱导氮化材料140(例如与接点区124接触之压缩应力诱导氮化材料140部分)的厚度。
请参照图6，在一示例实施例中，该制程开始在图5的装置结构100上方形成一层介电材料150，从而形成图6的装置结构100。在一示例实施例中，介电材料层150为一层氧化材料，例如二氧化硅，其共形地沉积于图5之装置结构100上方至选定厚度，以使氧化材料150填充相邻栅极结构112、114、116、118之间的任意间隙至一最低高度，该高度达到或超出栅极结构112、114、116、118之高度，或换言之，该氧化材料的厚度大于或等于栅极结构112、114、116、118之高度与压缩应力诱导氮化材料层140之厚度之间的差。例如，在约低于500℃的温度下通过CVD或原子层沉积(atomic layer deposition；ALD)形成一层二氧化硅，直到其充分填充栅极结构112、114、116、118之间的间隙至高度超出栅极结构112、114、116、118之高度。出于方便而非限制目的，这里可将介电材料150称为氧化材料。
请参照图7，在一示例实施例中，在形成氧化材料层150后，该制程接着移除介电材料130、132、140、150之部分，以获得与栅极结构112、114、116、118之上表面齐平的大体平坦表面152，从而形成如图7所示的装置结构100。在一示例实施例中，该制程平坦化介电材料130、132、140、150以移除半导体基板102上之介电材料130、132、140、150的部分，直至到达栅极结构112、114、116、118的上表面。换言之，当暴露栅极结构112、114、116、118的上表面时，该制程停止平坦化介电材料130、132、140、150。依据一实施例，使用化学机械平坦化(chemical-mechanical planarization；CMP)制程，以预定的时间量利用化学浆料抛光介电材料130、132、140、150，从而在暴露栅极结构112、114、116、118的上表面时停止该CMP制程。还可使用替代的端点侦测技术确定该CMP制程的停止时间，或者使用替代的平坦化技术获得与栅极结构112、114、116、118的上表面齐平的大体平坦表面152。
请参照图8至9，在一示例实施例中，在该平坦化步骤后，该制程接着选择性移除介电材料130、132、140、150之部分，以在源极/漏极区120、122上方形成空隙区(或孔)160、162，并在空隙区160、162中形成本地接点170、172。在这点上，空隙区160、162定义随后形成于其中之本地接点170、172的横向尺寸。在这点上，该制程在平坦表面152上方形成一层掩模材料，并选择性移除该掩模材料之部分，从而定义一掩模以暴露源极/漏极区120、122上方之该氧化材料150的部分，随后将移除该氧化材料部分以形成空隙区160、162，而保留栅极结构112、114、116、118上方之该掩模材料部分不变。在一示例实施例中，该掩模材料保护邻近栅极结构112、114、116、118之介电材料130、132、140、150的部分，以电性隔离随后形成的本地接点170、172与相邻的栅极结构112、114、116、118。图案化该掩模材料后，该制程接着利用该图案化掩模材料作为蚀刻掩模，以选择性移除介电材料130、132、140、150之部分。在一示例实施例中，氧化材料132、150之该暴露部分利用停止于应力诱导氮化材料130、140上的非等向性(或方向性)蚀刻制程移除，例如利用使用对氧化材料具有选择性而不损害氮化材料之非等向性化学蚀刻剂之基于等离子的反应离子蚀刻制程，以使下方的氮化材料130、140充当蚀刻停止层。在一实施例中，在移除氧化材料132、150之暴露部分后，利用非等向性蚀刻剂移除氮化材料130、140之该暴露部分，直至暴露接点区124。在移除氮化材料130、140之暴露部分从而形成空隙区160、162后，该制程接着以传统方式移除其余掩模材料。
在形成暴露接点区124之空隙区160、162后，该制程接着在该空隙区160中形成本地接点170、172。在这点上，本地接点170、172由导电材料180构成，以提供与源极/漏极区120、122的电性连接。较佳地，共形地沉积导电材料180(例如钨材料)至选定厚度，以使导电材料180填充空隙区160、162至一最低高度，该高度达到或超出栅极结构112、114、116、118之高度(例如“齐平”填充或过填充)，从而形成本地接点170、172。在一示例实施例中，在约小于500℃的温度下通过CVD或ALD共形地沉积钨至其厚度大体等于或略大于栅极结构112、114、116、118之高度，从而形成本地接点170、172。在这点上，钨材料能够充分填充空隙区160、162并接触接点区124，以经由接点区124及本地接点170、172提供源极/漏极区120、122与随后形成之金属互连层之间的导电电性连接，而不扩散至半导体基板102和/或接点区124。尽管未图示，但应当注意，在一些实施例中，可在形成导电材料层180之前，在空隙区160、162中形成一层较薄的阻挡材料。在形成本地接点170、172之导电材料层180后，该制程接着平坦化CMOS装置结构100，以移除未填充该空隙区之导电材料180的部分，从而获得与栅极结构112、114、116、118之上表面齐平的大体平坦表面190，最终形成图9之CMOS半导体装置结构100。在这点上，均匀移除CMOS半导体装置结构100上的导电材料180，直至到达栅极结构112、114、116、118，例如通过以前述类似的方式执行CMP制程，以使用化学浆料抛光导电材料180，并在暴露栅极结构112、114、116、118之上表面时停止该CMP制程。
在形成该本地接点后，该制程可接着执行已知的后端制程(backend of line；BEOL)步骤，从而以传统方式完成CMOS半导体装置结构100的制作。例如，可继续通孔接点制程，在平坦表面190上方形成层间介电材料，在该层间介点材料中形成盲孔，在该层间介电材料上方形成金属互连层(例如金属1)，并重复这些金属化步骤直至形成所有的必要金属互连层。
图10显示上述制程的替代实施例。在该替代实施例中，自NMOS晶体管区域103移除压缩应力诱导氮化材料140后，在等向性蚀刻PMOS晶体管区域101上方之压缩应力诱导氮化材料140之前仅部分移除PMOS晶体管区域101上方之光阻材料146。在这点上，可以预定的时间量执行光阻移除制程，以移除栅极结构112、114上方之光阻材料部分146，而保留邻近栅极结构112、114及掺杂源极/漏极区120上方之光阻材料部分146大体不变，从而实现光阻材料146部分移除。在一示例实施例中，移除光阻材料146直至相邻栅极结构112、114之间及掺杂源/漏区120上方之光阻材料146的高度低于栅极结构112、114的高度。在部分移除光阻材料146后，该制程接着如前面参照图5所述的类似方式利用对氧化材料132具有选择性的等向性化学蚀刻剂等向性蚀刻压缩应力诱导氮化材料140。在这点上，光阻材料146保护邻近栅极结构112、114之掺杂源/漏区120上方的压缩应力诱导氮化材料140，而等向性蚀刻栅极结构112、114之顶部和/或其侧壁附近的压缩应力诱导材料140。在这点上，该等向性蚀刻制程圆化栅极结构112、114顶部之压缩应力诱导氮化材料140的上角，而不降低源极/漏极区120上方之压缩应力诱导氮化材料140的厚度。在等向性蚀刻压缩应力诱导氮化材料140之该暴露部分后，该制程接着移除光阻材料146的其余部分，并完成CMOS半导体装置结构100之本地接点170、172的制作，如前面参照图6至9所述。
简要总结，这里所述之制程的一个优点在于通过等向性蚀刻压缩应力诱导氮化材料140圆角化栅极结构112、114之顶部附近的压缩应力诱导氮化材料，以在沉积氧化材料150后，氧化材料150能够充分填充PMOS栅极结构112、114之间的间隙而不会在PMOS栅极结构112、114之间产生空洞，从而避免在半导体基板102上共形地沉积本地接点170、172之导电材料180时形成不当的电性连接。应当了解，尽管这里以等向性蚀刻PMOS晶体管104、106的压缩应力诱导氮化材料140为背景描述本发明主题，但实际应用中，本发明主题还可以等同方式实施以等向性蚀刻NMOS晶体管108、110之拉伸应力诱导氮化材料130。例如，依据一实施例，在形成拉伸应力诱导氮化材料层130后、形成氧化材料层132前，可利用等向性蚀刻制程等向性蚀刻拉伸应力诱导氮化材料130，对该制程进行变更从而相较于拉伸应力诱导氮化材料130之下半部分(例如邻近栅极结构112、114、116、118之掺杂源极/漏极区120、122上方之拉伸应力诱导材料部分130)，以较快速度蚀刻拉伸应力诱导氮化材料130之上半部分(例如栅极结构112、114、116、118顶部和/或其侧壁附近之拉伸应力诱导氮化材料部分130)，以便较好地圆角化栅极结构116、118顶部之拉伸应力诱导氮化材料130而不降低掺杂源极/漏极区122上方、栅极结构116、118之间之拉伸应力诱导材料130的厚度。在该实施例中，在等向性蚀刻拉伸应力诱导氮化材料130后，在完成制作CMOS半导体装置结构之本地接点前，该制程接着形成氧化材料层132，并自PMOS晶体管区域101移除拉伸应力诱导氮化材料130及氧化材料132之部分，如前面参照图1及图2所述。在另一实施例中，可互换该拉伸及压缩应力诱导介电材料的形成顺序，在此情况下，第一应力诱导介电材料130可实施为压缩应力诱导材料，将其自NMOS区域103移除，第二应力诱导介电材料140可实施为拉伸应力诱导氮化材料，在将其自PMOS区域101移除后，利用等向性蚀刻制程等向性蚀刻该拉伸应力诱导氮化材料，制程方式类似如前所述的方式。
尽管前面的详细说明已给出至少一示例实施例，但应当了解，本发明存在多种变化。还应当了解，这里所述的示例实施例并不意图以任意方式限制所请求主题的范围、应用或组态。相反，前述的详细说明将使本领域的技术人员能够方便地实施所述实施例。应当理解，可对元件的功能及布局进行各种变更而不背离由权利要求定义的范围，其包括提出本专利申请时已知的及可预见的等同。

Claims (20)

1.一种制作半导体装置的方法，该半导体装置包括位于半导体基板上方的栅极结构以及在邻近该栅极结构的该半导体基板中形成的掺杂区，该方法包括：
在该栅极结构及该掺杂区上方形成第一层介电材料；
等向性蚀刻该第一层介电材料；
在等向性蚀刻该第一层后，在该第一层介电材料上方形成第二层介电材料；以及
在该第一层及该第二层内形成导电接点，该导电接点电性连接该掺杂区。
2.如权利要求1所述的方法，其中，等向性蚀刻该第一层包括同时以第一蚀刻速率蚀刻该栅极结构上方的该第一层的第一部分以及以第二蚀刻速率蚀刻该掺杂区上方的该第一层的第二部分，该第一蚀刻速率大于该第二蚀刻速率。
3.如权利要求1所述的方法，还包括在等向性蚀刻该第一层之前，在该第一层的一部分上方形成掩模材料，该第一层的该部分位于该掺杂区上方。
4.如权利要求3所述的方法，其中，在该掺杂区上方形成该掩模材料包括：
在该第一层上方形成光阻材料；以及
移除该栅极结构上方的该光阻材料的第一部分而保留该掺杂区上方的该光阻材料的第二部分不变。
5.如权利要求4所述的方法，其中：
等向性蚀刻该第一层包括利用该光阻材料的该第二部分作为蚀刻掩模而等向性蚀刻该第一层；以及
该光阻材料的该第二部分防止蚀刻该掺杂区上方的该第一层的该部分。
6.如权利要求1所述的方法，其中，形成该第二层包括在该第一层上方共形地沉积氧化材料。
7.如权利要求6所述的方法，其中，在该第一层上方共形地沉积该氧化材料包括共形地沉积该氧化材料至选定厚度，以使该掺杂区上方的该氧化材料的高度大于或等于该栅极结构的高度。
8.如权利要求7所述的方法，还包括在形成该导电接点之前，平坦化该第一层及该第二层，以获得与该栅极结构齐平的平坦表面。
9.如权利要求1所述的方法，其中，形成该第一层包括在该栅极结构及该掺杂区上方共形地沉积拉伸应力诱导材料。
10.如权利要求1所述的方法，其中，形成该第一层包括在该栅极结构及该掺杂区上方共形地沉积压缩应力诱导材料。
11.一种在具有第一晶体管区域及第二晶体管区域的半导体基板上制作CMOS装置的方法，包括：
在该第一晶体管区域及该第二晶体管区域上方形成第一层第一应力诱导材料；
移除该第二晶体管区域上方的该第一层的部分；
在移除该第二晶体管区域上方的该第一层的该部分后，等向性蚀刻该第一晶体管区域上方的该第一层的部分；
在该第一晶体管区域及该第二晶体管区域上方形成第二层介电材料；以及
在该第二层介电材料中形成导电接点，该导电接点电性连接形成于该半导体基板中的掺杂区。
12.如权利要求11所述的方法，还包括：
在该第一晶体管区域及该第二晶体管区域上方形成第三层第二应力诱导材料；以及
在形成该第一层第一应力诱导材料之前移除该第一晶体管区域上方的该第三层的部分。
13.如权利要求12所述的方法，还包括：
在移除该第三层的部分之前在第三层上方形成第四层氧化材料；以及
在形成该第一层第一应力诱导材料之前移除该第一晶体管区域上方的该第四层的部分，其中，等向性蚀刻该第一晶体管区域上方的该第一层的该部分包括利用对该第二晶体管区域上方的该氧化材料具有选择性的等向性蚀刻剂等向性蚀刻该第一层的该部分。
14.如权利要求12所述的方法，还包括在移除该第一晶体管区域上方的该第三层的该部分之前，等向性蚀刻该第三层第二应力诱导材料。
15.如权利要求11所述的方法，其中：
该第一晶体管区域包括该半导体基板的N型区；
该第二晶体管区域包括该半导体基板的P型区；以及
形成该第一层包括在该N型区及该P型区上方共形地沉积压缩应力诱导氮化材料。
16.如权利要求15所述的方法，还包括：
在该N型区及该P型区上方共形地沉积拉伸应力诱导氮化材料；
在拉伸应力诱导氮化材料上方形成第三层氧化材料；以及
在共形地沉积该压缩应力诱导氮化材料之前，移除该N型区上方的该拉伸应力诱导氮化材料及该氧化材料的部分。
17.如权利要求16所述的方法，其中，等向性蚀刻该第一晶体管区域上方的该第一层的部分包括利用对该P型区上方的该氧化材料具有选择性的等向性蚀刻剂等向性蚀刻该压缩应力诱导氮化材料。
18.如权利要求11所述的方法，该CMOS装置包括位于该第一晶体管区域上方的多个栅极结构，其中：
形成该第二层包括在该多个栅极结构上方共形地沉积氧化材料至其厚度大于该多个栅极结构的高度与该第一层的厚度之间的差；以及
在形成该导电接点之前，该方法还包括平坦化该氧化材料以获得与该多个栅极结构齐平的平坦表面。
19.如权利要求11所述的方法，其中：
该第一晶体管区域包括该半导体基板的P型区；
该第二晶体管区域包括该半导体基板的N型区；以及
形成该第一层包括在该N型区及该P型区上方共形地沉积拉伸应力诱导氮化材料。
20.一种制作半导体装置的方法，该半导体装置包括位于半导体基板上方的多个栅极结构以及在邻近各该栅极结构的该半导体基板中形成的掺杂区，该方法包括：
在该多个栅极结构及该掺杂区上方共形地沉积应力诱导氮化材料；
等向性蚀刻该多个栅极结构上方的该应力诱导氮化材料的部分；
在等向性蚀刻该多个栅极结构上方的该应力诱导氮化材料的该部分后，在该应力诱导氮化材料上方共形地沉积氧化材料；以及
在该掺杂区上方的该氧化材料中形成导电接点，各导电接点电性连接各掺杂区。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102292812B1 (ko) * 2015-08-18 2021-08-23 삼성전자주식회사 반도체 장치
US10236226B2 (en) * 2016-03-15 2019-03-19 Raytheon Company In-situ calibration structures and methods of use in semiconductor processing

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030181005A1 (en) * 2002-03-19 2003-09-25 Kiyota Hachimine Semiconductor device and a method of manufacturing the same
JP2005033023A (ja) * 2003-07-07 2005-02-03 Sony Corp 半導体装置の製造方法および半導体装置
CN1832142A (zh) * 2005-03-01 2006-09-13 国际商业机器公司 制作用于cmos器件的自对准双应力衬里的方法和结构
US20100210083A1 (en) * 2009-02-17 2010-08-19 Fujitsu Microelectronics Limited Method for manufacturing semiconductor device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100403630B1 (ko) 2001-07-07 2003-10-30 삼성전자주식회사 고밀도 플라즈마를 이용한 반도체 장치의 층간 절연막 형성방법
JP4557508B2 (ja) * 2003-06-16 2010-10-06 パナソニック株式会社 半導体装置
US7785950B2 (en) 2005-11-10 2010-08-31 International Business Machines Corporation Dual stress memory technique method and related structure
US7935587B2 (en) * 2006-06-09 2011-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Advanced forming method and structure of local mechanical strained transistor
US8536660B2 (en) * 2008-03-12 2013-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid process for forming metal gates of MOS devices
US20100314690A1 (en) 2009-06-15 2010-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Sidewall-Free CESL for Enlarging ILD Gap-Fill Window
DE102009031113B4 (de) * 2009-06-30 2011-04-14 Globalfoundries Dresden Module One Llc & Co. Kg Technik zum Freilegen eines Platzhaltermaterials in einem Austausch-Gate-Verfahren durch Modifizieren der Abtragsrate verspannter dielektrischer Deckschichten

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030181005A1 (en) * 2002-03-19 2003-09-25 Kiyota Hachimine Semiconductor device and a method of manufacturing the same
JP2005033023A (ja) * 2003-07-07 2005-02-03 Sony Corp 半導体装置の製造方法および半導体装置
CN1832142A (zh) * 2005-03-01 2006-09-13 国际商业机器公司 制作用于cmos器件的自对准双应力衬里的方法和结构
US20100210083A1 (en) * 2009-02-17 2010-08-19 Fujitsu Microelectronics Limited Method for manufacturing semiconductor device

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