JP2003060077A - 半導体集積回路装置及びその製造方法 - Google Patents

半導体集積回路装置及びその製造方法

Info

Publication number
JP2003060077A
JP2003060077A JP2002017840A JP2002017840A JP2003060077A JP 2003060077 A JP2003060077 A JP 2003060077A JP 2002017840 A JP2002017840 A JP 2002017840A JP 2002017840 A JP2002017840 A JP 2002017840A JP 2003060077 A JP2003060077 A JP 2003060077A
Authority
JP
Japan
Prior art keywords
potential
mos transistor
channel
transistor
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002017840A
Other languages
English (en)
Other versions
JP4353393B2 (ja
JP2003060077A5 (ja
Inventor
Kenichi Osada
健一 長田
Koichiro Ishibashi
孝一郎 石橋
Yoshikazu Saito
良和 斉藤
Akio Nishida
彰男 西田
Masaru Nakamichi
勝 中道
Naoki Kitai
直樹 北井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Solutions Technology Ltd
Original Assignee
Hitachi Ltd
Hitachi ULSI Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi ULSI Systems Co Ltd filed Critical Hitachi Ltd
Priority to JP2002017840A priority Critical patent/JP4353393B2/ja
Priority to TW091110054A priority patent/TW541668B/zh
Priority to US10/158,903 priority patent/US6885057B2/en
Priority to KR1020020031301A priority patent/KR20030011227A/ko
Publication of JP2003060077A publication Critical patent/JP2003060077A/ja
Priority to US11/104,488 priority patent/US6998674B2/en
Publication of JP2003060077A5 publication Critical patent/JP2003060077A5/ja
Priority to US11/288,287 priority patent/US7087942B2/en
Priority to US11/452,275 priority patent/US7388238B2/en
Priority to US12/078,992 priority patent/US7569881B2/en
Priority to KR1020080048868A priority patent/KR20080053450A/ko
Priority to US12/457,917 priority patent/US7964484B2/en
Publication of JP4353393B2 publication Critical patent/JP4353393B2/ja
Application granted granted Critical
Priority to KR1020100027411A priority patent/KR20100049517A/ko
Priority to KR1020100078270A priority patent/KR20100095416A/ko
Priority to KR1020100105198A priority patent/KR20100132937A/ko
Priority to US13/067,177 priority patent/US8125017B2/en
Priority to KR1020110141001A priority patent/KR20120022687A/ko
Priority to KR1020110140997A priority patent/KR101252997B1/ko
Priority to KR1020110141006A priority patent/KR101260194B1/ko
Priority to KR1020110145764A priority patent/KR20120005427A/ko
Priority to US13/352,142 priority patent/US8232589B2/en
Priority to US13/528,025 priority patent/US8437179B2/en
Priority to US13/865,279 priority patent/US8797791B2/en
Priority to US14/323,064 priority patent/US9111636B2/en
Priority to US14/826,911 priority patent/US9530485B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【課題】先端プロセスでは、ゲートトンネルリーク電流
が増大し、携帯電話向けのような電池で駆動され低リー
ク電流での待機が必要となるＬＳＩでは問題となる。 【解決手段】論理回路およびメモリ回路の接地ソース電
極線を動作時には、接地電位に保ち、選択されない待機
時には接地ソース電極線を接地電位より高い電圧に保
つ。 【効果】本発明によれば、データを破壊することなくゲ
ートトンネルリーク電流を低減することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置及びその製造方法、特にＳＲＡＭ（static random ac
cess memory）、システムLSIに搭載されるオンチップメ
モリ、マイクロプロセッサ、あるいは、システムＬＳＩ
などに関する。
【０００２】
【従来の技術】ゲートトンネルリーク電流を低減する公
知技術として、特願平9-536055が知られている。この公
知例においては、ゲートトンネルリーク電流が大きいと
きにゲート酸化膜の厚いゲートトンネルリーク電流の小
さいスイッチＭＯＳで電源を遮断することにより、リー
ク電流を削減する回路が示されている。また、ＧＩＤＬ
（Gate Induced Drain Leakage）電流を低減する技術と
して、特２０００−３５７９６２号が知られている。こ
の公知例においては、ＭＯＳトランジスタのしきい値が
比較的低いことを前提として、まずサブスレッショルド
リーク電流を削減するためにＰチャネル型ＭＯＳトラン
ジスタの基板電極を電源電圧以上、Ｎチャネル型ＭＯＳ
トランジスタの基板電極を接地電位以下に制御する。そ
の結果ＧＩＤＬが顕在化するため、電源電圧を低減して
ＧＩＤＬ電流を削減する技術が開示されている。また、
特開平９−１３５０２９号公報には、ＧＩＤＬ電流対策
としてｎチャネルＭＩＳトランジスタのゲート電極とソ
ース・ドレイン領域に燐イオンを注入している技術が開
示されている。
【０００３】
【発明が解決しようとする課題】近年プロセスの微細化
に伴い、ＭＯＳトランジスタのゲート酸化膜厚が４ｎｍ
以下になってきている。しかしながら、ゲート酸化膜が
４ｎｍ以下になるとゲートトンネルリーク電流が増大
し、ゲート電極とソース電極間に動作時の電圧が印加さ
れると、ゲートトンネルリーク電流がティピカルプロセ
スで１０−１２Ａ／μｍ２以上となる。携帯電話に使用
されるＬＳＩにおいては、低リーク電流での待機が要求
される。特にＳＲＡＭは、ボタン電池でデータを一週間
以上保持する必要があり、プロセスがワーストになり、
酸化膜が薄くなった場合、ゲートトンネルリーク電流が
増大し一週間以上のデータ保持が不可能となる問題があ
る。また、ドレインから基板へ流れるリーク電流である
ＧＩＤＬ電流の増加も同様に問題となっている。しか
し、ゲートトンネルリーク電流を低減する従来の公知例
（特願平9-536055）ではＭＯＳで電源を遮断するため、
ＳＲＡＭセルやレジスタファイルおよびラッチ回路等の
保持データが破壊されてしまうという問題があった。ま
た、ＧＩＤＬ電流を低減する従来の公知例（特願平11-2
55317）においては、比較的高いしきい値たとえば０．
７ＶのＭＯＳトランジスタを使用する場合には、サブス
レッショルドリーク電流が顕著でないため、Ｎチャネル
型ＭＯＳトランジスタの基板電極を接地電位以下の電位
に、Ｐチャネル型ＭＯＳトランジスタの基板電極を電源
電位以上の電位にしてもオフ電流は低減せず、かえって
接合リーク電流が増大するという問題があった。
【０００４】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。半導体装置は、少なくとも１個のＮチャ
ネル型ＭＯＳトランジスタを有する第１の電流路と、少
なくとも１個のＰチャネル型ＭＯＳトランジスタを有す
る第２の電流路からなる少なくとも１個の論理回路から
なり、前記論理回路の双方の電流路の一方の端子が相互
に接続されており、一方の電流路が導通状態のとき他方
の電流路が非導通状態となる。前記少なくとも１個の論
理回路は、前記第１の電流路の他方の端子がソース線に
よって接続されており、当該ソース線にスイッチ回路が
接続されており、当該スイッチ回路は、前記少なくとも
１個の論理回路が動作するように選択された場合にはソ
ース線を接地電位に保ち、かつ、そのように選択されな
い待機時にはソース線を接地電位より高い電圧に保つこ
とを特徴とする半導体集積回路装置。前記Ｎチャネル型
ＭＯＳトランジスタの基板電極は接地電位あるいは前記
ソース線に接続される。待機時には、オン状態のＭＯＳ
トランジスタのゲート−ソース電極間に印加される電圧
が電源電圧より小さくなる為ゲートトンネルリーク電流
を低減でき、なおかつラッチ等の保持データが破壊され
ない。また、サブスレッショルド電流がＧＩＤＬより小
さい、しきい値の高いＭＯＳトランジスタでは、オフ状
態でのゲート−ドレイン電極間に印加される電圧が電源
電圧より小さいため、ＧＩＤＬが低減されオフ電流が低
減される。しかし、Ｎチャネル型ＭＯＳトランジスタの
基板電極には、接地電位あるいは接地電位より高い電圧
が、Ｐチャネル型ＭＯＳトランジスタの基板電極には電
源電位が印加されるため接合リーク電流は増大しない。
図１３にしきい値電圧が０．７Ｖ程度と比較的高くサブ
スレッショルド電流がＧＩＤＬ電流より小さいＮチャネ
ル型ＭＯＳトランジスタのドレイン−ソース間電流Ｉｄ
ｓのゲート電圧依存性を示した。Ｉｄｓはログスケール
で表示されている。ドレイン電圧を電源電位（１．５
Ｖ）にした場合と本発明である電源電位より低い電位に
した場合（１．０Ｖ）について示している。ソース電極
および基板電極は接地電位に接続され、基板電位にバイ
アスがかけられていない。オフ状態では、ゲート−ドレ
イン間に印加される電位差が下がりＧＩＤＬ電流が小さ
くなるため、リーク電流が低減する低減できる。また本
発明は半導体装置において、ソース・ドレイン領域のう
ち、コンタクトをとる領域に砒素を、エクステンション
領域に燐を用いたＮチャネル型ＭＯＳトランジスタを具
備する。ＳＲＡＭを有する半導体装置において、前記Ｎ
チャネル型ＭＯＳトランジスタをＳＲＡＭのメモリセル
内のＮチャネル型ＭＯＳトランジスタに用い、メモリセ
ルを制御する周辺回路のＮチャネル型ＭＯＳトランジス
タにはコンタクトをとる領域とエクステンション領域い
ずれにも砒素を用いたＮチャネル型ＭＯＳトランジスタ
を用いる。
【０００５】
【発明の実施の形態】以下、本発明に係わる半導体記憶
装置の好適ないくつかの事例につき、図面を用いて説明
する。 〈実施例１〉図１は、本発明に係わる半導体装置の一実
施例を示す回路図である。本回路は、Ｐチャネル型ＭＯ
ＳトランジスタＭＰおよびＮチャネル型ＭＯＳトランジ
スタＭＮより構成される半導体集積回路の一部を示して
おり、ＭＯＳトランジスタのゲートに使用される絶縁膜
が４ｎｍ以下か、ゲートトンネルリーク電流が電源電圧
1.5Vで、１０−１２Ａ／μｍ２以上である半導体集積回
路製造技術を用いて単結晶シリコンのような半導体基板
に形成される。図1には半導体集積回路装置の一部とし
て、インバータ回路ＩＮＶおよびデータを保持するラッ
チ回路ＬＡＴＣＨが示されている。インバータ回路ＩＮ
Ｖ１０２は、Ｐチャネル型ＭＯＳトランジスタＭＰ１０
２およびＮチャネル型ＭＯＳトランジスタＭＮ１０２よ
り構成される。Ｐチャネル型ＭＯＳトランジスタＭＰ１
０２のゲート電極には入力信号Ｉ０が、ドレイン電極に
は接続ノードＮ０が、ソース電極には電源電位ＶＤＤが
それぞれ接続される。またＰチャネル型ＭＯＳトランジ
スタＭＰ１０２の基板電極は、電源電位ＶＤＤに接続さ
れる。Ｎチャネル型ＭＯＳトランジスタＭＮ１０２のゲ
ート電極には入力信号Ｉ０が、ドレイン電極には接続ノ
ードＮ０が、ソース電極には接地ソース電極線ＶＳＳＭ
がそれぞれ接続される。またＮチャネル型ＭＯＳトラン
ジスタＭＮ１０２の基板電極は、接地ソース電極線ＶＳ
ＳＭあるいは接地電位ＶＳＳに接続される。インバータ
回路ＩＮＶ１０３は、Ｐチャネル型ＭＯＳトランジスタ
ＭＰ１０３およびＮチャネル型ＭＯＳトランジスタＭＮ
１０３より構成される。Ｐチャネル型ＭＯＳトランジス
タＭＰ１０３のゲート電極には接続ノードＮ０が、ドレ
イン電極には接続ノードＮ１が、ソース電極には電源電
位ＶＤＤがそれぞれ接続される。またＰチャネル型ＭＯ
ＳトランジスタＭＰ１０３の基板電極は、電源電位ＶＤ
Ｄに接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ
１０３のゲート電極には接続ノードＮ０が、ドレイン電
極には接続ノードＮ１が、ソース電極には接地ソース電
極線ＶＳＳＭがそれぞれ接続される。またＮチャネル型
ＭＯＳトランジスタＭＮ１０３の基板電極は、接地ソー
ス電極線ＶＳＳＭあるいは接地電位ＶＳＳに接続され
る。インバータ回路ＩＮＶ１０４は、Ｐチャネル型ＭＯ
ＳトランジスタＭＰ１０４およびＮチャネル型ＭＯＳト
ランジスタＭＮ１０４より構成される。Ｐチャネル型Ｍ
ＯＳトランジスタＭＰ１０４のゲート電極には接続ノー
ドＮ１が、ドレイン電極には出力ノードＯ０が、ソース
電極には電源電位ＶＤＤがそれぞれ接続される。またＰ
チャネル型ＭＯＳトランジスタＭＰ１０４の基板電極
は、電源電位ＶＤＤに接続される。Ｎチャネル型ＭＯＳ
トランジスタＭＮ１０４のゲート電極には接続ノードＮ
１が、ドレイン電極には出力ノードＯ０が、ソース電極
には接地ソース電極線ＶＳＳＭがそれぞれ接続される。
またＮチャネル型ＭＯＳトランジスタＭＮ１０４の基板
電極は、接地ソース電極線ＶＳＳＭあるいは接地電位Ｖ
ＳＳに接続される。ラッチ回路ＬＡＴＣＨは、ＣＭＯＳ
インバータの入力と出力が互いに接続されて構成される
フリップ・フロップ（Ｐチャネル型ＭＯＳトランジスタ
（ＭＰ１０５、ＭＰ１０６）、Ｎチャネル型トランジス
タ（ＭＮ１０５、ＭＮ１０６）で構成される）で、記憶
ノードＮ２と記憶ノードＮ３に情報が記憶される。Ｐチ
ャネル型ＭＯＳトランジスタＭＰ１０５のゲート電極に
は記憶ノードＮ３が、ドレイン電極には記憶ノードＮ２
が、ソース電極には電源電位ＶＤＤがそれぞれ接続され
る。またＰチャネル型ＭＯＳトランジスタＭＰ１０５の
基板電極は、電源電位ＶＤＤに接続される。Ｐチャネル
型ＭＯＳトランジスタＭＰ１０６のゲート電極には記憶
ノードＮ２が、ドレイン電極には記憶ノードＮ３が、ソ
ース電極には電源電位ＶＤＤがそれぞれ接続される。ま
たＰチャネル型ＭＯＳトランジスタＭＰ１０６の基板電
極は、電源電位ＶＤＤに接続される。Ｎチャネル型ＭＯ
ＳトランジスタＭＰ１０５のゲート電極には記憶ノード
Ｎ３が、ドレイン電極には記憶ノードＮ２が、ソース電
極には接地ソース電極線ＶＳＳＭがそれぞれ接続され
る。またＮチャネル型ＭＯＳトランジスタＭＮ１０５の
基板電極は、接地ソース電極線ＶＳＳＭあるいは接地電
位ＶＳＳに接続される。Ｎチャネル型ＭＯＳトランジス
タＭＰ１０６のゲート電極には記憶ノードＮ２が、ドレ
イン電極には記憶ノードＮ３が、ソース電極には接地ソ
ース電極線ＶＳＳＭがそれぞれ接続される。またＮチャ
ネル型ＭＯＳトランジスタＭＮ１０６の基板電極は、接
地ソース電極線ＶＳＳＭあるいは接地電位ＶＳＳに接続
される。また、接地ソース電極線ＶＳＳＭを接地電位Ｖ
ＳＳと接続するＮチャネル型ＭＯＳトランジスタＭＮ１
０１および接地ソース電極線ＶＳＳＭを接地電位より高
い電位ＶＳＳＳたとえば０．５Ｖに接続するＮチャネル
型ＭＯＳトランジスタＭＮ１００が配置される。次に動
作状態および待機状態について図２の動作波形を用いて
説明する。ここでは、電源電圧ＶＤＤを１．５Ｖ、接地
電位ＶＳＳを０Ｖ、接地電位より高い電位ＶＳＳＳを
０．５Ｖとする。この電圧はデバイスの特性等により変
更される。動作時では、Ｎチャネル型ＭＯＳトランジス
タＭＮ１０１がオンしており、ＶＳＳＭは接地電位ＶＳ
Ｓ、たとえば０Ｖとなっている。Ｉ０、Ｎ１、Ｎ３の電
位が１．５Ｖ、Ｎ０、Ｎ２の電位が０Ｖとなっている。
このときＰチャネル型ＭＯＳトランジスタ（ＭＰ１０
３、ＭＰ１０６）およびＮチャネル型ＭＯＳトランジス
タ（ＭＮ１０２、ＭＮ１０４、ＭＮ１０５）がオン、Ｐ
チャネル型ＭＯＳトランジスタ（ＭＰ１０２、ＭＰ１０
４、ＭＰ１０５）およびＮチャネル型ＭＯＳトランジス
タ（ＭＮ１０３、ＭＮ１０６）がオフしている。Ｐチャ
ネル型ＭＯＳトランジスタＭＰ１０３のゲート−ソース
電極間には１．５Ｖが印加されゲートトンネルリーク電
流がソース電極からゲート電極に流れる。この電流は、
接続ノードＮ０、オン状態のＮチャネル型ＭＯＳトラン
ジスタＭＮ１０２を通って接地電位ＶＳＳへ流れる。同
様に、Ｎチャネル型ＭＯＳトランジスタＭＰ１０４のゲ
ート−ソース電極間には１．５Ｖが印加されゲートトン
ネルリーク電流がゲート電極からソース電極に流れる。
この電流は、接続ノードＮ１、オン状態のＰチャネル型
ＭＯＳトランジスタＭＰ１０３を通って電源電位ＶＤＤ
から流れる。同様に、Ｐチャネル型ＭＯＳトランジスタ
ＭＰ１０６のゲート−ソース電極間には１．５Ｖが印加
されゲートトンネルリーク電流がソース電極からゲート
電極に流れる。この電流は、接続ノードＮ２、オン状態
のＮチャネル型ＭＯＳトランジスタＭＮ１０５を通って
接地電位ＶＳＳへ流れる。同様に、Ｎチャネル型ＭＯＳ
トランジスタＭＮ１０５のゲート−ソース電極間には
１．５Ｖが印加されゲートトンネルリーク電流がゲート
電極からソース電極に流れる。この電流は、接続ノード
Ｎ２、オン状態のＰチャネル型ＭＯＳトランジスタＭＰ
１０６を通って電源電位ＶＤＤから流れる。以上のよう
なパスにより動作時にはゲートトンネルリーク電流が流
れる。一方待機時には、Ｎチャネル型ＭＯＳトランジス
タＭＮ１００がオンしており、ＶＳＳＭは接地電位より
高い電位ＶＳＳＳたとえば０．５Ｖとなっている。Ｉ
０、Ｎ１、Ｎ３の電位が１．５Ｖ、Ｎ０、Ｎ２の電位が
０．５Ｖとなっている。このときＰチャネル型ＭＯＳト
ランジスタ（ＭＰ１０３、ＭＰ１０６）およびＮチャネ
ル型ＭＯＳトランジスタ（ＭＮ１０２、ＭＮ１０４、Ｍ
Ｎ１０５）がオン、Ｐチャネル型ＭＯＳトランジスタ
（ＭＰ１０２、ＭＰ１０４、ＭＰ１０５）およびＮチャ
ネル型ＭＯＳトランジスタ（ＭＮ１０３、ＭＮ１０６）
がオフしている。Ｐチャネル型ＭＯＳトランジスタＭＰ
１０３のゲート−ソース電極間には１．０Ｖが印加され
ゲートトンネルリーク電流が１．５Ｖの電位差が引加さ
れている場合に比べ、約１桁低減される。同様に、Ｎチ
ャネル型ＭＯＳトランジスタＭＮ１０４のゲート−ソー
ス電極間には１．０Ｖが印加されゲートトンネルリーク
電流が１．５Ｖの電位差が引加されている場合に比べ、
約１桁低減される。同様に、Ｐチャネル型ＭＯＳトラン
ジスタＭＰ１０６のゲート−ソース電極間には１．０Ｖ
が印加されゲートトンネルリーク電流が１．５Ｖの電位
差が引加されている場合に比べ、約１桁低減される。同
様に、Ｎチャネル型ＭＯＳトランジスタＭＮ１０５のゲ
ート−ソース電極間には１．０Ｖが印加されゲートトン
ネルリーク電流が１．５Ｖの電位差が印加されている場
合に比べ、約１桁低減される。以上のようにゲート−ソ
ース間に印加される電圧が下がるためゲートトンネルリ
ーク電流が減少する。一方、保持データは破壊されな
い。また、オフ状態でゲート−ドレイン間に印可される
電圧が下がるためＧＩＤＬ電流も減少する。本実施例で
は、インバータ回路およびラッチ回路の場合について述
べたが、その他の半導体集積回路たとえば、ナンド回
路、ノア回路等でも同様の効果が得られる。 〈実施例２〉図３は、本発明に係わる半導体装置の一実
施例を示す回路図である。本回路は、Ｐチャネル型ＭＯ
ＳトランジスタＭＰおよびＮチャネル型ＭＯＳトランジ
スタＭＮより構成される半導体集積回路の一部を示して
おり、ＭＯＳトランジスタのゲートに使用される絶縁膜
が４ｎｍ以下か、トンネルリーク電流が電源電圧１．５
Ｖで、１０−１２Ａ／μｍ２以上である半導体集積回路
製造技術を用いて単結晶シリコンのような半導体基板に
形成される。図３には半導体集積回路装置の一部とし
て、インバータ回路ＩＮＶおよびデータを保持するラッ
チ回路ＬＡＴＣＨが示されている。インバータ回路ＩＮ
Ｖ１１２は、Ｐチャネル型ＭＯＳトランジスタＭＰ１１
２およびＮチャネル型ＭＯＳトランジスタＭＮ１１２よ
り構成される。Ｐチャネル型ＭＯＳトランジスタＭＰ１
１２のゲート電極には入力信号Ｉ１が、ドレイン電極に
は接続ノードＮ４が、ソース電極には電源ソース電極線
ＶＤＤＭがそれぞれ接続される。またＰチャネル型ＭＯ
ＳトランジスタＭＰ１１２の基板電極は、電源ソース電
極線ＶＤＤＭあるいは電源電位ＶＤＤに接続される。Ｎ
チャネル型ＭＯＳトランジスタＭＮ１１２のゲート電極
には入力信号Ｉ１が、ドレイン電極には接続ノードＮ４
が、ソース電極には接地電位ＶＳＳがそれぞれ接続され
る。またＮチャネル型ＭＯＳトランジスタＭＮ１１２の
基板電極は、接地電位ＶＳＳに接続される。インバータ
回路ＩＮＶ１１３は、Ｐチャネル型ＭＯＳトランジスタ
ＭＰ１１３およびＮチャネル型ＭＯＳトランジスタＭＮ
１１３より構成される。Ｐチャネル型ＭＯＳトランジス
タＭＰ１１３のゲート電極には接続ノードＮ４が、ドレ
イン電極には接続ノードＮ５が、ソース電極には電源ソ
ース電極線ＶＤＤＭがそれぞれ接続される。またＰチャ
ネル型ＭＯＳトランジスタＭＰ１１３の基板電極は、電
源ソース電極線ＶＤＤＭあるいは電源電位ＶＤＤに接続
される。Ｎチャネル型ＭＯＳトランジスタＭＮ１１３の
ゲート電極には接続ノードＮ４が、ドレイン電極には接
続ノードＮ５が、ソース電極には接地電位ＶＳＳがそれ
ぞれ接続される。またＮチャネル型ＭＯＳトランジスタ
ＭＮ１１４の基板電極は、接地電位ＶＳＳに接続され
る。インバータ回路ＩＮＶ１１４は、Ｐチャネル型ＭＯ
ＳトランジスタＭＰ１１４およびＮチャネル型ＭＯＳト
ランジスタＭＮ１１４より構成される。Ｐチャネル型Ｍ
ＯＳトランジスタＭＰ１１４のゲート電極には接続ノー
ドＮ５が、ドレイン電極には出力信号Ｏ１が、ソース電
極には電源ソース電極線ＶＤＤＭがそれぞれ接続され
る。またＰチャネル型ＭＯＳトランジスタＭＰ１１４の
基板電極は、電源ソース電極線ＶＤＤＭあるいは電源電
位ＶＤＤに接続される。Ｎチャネル型ＭＯＳトランジス
タＭＮ１１４のゲート電極には接続ノードＮ５が、ドレ
イン電極には出力信号Ｏ１が、ソース電極には接地電位
ＶＳＳがそれぞれ接続される。またＮチャネル型ＭＯＳ
トランジスタＭＮ１１４の基板電極は、接地電位ＶＳＳ
に接続される。ラッチ回路ＬＡＴＣＨは、ＣＭＯＳイン
バータの入力と出力が互いに接続されて構成されるフリ
ップ・フロップ（Ｐチャネル型ＭＯＳトランジスタ（Ｍ
Ｐ１１５、ＭＰ１１６）、Ｎチャネル型トランジスタ
（ＭＮ１１５、ＭＮ１１６）で構成される）で、記憶ノ
ードＮ６と記憶ノードＮ７に情報が記憶される。Ｐチャ
ネル型ＭＯＳトランジスタＭＰ１１５のゲート電極には
記憶ノードＮ７が、ドレイン電極には記憶ノードＮ６
が、ソース電極には電源ソース電極線ＶＤＤＭがそれぞ
れ接続される。またＰチャネル型ＭＯＳトランジスタＭ
Ｐ１０５の基板電極は、電源ソース電極線ＶＤＤＭある
いは電源電位ＶＤＤに接続される。Ｐチャネル型ＭＯＳ
トランジスタＭＰ１１６のゲート電極には記憶ノードＮ
６が、ドレイン電極には記憶ノードＮ７が、ソース電極
には電源ソース電極線ＶＤＤＭがそれぞれ接続される。
またＰチャネル型ＭＯＳトランジスタＭＰ１１６の基板
電極は、電源ソース電極線ＶＤＤＭあるいは電源電位Ｖ
ＤＤに接続される。Ｎチャネル型ＭＯＳトランジスタＭ
Ｐ１１５のゲート電極には記憶ノードＮ７が、ドレイン
電極には記憶ノードＮ６が、ソース電極には接地電位Ｖ
ＳＳがそれぞれ接続される。またＮチャネル型ＭＯＳト
ランジスタＭＮ１１５の基板電極は、接地電位ＶＳＳに
接続される。Ｎチャネル型ＭＯＳトランジスタＭＰ１１
６のゲート電極には記憶ノードＮ６が、ドレイン電極に
は記憶ノードＮ７が、ソース電極には接地電位ＶＳＳが
それぞれ接続される。またＮチャネル型ＭＯＳトランジ
スタＭＮ１１６の基板電極は、接地電位ＶＳＳに接続さ
れる。また、電源ソース電極線ＶＤＤＭを電源電位ＶＤ
Ｄと接続するＰチャネル型ＭＯＳトランジスタＭＰ１０
１および電源ソース電極線ＶＤＤＭを電源電位より低い
電位ＶＤＤＤたとえば１．０Ｖに接続するＰチャネル型
ＭＯＳトランジスタＭＰ１００が配置される。次に動作
状態および待機状態について図４の動作波形を用いて説
明する。ここでは、電源電圧ＶＤＤを１．５Ｖ、接地電
位ＶＳＳを０Ｖ、電源電位より低い電位ＶＤＤＤを１．
０Ｖとする。この電圧はデバイスの特性等により変更さ
れる。動作時では、Ｎチャネル型ＭＯＳトランジスタＭ
Ｐ１００がオンしており、ＶＤＤＭは電源電位ＶＤＤ、
たとえば１．５Ｖとなっている。Ｎ４、Ｎ７の電位が
１．５Ｖ、Ｉ１、Ｎ５、Ｎ６の電位が０Ｖとなってい
る。このときＰチャネル型ＭＯＳトランジスタ（ＭＰ１
１２、ＭＰ１１４、ＭＰ１１６）およびＮチャネル型Ｍ
ＯＳトランジスタ（ＭＮ１１３、ＭＮ１1５）がオン、
Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１１３、ＭＰ１
1５）およびＮチャネル型ＭＯＳトランジスタ（ＭＮ１
１２、ＭＰ１１４、ＭＮ１１６）がオフしている。Ｎチ
ャネル型ＭＯＳトランジスタＭＮ１１３のゲート−ソー
ス電極間には１．５Ｖが印加されゲートトンネルリーク
電流がゲート電極からソース電極に流れる。この電流
は、接続ノードＮ４、オン状態のＰチャネル型ＭＯＳト
ランジスタＭＰ１１２を通って電源電位ＶＤＤから流れ
る。同様に、Ｐチャネル型ＭＯＳトランジスタＭＰ１１
４のゲート−ソース電極間には１．５Ｖが印加されゲー
トトンネルリーク電流がソース電極からゲート電極に流
れる。この電流は、接続ノードＮ５、オン状態のＮチャ
ネル型ＭＯＳトランジスタＭＮ１１３を通って接地電位
ＶＳＳへ流れる。同様に、Ｐチャネル型ＭＯＳトランジ
スタＭＰ１１６のゲート−ソース電極間には１．５Ｖが
印加されゲートトンネルリーク電流がソース電極からゲ
ート電極に流れる。この電流は、接続ノードＮ６、オン
状態のＮチャネル型ＭＯＳトランジスタＭＮ１１５を通
って接地電位ＶＳＳへ流れる。同様に、Ｎチャネル型Ｍ
ＯＳトランジスタＭＮ１１５のゲート−ソース電極間に
は１．５Ｖが印加されゲートトンネルリーク電流がゲー
ト電極からソース電極に流れる。この電流は、接続ノー
ドＮ６、オン状態のＰチャネル型ＭＯＳトランジスタＭ
Ｐ１１６を通って電源電位ＶＤＤから流れる。以上のよ
うなパスにより動作時にはゲートトンネルリーク電流が
流れる。一方待機時には、Ｐチャネル型ＭＯＳトランジ
スタＭＰ１０１がオンしており、ＶＤＤＭは電源電位よ
り低い電位ＶＶＤＤたとえば１．０Ｖとなっている。Ｎ
４、Ｎ７の電位が１．０Ｖ、Ｉ１、Ｎ５、Ｎ６の電位が
０Ｖとなっている。このときＰチャネル型ＭＯＳトラン
ジスタ（ＭＰ１１２、ＭＰ１１４、ＭＰ１１６）および
Ｎチャネル型ＭＯＳトランジスタ（ＭＮ１１３、ＭＮ１
１５）がオン、Ｐチャネル型ＭＯＳトランジスタ（ＭＰ
１１３、ＭＰ１１５）およびＮチャネル型ＭＯＳトラン
ジスタ（ＭＮ１１２、ＭＮ１１４、ＭＮ１１６）がオフ
している。Ｎチャネル型ＭＯＳトランジスタＭＮ１１３
のゲート−ソース電極間には１．０Ｖが印加されゲート
トンネルリーク電流が１．５Ｖの電位差が引加されてい
る場合に比べ、約１桁低減される。同様に、Ｐチャネル
型ＭＯＳトランジスタＭＰ１１４のゲート−ソース電極
間には１．０Ｖが印加されゲートトンネルリーク電流が
１．５Ｖの電位差が引加されている場合に比べ、約１桁
低減される。同様に、Ｐチャネル型ＭＯＳトランジスタ
ＭＰ１１６のゲート−ソース電極間には１．０Ｖが印加
されゲートトンネルリーク電流が１．５Ｖの電位差が引
加されている場合に比べ、約１桁低減される。同様に、
Ｎチャネル型ＭＯＳトランジスタＭＮ１１５のゲート−
ソース電極間には１．０Ｖが印加されゲートトンネルリ
ーク電流が１．５Ｖの電位差が引加されている場合に比
べ、約１桁低減される。以上のようにゲート−ソース間
に印加される電圧が下がるためゲートトンネルリーク電
流が減少する。一方、保持データは破壊されない。ま
た、オフ状態でゲート−ドレイン間に印可される電圧が
下がるためＧＩＤＬ電流も減少する。本実施例では、イ
ンバータ回路およびラッチ回路の場合について述べた
が、その他の半導体集積回路たとえば、ナンド回路、ノ
ア回路等でも同様の効果が得られる 〈実施例３〉図１５は、本発明をＳＲＡＭに適用した場
合の一実施例を示す回路図である。本半導体製造装置９
８は、Ｐチャネル型ＭＯＳトランジスタおよびＮチャネ
ル型ＭＯＳトランジスタより構成され、ＭＯＳトランジ
スタのゲートに使用される絶縁膜が4nm以下か、トンネ
ルリーク電流が電源電圧１．５Ｖで、１０−１２Ａ／μ
ｍ２以上である半導体集積回路製造技術を用いて単結晶
シリコンのような半導体基板に形成される。半導体装置
であるＳＲＡＭ９８は、複数のマットＭＥＭＢＬＫに分
割されている。マットの詳細は図５に示した。マット単
位は例えば２Mビット毎で、16MのSRAMでは８マットに分
割される。降圧回路ＰＷＲは、外部パッドより印加され
る電源電位ＶＣＣを基に、内部電源（ＶＤＤ、ＶＳＳ
Ｓ、ＶＤＤＤ）を生成し各マットへ分配する。インプッ
トバッファＩＮＢＵＦからのデータ１１６は、プリデコ
ーダ１１５および制御回路１１７を通してデコード信号
および制御信号となり、各マットに分配される。各マッ
ト１０８は、複数の基本ユニット１０６より構成され
る。基本ユニットは２カラムのメモリＣＥＬＬで構成さ
れる。ＣＥＬＬ０は、１対のＣＭＯＳインバータの入力
と出力が互いに接続されて構成されるフリップ・フロッ
プ（負荷型Ｐチャネル型ＭＯＳトランジスタ（ＭＰ０
０、ＭＰ０１）、駆動型Ｎチャネル型トランジスタ（Ｍ
Ｎ００、ＭＮ０１）で構成される）と、前記フリップ・
フロップの記憶ノードＮＬ０と記憶ノードＮＲ０とをデ
ータ線（ＤＴ０、ＤＢ０）に選択的に接続する転送型Ｎ
チャネル型ＭＯＳトランジスタ（ＭＮ０２、ＭＮ０３）
とで構成される。Ｎチャネル型ＭＯＳトランジスタ（Ｍ
Ｎ０２、ＭＮ０３）のゲート電極には、サブワード線Ｓ
ＷＬ０が接続される。メモリセルＣＥＬＬ１は、１対の
ＣＭＯＳインバータの入力と出力が互いに接続されて構
成されるフリップ・フロップ（Ｐチャネル型ＭＯＳトラ
ンジスタ（ＭＰ１０、ＭＰ１１）、Ｎチャネル型トラン
ジスタ（ＭＮ１０、ＭＮ１１）で構成される）と、前記
フリップ・フロップの記憶ノードＮＬ１と記憶ノードＮ
Ｒ１とをテ゛ータ線（ＤＴ１、ＤＢ１）に選択的に接続する
Ｎチャネル型ＭＯＳトランジスタ（ＭＮ１２、ＭＮ１
３）とで構成される。Ｎチャネル型ＭＯＳトランジスタ
（ＭＮ１２、ＭＮ１３）のゲート電極には、サブワード
線ＳＷＬ０が接続される。また、基本ユニットには、セ
ンスアンプ回路（１０３）とリードデータドライブ回路
（１０４）とライトアンプ回路（１０５）とイコライズ
・プリチャージ回路（９９、１００）およびＹスイッチ
回路（１０１、１０２）が含まれている。センスアンプ
回路（１０３）は、Ｐチャネル型ＭＯＳトランジスタ
（ＭＰ２０、ＭＰ２１）とＮチャネル型ＭＯＳトランジ
スタ（ＭＮ２０、ＭＮ２１）からなるフリップフロップ
とセンスアンプを活性にするＮチャネル型ＭＯＳトラン
ジスタＭＮ２２からなるラッチ型センスアンプ回路とス
イッチ回路（ＭＰ２２、ＭＰ２３）から構成される。Ｍ
ＯＳトランジスタ（ＭＮ２２、ＭＰ２２、ＭＰ２３）の
ゲート電極には、活性化信号ＳＡが接続されている。Ｙ
スイッチ回路１０１はデータ線（ＤＴ０、ＤＢ０）とセ
ンスアンプ回路１０３をつなぐＰチャネル型ＭＯＳトラ
ンジスタ（ＭＰ０５、ＭＰ０６）とＮチャネル型ＭＯＳ
トランジスタ（ＭＮ０４、ＭＮ０５）からなる。Ｙスイ
ッチ回路１０２はデータ線（ＤＴ１、ＤＢ１）とセンス
アンプ回路１０３をつなぐＰチャネル型ＭＯＳトランジ
スタ（ＭＰ１５、ＭＰ１６）とＮチャネル型ＭＯＳトラ
ンジスタ（ＭＮ１４、ＭＮ１５）からなる。制御信号
（ＹＳＷ、ＹＳＷＢ）は、センスアンプ回路１０３をデ
ータ線（ＤＴ０、ＤＢ０）に接続するかデータ線（ＤＴ
１、ＤＢ１）に接続するか選択する信号である。ライト
アンプ回路１０５は、２つのクロックドインバータ（Ｃ
ＩＮＶ２、ＣＩＮＶ３）およびインバータＩＮＶ０より
構成される。制御信号（ＷＢＣ、ＷＢＣＢ）によってデ
ータバス１１１の信号がデータ線に伝播される。リード
データドライブ回路１０４は、２つのクロックドインバ
ータ（ＣＩＮＶ２、ＣＩＮＶ３）より構成される。制御
信号（ＲＢＣ、ＲＢＣＢ）によってデータバス１１１に
読み出しデータが伝播される。イコライズ・プリチャー
ジ回路９９は、電源電位ＶＤＤとデータ線ＤＴ０をつな
ぐＰチャネル型ＭＯＳトランジスタＭＰ０２と電源電位
ＶＤＤとデータ線ＤＢ０をつなぐＰチャネル型ＭＯＳト
ランジスタＭＰ０３およびデータ線ＤＴ０とデータ線Ｄ
Ｂ０をつなぐＰチャネル型ＭＯＳトランジスタＭＰ０４
より構成される。Ｐチャネル型ＭＯＳトランジスタ（Ｍ
Ｐ０２、ＭＰ０３、ＭＰ０４）のゲート電極には制御信
号ＥＱが接続される。イコライズ・プリチャージ回路９
９は、電源電位ＶＤＤとデータ線ＤＴ０をつなぐＰチャ
ネル型ＭＯＳトランジスタＭＰ０２と電源電位ＶＤＤと
データ線ＤＢ０をつなぐＰチャネル型ＭＯＳトランジス
タＭＰ０３およびデータ線ＤＴ０とデータ線ＤＢ０をつ
なぐＰチャネル型ＭＯＳトランジスタＭＰ０４より構成
される。Ｐチャネル型ＭＯＳトランジスタ（ＭＰ０２、
ＭＰ０３、ＭＰ０４）のゲート電極には制御信号ＥＱが
接続される。イコライズ・プリチャージ回路１００は、
電源電位ＶＤＤとデータ線ＤＴ１をつなぐＰチャネル型
ＭＯＳトランジスタＭＰ１２と電源電位ＶＤＤとデータ
線ＤＢ１をつなぐＰチャネル型ＭＯＳトランジスタＭＰ
１３およびデータ線ＤＴ１とデータ線ＤＢ１をつなぐＰ
チャネル型ＭＯＳトランジスタＭＰ１４より構成され
る。Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１２、ＭＰ
１３、ＭＰ１４）のゲート電極には制御信号ＥＱが接続
される。各カラムには待機時にデータ線（ＤＴ、ＤＢ）
に電源電圧より低い電圧、たとえば１．０Ｖを供給する
ためのスイッチ回路（１０９、１１０）が配置される。
スイッチ回路１０９は、電源電圧より低い電圧ＶＤＤＤ
とデータ線ＤＴ０を接続するＰチャネル型ＭＯＳトラン
ジスタＭＰ０７と電源電圧より低い電圧ＶＤＤＤとデー
タ線ＤＢ０を接続するＰチャネル型ＭＯＳトランジスタ
ＭＰ０８より構成される。Ｐチャネル型ＭＯＳトランジ
スタ（ＭＰ０７、ＭＰ０８）のゲート電極には制御信号
ＣＶＤＤＤが接続される。スイッチ回路１１０は、電源
電圧より低い電圧ＶＤＤＤとデータ線ＤＴ１を接続する
Ｐチャネル型ＭＯＳトランジスタＭＰ１７と電源電圧よ
り低い電圧ＶＤＤＤとデータ線ＤＢ１を接続するＰチャ
ネル型ＭＯＳトランジスタＭＰ１８より構成される。Ｐ
チャネル型ＭＯＳトランジスタ（ＭＰ１７、ＭＰ１８）
のゲート電極には制御信号ＣＶＤＤＤが接続される。メ
モリマット１０８内の全てのメモリセル接地ソース電極
線ＶＳＳＭは、金属層によって接続されており、Ｎチャ
ネル型ＭＯＳトランジスタ（ＭＮ６、ＭＮ７）によって
電源に接続される。Ｎチャネル型ＭＯＳトランジスタＭ
Ｎ６は接地電位ＶＳＳより高い電圧を供給する電源ＶＳ
ＳＳと接地ソース電極線ＶＳＳＭを接続するトランジス
タであり、ゲート電極には制御信号ＳＴＶＳＳＭが接続
されている。Ｎチャネル型ＭＯＳトランジスタＭＮ７は
接地電位ＶＳＳと接地ソース電極線ＶＳＳＭを接続する
トランジスタであり、ゲート電極には制御信号ＡＣＶＳ
ＳＭが接続されている。制御信号ＳＴＶＳＳＭは、チッ
プ選択信号ＣＳおよびマット選択信号ＭＡＴを使ってア
ンド回路ＡＮＤ０およびインバータ回路ＩＮＶ１によっ
て生成される。制御信号ＡＣＶＳＳＭは、チップ選択信
号ＣＳおよびマット選択信号ＭＡＴを使ってアンド回路
ＡＮＤ０によって生成される。制御信号ＣＶＤＤＤは、
チップ選択信号ＣＳおよびマット選択信号ＭＡＴを使っ
てアンド回路ＡＮＤ０によって生成される。サブワード
線ＳＷＬは入力されたアドレスおよび制御信号１１６を
プリデコーダ１１５でプリデコードし、ワードデコーダ
およびワードドライバ１１４により生成される。制御信
号ＥＱは、チップ選択信号ＣＳ、マット選択信号ＭＡＴ
およびリセットパルスＡＴＤを使ってナンド回路ＮＡＮ
Ｄ０によって生成される。制御信号（ＹＳＷＢ、ＹＳ
Ｗ）は、ＹアドレスＡＹを使って、インバータ回路ＩＮ
Ｖ２によって生成される。制御信号ＳＡは、チップ選択
信号ＣＳ、マット選択信号ＭＡＴ、書き込み選択信号Ｗ
ＥおよびＦＳＥＮを使ってアンド回路ＡＮＤ２およびイ
ンバータ回路（ＩＮＶ３、ＩＮＶ４）によって生成され
る。ＦＳＥＮはＡＴＤより生成されるタイミングパルス
である。制御信号（ＲＢＣ、ＲＢＣＢ）は、制御信号Ｓ
Ａを使ってインバータ回路ＩＮＶ５によって生成され
る。制御信号（ＷＢＣ、ＷＢＣＢ）は、チップ選択信号
ＣＳ、マット選択信号ＭＡＴおよび書き込み選択信号Ｗ
Ｅを使ってアンド回路ＡＮＤ３およびインバータ回路Ｉ
ＮＶ６によって生成される。制御信号（ＣＳ、ＷＥ、Ｙ
Ａ、ＭＡＴ、ＡＴＤ）は、入力されたアドレスおよび制
御信号よりコントロール回路１１７を用いて生成され
る。マット選択信号ＭＡＴは、図１５に示したように、
別のコントロール回路１１８を用いて、速いマット選択
信号ＦＭＡＴが用意される場合もある。ワード線の選択
は誤動作防止のためプロセスばらつき・タイミングを十
分に考慮するのに対し、メモリセルに対し読み出し・書
き込みをするために駆動される回路(動作電位を選択状
態に制御する回路、イコライズ・プリチャージ回路等)
はワード線の選択よりも早ければ、タイミングの制御精
度は落としてもよい。そこで、ワード線を選択するもと
となるコントロール回路１１７には高いしきい値のＭＯ
ＳＦＥＴ(Ｐチャネル型とＮチャネル型いずれも含む)を
用い、メモリセルに対し読み出し・書き込みをするため
に駆動される回路を活性化する信号を出力するコントロ
ール回路１１８には前記高いしきい値及び低いしきい値
の２種類のしきい値のＭＯＳＦＥＴ(Ｐチャネル型とＮ
チャネル型いずれも含む)を用いる。しきい値の低いＭ
ＯＳＦＥＴを含めると、プロセスばらつきに対して弱く
なり、出力タイミングの精度をとることが難しくなる
が、（コントロール回路１１７よりコントロール回路１
１８は早くマット選択信号を出力することができる。同
じ回路構成を用いて設計を簡易にすることもできる。ワ
ード線を選択するもととなるコントロール回路よりも低
いしきい値のＭＯＳＦＥＴを含めてしきい値の種類を増
やしてメモリセルに対し読み出し・書き込みをするため
に駆動される回路を制御する回路を構成する。これによ
り、ワード線を選択するもととなるマット選択信号ＭＡ
Ｔのタイミングの精度を上げるとともに、メモリセルに
対し読み出し・書き込みをするために駆動される回路を
選択するもととなるマット選択信号ＦＭＡＴのタイミン
グをマット選択信号ＭＡＴよりも早く確実に出力させる
ことができる。本構成は非同期式で選択タイミングの精
度が厳しいメモリ装置の設計に特に有効である。速いマ
ット選択信号ＦＭＡＴは、例えばメモリセル接地ソース
電極線ＶＳＳＭを制御する回路のアンド回路ＡＮＤ０、
ＶＤＤＤ供給を制御する回路のアンド回路ＡＮＤ１、イ
コライズ・プリチャージを制御する回路のナンド回路Ｎ
ＡＮＤ０に、マット信号ＭＡＴの代わりに使用される。
次に待機状態から読み出し動作を行う場合について図６
の動作波形を用いて説明する。チップ選択信号ＣＳが
“Ｌ”（“ＬＯＷ”レベル）のときあるいはマットが選
択されてない時には、メモリマットは待機状態となる。
このときメモリセル接地ソース電極線ＶＳＳＭには接地
電位より高い電圧ＶＳＳＳたとえば０．５Ｖが供給され
る。またデータ線（ＤＴ、ＤＢ）には、電源電圧ＶＤＤ
より低い電圧ＶＤＤＤたとえば１．０Ｖが供給される。
このときメモリセルＣＥＬＬ０の蓄積ノードＮＬ０は、
０．５Ｖに、ＮＲ０は電源電位ＶＤＤたとえば１．５Ｖ
となる。オン状態であるＰチャネル型ＭＯＳトランジス
タＭＰ０１のゲート−ソース電極間には電源電圧１．５
Ｖより低い１．０Ｖの電圧が印加され、ゲートトンネル
リーク電流が低減される。またオン状態であるＮチャネ
ル型ＭＯＳトランジスタＭＮ００のゲート−ソース電極
間には電源電圧１．５Ｖより低い１．０Ｖの電圧が印加
され、ゲートトンネルリーク電流が低減される。また、
オフ状態のトランスファーＮチャネル型ＭＯＳトランジ
スタ（ＭＮ０２、ＭＮ０３）のゲート−ソース電極間に
は電源電圧１．５Ｖより低い１．０Ｖの電圧が印加さ
れ、ＧＩＤＬ電流が低減される。チップ選択信号ＣＳが
“Ｈ”になるかアドレスが変わると、ＡＴＤパルスが生
成され読み出し動作が開始される。マット選択信号ＭＡ
Ｔとチップ選択信号ＣＳにより、選択されたマット１０
８のメモリセル接地ソース電極線ＶＳＳＭが接地電位０
Ｖとなる。また、データ線（ＤＴ、ＤＢ）に電圧ＶＤＤ
Ｄを供給していたＰチャネル型ＭＯＳトランジスタ（Ｍ
Ｐ０７、ＭＰ０８、ＭＰ１７、ＭＰ１８）がオフする。
ＡＴＤパルスから生成された制御信号ＥＱによりデータ
線（ＤＴ、ＤＢ）が、電源電圧ＶＤＤにプリチャージさ
れる。この結果メモリセルＣＥＬＬ０の蓄積ノードＮＬ
０は、０Ｖに、ＮＲ０は電源電位ＶＤＤたとえば１．５
Ｖとなる。オン状態であるＰチャネル型ＭＯＳトランジ
スタＭＰ０１のゲート−ソース電極間には電源電圧１．
５Ｖが印加され、ゲートトンネルリーク電流が増大す
る。またオン状態であるＮチャネル型ＭＯＳトランジス
タＭＮ００のゲート−ソース電極間には電源電圧１．５
Ｖが印加され、ゲートトンネルリーク電流が増大する。
また、オフ状態のトランスファーＮチャネル型ＭＯＳト
ランジスタ（ＭＮ０２、ＭＮ０３）のゲート−ソース電
極間には電源電圧１．５Ｖが印加され、ＧＩＤＬ電流が
増加する。その後ワード線ＳＷＬ０が選択され、データ
線（ＤＴ、ＤＢ）に微小電位差が生じ、制御信号ＳＡで
センスアンプ１０３を活性化することにより微小電位差
を増幅してデータをデータバス１１１に出力する。次に
待機状態から書き込み動作を行う場合について図７の動
作波形を用いて説明する。待機状態は読み出し動作の時
と同様である。チップ選択信号ＣＳが“Ｈ”になるかア
ドレスが変わると、ＡＴＤパルスが生成され書き込み動
作が開始される。マット選択信号ＭＡＴとチップ選択信
号ＣＳにより、選択されたマット１０８のメモリセル接
地ソース電極線ＶＳＳＭが接地電位０Ｖとなる。また、
データ線（ＤＴ、ＤＢ）に電圧ＶＤＤＤを供給していた
Ｐチャネル型ＭＯＳトランジスタ（ＭＰ０７、ＭＰ０
８、ＭＰ１７、ＭＰ１８）がオフする。ＡＴＤパルスか
ら生成された制御信号ＥＱによりデータ線（ＤＴ、Ｄ
Ｂ）が、電源電圧ＶＤＤにプリチャージされる。この結
果メモリセルＣＥＬＬ０の蓄積ノードＮＬ０は、０Ｖ
に、ＮＲ０は電源電位ＶＤＤたとえば１．５Ｖとなる。
オン状態であるＰチャネル型ＭＯＳトランジスタＭＰ０
１のゲート−ソース電極間には電源電圧１．５Ｖが印加
され、ゲートトンネルリーク電流が増大する。またオン
状態であるＮチャネル型ＭＯＳトランジスタＭＮ００の
ゲート−ソース電極間には電源電圧１．５Ｖが印加さ
れ、ゲートトンネルリーク電流が増大する。また、オフ
状態のトランスファーＮチャネル型ＭＯＳトランジスタ
（ＭＮ０２、ＭＮ０３）のゲート−ソース電極間には電
源電圧１．５Ｖが印加され、ＧＩＤＬ電流が増加する。
その後ワード線ＳＷＬ０が選択される。データ線（Ｄ
Ｔ、ＤＢ）には、データバス１１１の信号が入力され、
この信号によりメモリセルＣＥＬＬにデータが書き込ま
れる。本実施例ではメモリセルのソース電圧を待機時に
０．５Ｖに上げたが、メモリセルの電源を１．０Ｖに下
げてもいい。ただし、待機状態から動作状態に変わると
きは、動作状態から待機状態に変わるときより高速に移
行することが要求される。このため、待機時にソース電
圧を０．５Ｖに上げるほうが、メモリセルの電源を１．
０Ｖにさげるより、電源回路の負担が小さくなるため、
ソースを０．５Ｖに上げるほうが有利である。また、図
13の特性を見ても分るとおり、同じ０．５Ｖであって
も、低電位側のソース電圧を高くすることが電流を下げ
る上で有利であるといえる。図１４に待機時と動作時の
１ＳＲＡＭセルのリーク電流を示した。ＧＩＤＬ電流、
サブスレッショルドリーク電流、ＧＩＤＬ全てが待機時
で小さくなっている。図１６に降圧回路ＰＷＲの特性の
一例を示す。ビット線等に供給する電位ＶＤＤＤ及び、
メモリセルに供給する動作電位(高電位ＶＤＤ、低電位
ＶＳＳＳ)を生成するに際し、外部パッドより供給され
る電位ＶＣＣがある所定値以上となるときに外部パッド
より供給される電位を制御して出力する構成をとってい
る。例えば、外部パッドより供給される電位ＶＣＣが
１．５Ｖ以下では、メモリセルに供給する高電位ＶＤＤ
は、外部パッドより供給される電源電位ＶＣＣと同一で
あり、ＶＣＣが１．５Ｖ以上では、ＶＤＤは１．５Ｖで
一定となるように制御する。また、電源電位より低い電
位ＶＤＤＤは、ＶＣＣが１．０Ｖ以下では、外部パッド
より供給される電位ＶＣＣと同一であり、ＶＣＣが１．
０Ｖ以上では、１．０Ｖで一定となるように制御する。
接地電位より高い電位ＶＳＳＳは、電位ＶＣＣが１．０
Ｖ以下の時は０Ｖであり、外部電源パッドより供給され
る電位ＶＣＣが１．０Ｖ以上の時は、メモリセルに供給
する高電位側の電位ＶＤＤに基づいてそれよりより１．
０Ｖ低い値になるように制御される。これにより、半導
体チップの外より入力される電源電位ＶＣＣが変動して
もメモリセルに印加される電圧が常に１．０Ｖとなりデ
ータ破壊が生じないようにすることが可能となる。尚、
別の外部パッドから供給される低電位側の電位ＶＳＳは
接地電位であることから変動しないものと考えることが
できる。帰還回路により制御が可能となる動作電位生成
回路の適用は、メモリを具備する半導体集積回路に限ら
れず、前の実施例においても有効である。本実施例にお
いては、ＧＩＤＬ電流の低減のために半導体装置におい
て、ソース・ドレイン領域のうち、コンタクトをとる領
域に砒素を、エクステンション領域に燐を用いたＮチャ
ネル型ＭＯＳトランジスタを具備させる。ＳＲＡＭを有
する半導体装置において、前記Ｎチャネル型ＭＯＳトラ
ンジスタをＳＲＡＭのメモリセル内のＮチャネル型ＭＯ
Ｓトランジスタに用い、メモリセルを制御する周辺回路
のＮチャネル型ＭＯＳトランジスタにはコンタクトをと
る領域とエクステンション領域いずれにも砒素を用いた
Ｎチャネル型ＭＯＳトランジスタを用いる。図２６にお
いて、Ｎチャネル型ＭＯＳトランジスタのソース・ドレ
イン領域のうち、コンタクトをとる領域に砒素をいずれ
にも用い、エクステンション領域に砒素を用いたときの
ゲート電圧Ｖｇｓとソース・ドレイン間の電流の特性Ｉ
ｄｓを(ａ)に、燐を用いたときのゲート電圧Ｖｇｓとソ
ース・ドレイン間の電流Ｉｄｓの特性を(ｂ)に示す。座
標は(ａ)(ｂ)で同じである。この波形を見て明らかなよ
うに、ゲート電圧が０．０Ｖにおけるオフ電流は燐を用
いた方(ｂ)が明らかに低下しており、さらに今回の発明
の方式(スタンバイ時にメモリセルの動作電位Ｖｓｓｍ
を０．０Ｖから０．５Ｖにあげる方式)とした場合に燐
をエクステンション領域に用いることがオフ電流を低減
するに対し有効であることがわかる。ここには示してい
ないが、高温動作領域での効果が顕著であることがわか
っている。As（砒素）よりP（リン）は、Vth−Lowering
特性などのデバイス特性への変動が大きく、電流駆動力
はAsより低下するため、イオン打込み濃度やエネルギー
の調整が難しいため、一般にはコンタクトを取る領域及
びエクステンション領域には砒素が用いられていた。特
開平9-135029 号においてはコンタクトを取る領域及び
エクステンション領域いずれにも燐をデバイス構造が開
示されているが、本発明者らによりＧＩＤＬ電流低減に
はエクステンション領域に燐を注入することが有効であ
り、コンタクトを取る領域にはデバイスの性能面(電流
駆動力、短チャネル特性)から砒素を用いることが有効
であることが示された。本効果が得られる理由は、ゲー
ト電極下にオーバーラップしているエクステンション領
域での燐注入により、ゲート電極からの縦方向電界によ
るバンド曲がりが緩和されるためである。また、インプ
ラプロファイルのブロード化により、チャネル領域とエ
クテンション領域との縦方向の接合電界強度が緩和さ
れ、PN接合リークが低減した効果も寄与している。図１
７〜図２５は、本実施例の半導体装置の製造方法の一例
を工程順に示した断面図である。それぞれの図はメモリ
セル部ＭＣを構成するＮチャネル型ＭＯＳトランジスタ
ＱｍｎとＰチャネル型ＭＯＳトランジスタＱｍｐと、周
辺回路部ＰＥＲＩを構成するＮチャネル型ＭＯＳトラン
ジスタＱｐｎとＰチャネル型ＭＯＳトランジスタＱｐｐ
と、高耐圧部ＨＶを構成するＮチャネル型ＭＯＳトラン
ジスタＱｈｎとＰチャネル型ＭＯＳトランジスタＱｈｐ
とに分けて記載している。メモリセル部ＭＣを構成する
Ｎチャネル型ＭＯＳトランジスタＱｍｎは図５の各メモ
リセルＣＥＬＬの駆動と転送ＭＯＳトランジスタに用い
られる。メモリセル部ＭＣを構成するＰチャネル型ＭＯ
ＳトランジスタＱｍｐは図５の各メモリセルＣＥＬＬの
負荷ＭＯＳトランジスタに用いられる。周辺回路部ＰＥ
ＲＩを構成するＮチャネル型ＭＯＳトランジスタＱｐｎ
とＰチャネル型ＭＯＳトランジスタＱｐｐは図５のメモ
リセル部以外のＰとＮチャネル型ＭＯＳトランジスタに
用いられる。つまり、センスアンプ回路（１０３）、リ
ードデータドライブ回路（１０４）、ライトアンプ回路
（１０５）、イコライズ・プリチャージ回路（９９、１
００）とＹスイッチ回路（１０１、１０２）、ワードデ
コーダおよびワードドライバ(１１４)、プリデコーダ
(１１５)、制御回路（１１７）に用いられるＭＯＳトラ
ンジスタを含む。高耐圧部ＨＶを構成するＮチャネル型
ＭＯＳトランジスタＱｈｎとＰチャネル型ＭＯＳトラン
ジスタＱｈｐは入力と出力の動作電圧が異なる回路、つ
まり図１５の入力バッファ(ＩＮＢＵＦ）、降圧回路(Ｐ
ＷＲ)、入出力回路ＩＯを構成するＮとＰチャネル型Ｍ
ＯＳトランジスタに用いられる。以下、図面を用いて工
程順に説明する。まず、図１７(ａ)に示すように、たと
えばｐ-型の単結晶シリコンからなる半導体基板２００
を用意し、半導体基板２００の主面に素子分離領域２０
１を形成する。素子分離領域２０１は、たとえば以下の
ようにして形成できる。まず、半導体基板２００の主面
上にシリコン酸化膜（ＳｉＯ２）およびシリコン窒化膜
（Ｓｉ３Ｎ４）を順次形成し、このシリコン窒化膜をパ
ターニングされたフォトレジスト膜を用いてエッチング
し、このエッチングされたシリコン窒化膜をマスクとし
て半導体基板２００に溝型の分離領域を形成する。その
後、溝型の分離領域を埋め込む絶縁膜、たとえばシリコ
ン酸化膜を堆積し、ＣＭＰ法等を用いて溝型分離領域以
外の領域のシリコン酸化膜を除去し、さらにウエットエ
ッチング法等によりシリコン窒化膜を除去する。これに
より素子分離領域（トレンチアイソレーション）２０１
が形成される。素子分離領域は、溝型の分離領域に限定
されるものではなく、例えばＬＯＣＯＳ（LocalOxidiza
tion of Silicon）法によって形成されたフィールド絶
縁膜で形成しても良い。次のイオン注入工程による半導
体基板表面のダメージを緩和するために、薄いシリコン
酸化膜を堆積させる。その後パターニングされたフォト
レジスト膜をマスクとして不純物をイオン注入し、図１
７(ｂ)に示すように、ｐウエル２１０、２１２およびｎ
ウエル２１１、２１３を形成する。ｐウエルにはｐ型の
導電型を示す不純物たとえばボロンＢ又はフッ化ボロン
ＢＦ２をイオン注入し、ｎウエルにはｎ型の導電型を示
す不純物たとえばリンＰ、砒素Ａｓをイオン注入する。
この後、各ウエル領域にＭＯＳＦＥＴのしきい値を制御
するための不純物(Ｎチャネル型ＭＯＳトランジスタで
はｎ型の導電型を示す不純物(Ｐ)、Ｐチャネル型ＭＯＳ
トランジスタではｐ型の導電型を示す不純物(ＢＦ２))
をイオン注入する。次に図１７(ｂ)に示すように、ゲー
ト絶縁膜となるシリコン酸化膜２２１を形成する。この
際に、高耐圧部には厚膜ゲート酸化膜、周辺回路部とメ
モリセル部には薄膜ゲート酸化膜をホトリソグラフィ
ー、エッチング技術を用いて形成した。本実施例では、
厚膜ゲート酸化膜の膜厚は外部入出力で３．３Vに対応
するため８．０ｎｍ、薄膜ゲート酸化膜は待機時におけ
るゲートリーク電流が問題となる３．０ｎｍとした。高
耐圧部以外の酸化膜をホトリソグラフィー・ウエットエ
ッチング技術により除去した後に、再度、熱酸化して熱
酸化することにより２種類の膜厚の酸化膜が形成され
る。その後、ゲート電極用の多結晶シリコン膜２２２を
堆積し、レジストマスク２２３を用いてＮとＰチャネル
型ＭＯＳの電極領域にそれぞれｎ型／ｐ型の不純物
(燐、ボロン)をイオン注入する。図１８(ａ)に示すよう
に、ホトリソグラフィー・ドライエッチングを用いて加
工することによりゲート電極２３０、２３１、２３２、
２３３、２３４、２３５が形成される。次に図１８(ｂ)
に示すようにエクステンション領域となる半導体領域及
びそれとパンチスルーを抑制するための反対の導電型
(ウエルと同導電型でウエル領域よりも高濃度）の半導
体領域をイオン注入法で形成する。Nチャネル型MOSトラ
ンジスタにおいてはメモリセル部ＭＣと周辺回路部PERI
と高耐圧部HVとでそれぞれマスク(工程)を変えてイオン
注入を行う。メモリセル部MCにおいてはスタンバイ時の
GIDL電流を低減するためにｎ型の不純物である燐、ｐ型
の不純物(ボロン)を注入することによりｎ型半導体領域
２４１、２４２とｐ型半導体領域２４３、２４４を形成
する。その際には他の領域(Pチャネル型MOSトランジス
タ領域、周辺回路部・高耐圧部領域)はレジストでマス
クされる。周辺回路部PERIにおいては高速動作を実現す
るためにｎ型の不純物である砒素、ｐ型の不純物(ボロ
ン)を注入することによりｎ型半導体領域２４５、２４
６とｐ型半導体領域２４７、２４８を形成する。その際
には他の領域(Pチャネル型MOSトランジスタ領域、メモ
リセル部・高耐圧部領域)はレジストでマスクされる。
次に図１８(ｃ)で示すように、Ｐチャネル型ＭＯＳトラ
ンジスタとなるｎ型ウエル領域２１１にはｐ型の不純物
(ボロン)、ｎ型の不純物(Ａｓ)を注入することにより、
エクステンション領域となる半導体領域２５１、２５
４、２５５、２５６、パンチスルーを抑制するための、
ウエルと同導電型でウエル領域よりも高濃度の半導体領
域２５３、２５４、２５７、２５８を形成する。Ｐチャ
ネル型ＭＯＳトランジスタはメモリセル部ＭＣ、周辺回
路部ＰＥＲＩで不純物の種類・イオン注入の条件(エネ
ルギー)を変えないため、同じマスク(工程)で行い、イ
オンを注入する際にはNチャネル型MOSトランジスタとな
る領域及び高耐圧部ＨＶのＰチャネル型MOSトランジス
タとなる領域はレジストでマスクする。高耐圧部のNチ
ャネル型MOSトランジスタはエッジ端の縦方向電界を緩
和するようにｎ型の不純物である砒素及び燐、ｐ型の不
純物(ボロン)を注入することによりｎ型半導体領域２５
９、２６０、２６１、２６２とｐ型半導体領域２６３、
２６４を形成する。分布係数の違いにより半導体表面に
近いｎ型半導体領域２５９、２６０は砒素により主に構
成され、より深く注入されるｎ型半導体領域２６１、２
６２は燐が主成分となる。次に図１９(ａ)に示すよう
に、高耐圧部ＨＶのＰチャネル型ＭＯＳトランジスタと
なるｎ型ウエル領域２１３にはｐ型の不純物(ボロン)、
ｎ型の不純物(Ａｓ)を注入することにより、エクステン
ション領域となるｐ型半導体領域２６６、パンチスルー
を抑制するための、ウエルと同導電型でウエル領域より
も高濃度の半導体領域２６７を形成する。本実施例で
は、高耐圧部ＨＶとメモリセル部ＭＣ、周辺回路部ＰＥ
ＲＩでマスク(工程、イオン打ち込み条件)を変えたが、
耐圧が製品の特性を満たすことが可能であれば、Ｐチャ
ネル型ＭＯＳトランジスタをメモリセル部ＭＣ、周辺回
路部ＰＥＲＩ、高耐圧部ＨＶで不純物の種類・イオン注
入の条件(エネルギー)を変えずに一つのマスク(工程)で
行うことが可能となる。尚、エクステンション領域及び
ウエルと反導電型で高濃度の半導体領域のイオン注入の
順序は問わない。つまり、Nチャネル型MOSトランジスタ
領域へのイオン注入より先にPチャネル型MOSトランジス
タとなる領域のイオン注入を行ってもよく。また、図１
８(ｂ)(ｃ)によれば、Nチャネル型MOSトランジスタの
内、メモリセル部、周辺回路部、高耐圧部の順にイオン
注入を行っているが、順番は問わない。高耐圧部のイオ
ン注入をするに当たって不純物量によっては、メモリセ
ル部、周辺回路部のイオン注入の際にマスクで覆わず、
高耐圧部のためにマスクを用意しないことも可能ではあ
るが、不純物量に違いがあれば、図１８(ｃ)のように別
のマスクを用意する必要がある。
【０００６】図19(ａ)で示すように、半導体基板２００
上に、たとえばＣＶＤ法でシリコン酸化膜を堆積した
後、このシリコン酸化膜を異方性エッチングすることに
より、ゲート電極２３０、２３１、２３２、２３３、２
３４、２３５の側壁にサイドウォールスペーサ(ゲート
側壁膜)２６５をそれぞれ形成する。次に図１９(ｂ)に
示すように、フォトレジスト膜２７０をマスクとして、
ウエルｎウエル２１０、２１２にｐ型不純物（ボロン）
をイオン注入し、ｎウエル上のゲート電極２３１、２３
２、２３５の両側にｐ型半導体領域２７１を形成する。
ｐ型半導体領域２７１は、ゲート電極２３１、２３２、
２３５およびサイドウォールスペーサ２６５に対して自
己整合的に形成され、ｐチャネルＭＩＳＦＥＴのソー
ス、ドレイン領域として機能する。同様に、フォトレジ
スト膜をマスクとしてｐウエル２１１、２１３にｎ型不
純物（Ａｓ）をイオン注入し、電極とコンタクトを取る
ことになるｎ型半導体領域２８０を形成する。ｎ型半導
体領域２８０は、ゲート電極２３０、２３３、２３４お
よびサイドウォールスペーサ２６５に対して自己整合的
に形成される。また、ｎ型半導体領域２８０は、ｎチャ
ネルＭＩＳＦＥＴのソース、ドレイン領域として機能す
る。その結果、サイドウォールスペーサ２６５の形成前
に低濃度の不純物半導体領域を形成し、サイドウォール
スペーサ２６５の形成後に高濃度の不純物半導体領域を
形成するＬＤＤ（Lightly Doped Drain）構造のトラン
ジスタがそれぞれの領域で形成される（図１９(ｃ)）。
尚、本実施例ではＮチャネル型ＭＯＳトランジスタのソ
ース・ドレイン領域を先に形成したが、Ｐチャネル型Ｍ
ＯＳトランジスタを先に形成してもよい。次に図２０
(ａ)に示すように、シリコン酸化膜をエッチングし、ソ
ース・ドレイン半導体領域の表面を露出し、高融点金属
膜(Ｃｏ、Ｔｉ、Ｗ、Ｍｏ、Ｔａ)を堆積させ、アニール
し、未反応の高融点金属膜を除去することによりゲート
電極２３０、２３１、２３２、２３３、２３４、２３５
及びソース・ドレインを形成する半導体領域の表面の一
部をシリサイド化(２９０、２９１)させる。その後、シ
リコン窒化膜２９２を堆積させる。図１９(ｂ)に示すよ
うに、半導体基板２００上にＣＶＤ法またはスパッタ法
でシリコン酸化膜を堆積した後、そのシリコン酸化膜
を、たとえばＣＭＰ法で研磨することにより、表面が平
坦化された第１層間絶縁膜３００を形成する。次に、フ
ォトリソグラフィ技術を用いて第１層間絶縁膜３００に
接続孔を形成する。この接続孔は、ｎ型半導体領域ある
いはｐ型半導体領域上の必要部分に形成する。接続孔内
にプラグを、たとえば以下のようにして形成する。ま
ず、接続孔の内部を含む半導体基板２００の全面に窒化
チタン膜３０１を形成する。窒化チタン膜は、たとえば
ＣＶＤ法により形成できる。ＣＶＤ法は被膜の段差被覆
性に優れるため、微細な接続孔内にも均一な膜厚で窒化
チタン膜を形成できる。次に、接続孔を埋め込む金属
(リチウム)膜３０２を形成する。金属膜は、たとえばＣ
ＶＤ法で形成できる。次に、接続孔以外の領域の金属膜
および窒化チタン膜を、たとえばＣＭＰ法により除去し
てプラグを形成できる。このようなシリサイド層を形成
することにより、接続孔１２底部でのコンタクト抵抗を
低減できる。同様にして第２層間絶縁膜３１０に接続孔
を形成する。接続孔は窒化チタン膜３１１と金属(タン
グステン)膜３１２により形成される。これらのプラグ
はローカル配線の接続に用いられる。次に、半導体基板
２００の全面に、ＣＶＤ法またはスパッタ法によりたと
えば窒化チタン膜３２１とアルミニウム膜３２２を形成
し、堆積された膜をフォトリソグラフィ技術によりパタ
ーニングし、第１配線層の配線を形成する。第1層の配
線はメモリ部ではビット線等に用いられる。配線を覆う
絶縁膜、たとえばシリコン酸化膜を形成し、この絶縁膜
をＣＭＰ法により平坦化して第２層間絶縁膜３３０を形
成する。第２層間絶縁膜３３０上に接続孔が形成される
領域に開孔を有するフォトレジスト膜を形成し、このフ
ォトレジスト膜をマスクとしてエッチングを施す。これ
により第２層間絶縁膜３３０の所定の領域に接続孔を形
成する。接続孔内にプラグを形成する。プラグは以下の
ようにして形成できる。まず、接続孔の内部を含む半導
体基板２００の全面にバリアメタル層340を形成し、さ
らに接続孔を埋め込む金属(タングステン)膜３４１を形
成する。その後、接続孔以外の領域の金属膜およびバリ
アメタル層をＣＭＰ法により除去してプラグを形成す
る。バリアメタル層は第２層間絶縁膜330等周辺へのタ
ングステンの拡散を防止する機能を有し、たとえば窒化
チタン膜を例示できる。なお、窒化チタン膜には限られ
ず、タングステンの拡散防止機能を有する限り他の金属
膜であってもよい。たとえば、窒化チタンに代えてタン
タル（Ｔａ）、窒化タンタル（ＴａＮ）を用いることも
できる。第1配線層と同様に、第２配線層の配線(３５
１、３５２)を形成する。配線を覆う絶縁膜を形成し、
この絶縁膜をＣＭＰ法により平坦化して第３層間絶縁膜
３６０を形成する。第３層間絶縁膜３６０上に第2層間
絶縁膜３３０で設けたと同様に接続孔を形成し、接続孔
内にプラグ(３６１、３６２)を形成する。第２配線層と
同様に、第３配線層の配線(３６３、３６４)を形成す
る。配線を覆う絶縁膜３７０を形成し、この絶縁膜の上
に窒化シリコン膜をパッシベーション膜３７１として形
成する。製品として出荷する前には検査工程、樹脂封止
工程等がある。砒素をエクステンション領域とコンタク
トをとる領域に注入した場合と燐をエクステンション領
域に適用した本デバイス構造を用いたメモリセルを試作
した結果、スタンバイ電流は２５℃、９０℃において約
５０％低減できることがわかった。つまり、通常動作の
温度だけでなく、高温においても半導体装置のスタンバ
イ電流を抑制することができ、本構造をとることにより
製品の動作保証温度(例えば７０度Ｃ以下)を高く設定す
ることができるという効果を有する。薄膜NMOSに本デバ
イス構造を採る事により、半導体装置のスタンバイ電流
が従来As構造での2.5uAから1.0uA程度と低減することが
できる。この効果は、スタンバイ電流の主成分がＮＭＯ
ＳのＧＩＤＬ電流（約７０%程度）であることに起因す
る。尚、メモリセル部のＮチャネル型ＭＯＳトランジス
タのエクステンション領域には燐のみを用いたが、高速
動作のために燐及び砒素を注入することもある。この場
合には、イオン源が２種類必要となるが駆動電流が増え
るという効果がでる。構造は高耐圧部のＮチャネル型Ｍ
ＯＳトランジスタと類似する。高耐圧ＭＯＳよりも低い
エネルギーでイオン注入を行う必要があるため、高耐圧
部のエクステンション領域のイオン打ちこみをするとき
とマスクを変える必要があり、その結果半導体領域の広
がりは高耐圧部のそのものより狭くなる。 〈実施例４〉図８は、本発明をマイクロプロセッサに適
用した実施例を示している。ＭＯＳトランジスタのゲー
トに使用される絶縁膜が4nm以下か、トンネルリーク電
流が電源電圧１．５Ｖで、１０−１２Ａ／μｍ２以上で
ある半導体集積回路製造技術を用いて単結晶シリコンの
ような半導体基板に形成される。マイクロプロセッサ１
３０は、ＩＰ回路１３３、キャッシュメモリ１３１およ
びＣＰＵ１３２より構成されている。また、動作および
待機状態をコントロールするコントロール回路１３４も
マイクロプロセッサ１３０に搭載されている。キャッシ
ュメモリ１３１の接地ソース電極線ＶＳＳＭは、Ｎチャ
ネル型ＭＯＳトランジスタＭＮ２００を介して接地電位
より高い電位ＶＳＳＳに接続され、またＮチャネル型Ｍ
ＯＳトランジスタＭＮ２０１を介して接地電位ＶＳＳに
接続されている。Ｎチャネル型ＭＯＳトランジスタＭＮ
２００のゲート電極には制御信号ＳＴＢＹ０が接続され
ている。Ｎチャネル型ＭＯＳトランジスタＭＮ２０１の
ゲート電極には制御信号ＡＣＴＶ０が接続されている。
ＣＰＵ回路１３２の接地ソース電極線ＶＳＳＭは、Ｎチ
ャネル型ＭＯＳトランジスタＭＮ２０２を介して接地電
位より高い電位ＶＳＳＳに接続され、またＮチャネル型
ＭＯＳトランジスタＭＮ２０３を介して接地電位ＶＳＳ
に接続されている。Ｎチャネル型ＭＯＳトランジスタＭ
Ｎ２０２のゲート電極には制御信号ＳＴＢＹ１が接続さ
れている。Ｎチャネル型ＭＯＳトランジスタＭＮ２０３
のゲート電極には制御信号ＡＣＴＶ１が接続されてい
る。ＩＰ回路１３３の接地ソース電極線ＶＳＳＭは、Ｎ
チャネル型ＭＯＳトランジスタＭＮ２０４を介して接地
電位より高い電位ＶＳＳＳに接続され、またＮチャネル
型ＭＯＳトランジスタＭＮ２０５を介して接地電位ＶＳ
Ｓに接続されている。Ｎチャネル型ＭＯＳトランジスタ
ＭＮ２０４のゲート電極には制御信号ＳＴＢＹ２が接続
されている。Ｎチャネル型ＭＯＳトランジスタＭＮ２０
５のゲート電極には制御信号ＡＣＴＶ２が接続されてい
る。制御信号ＳＴＢＹ０が“Ｈ”、ＡＣＴＶ０が“Ｌ”
となると、キャッシュメモリ１３１は、待機状態とな
り、ＶＳＳＭの電位が接地電位より高い電圧ＶＳＳＳた
とえば０．５Ｖとなる。この時ＭＯＳトランジスタのゲ
ート−ソース間に印加される電圧が下がり、ゲートトン
ネルリーク電流が低減される。ただし、キャッシュメモ
リ内のデータは破壊されず保持される。制御信号ＳＴＢ
Ｙ０が“Ｌ”、ＡＣＴＶ０が“Ｈ”となると、キャッシ
ュメモリ１３１は、動作状態となり、ＶＳＳＭの電位が
接地電位ＶＳＳとなる。この場合ＭＯＳトランジスタの
ゲートトンネルリーク電流は待機時に比べ増加する。制
御信号ＳＴＢＹ１が“Ｈ”、ＡＣＴＶ１が“Ｌ”となる
と、ＣＰＵ回路１３２は、待機状態となり、ＶＳＳＭの
電位が接地電位より高い電圧ＶＳＳＳたとえば０．５Ｖ
となる。この時ＭＯＳトランジスタのゲート−ソース間
に印加される電圧が下がり、ゲートトンネルリーク電流
が低減される。ただし、レジスターファイルおよびラッ
チ内のデータは破壊されず保持される。制御信号ＳＴＢ
Ｙ１が“Ｌ”、ＡＣＴＶ１が“Ｈ”となると、ＣＰＵ回
路１３２は、動作状態となり、ＶＳＳＭの電位が接地電
位ＶＳＳとなる。この場合ＭＯＳトランジスタのゲート
トンネルリーク電流は待機時に比べ増加する。制御信号
ＳＴＢＹ２が“Ｈ”、ＡＣＴＶ２が“Ｌ”となると、Ｉ
Ｐ１３８は、待機状態となり、ＶＳＳＭの電位が接地電
位より高い電圧ＶＳＳＳたとえば０．５Ｖとなる。この
時ＭＯＳトランジスタのゲート−ソース間に印加される
電圧が下がり、ゲートトンネルリーク電流が低減され
る。制御信号ＳＴＢＹ２が“Ｌ”、ＡＣＴＶ２が“Ｈ”
となると、ＩＰ１３８は、動作状態となり、ＶＳＳＭの
電位が接地電位ＶＳＳとなる。この場合ＭＯＳトランジ
スタのゲートトンネルリーク電流は待機時に比べ増加す
る。 〈実施例５〉図９は、本発明をマイクロプロセッサに適
用した実施例を示している。ＭＯＳトランジスタのゲー
トに使用される絶縁膜が4nm以下か、トンネルリーク電
流が電源電圧1.5Vで、１０−１２Ａ／μｍ２以上である
半導体集積回路製造技術を用いて単結晶シリコンのよう
な半導体基板に形成される。マイクロプロセッサ１３５
は、ＩＰ回路１３８、キャッシュメモリ１３６およびＣ
ＰＵ１３７より構成されている。また、動作および待機
状態をコントロールするコントロール回路１３９もマイ
クロプロセッサ１３５に搭載されている。キャッシュメ
モリ１３６の電源ソース電極線ＶＤＤＭは、Ｐチャネル
型ＭＯＳトランジスタＭＰ２００を介して電源電位より
低い電位ＶＤＤＤに接続され、またＰチャネル型ＭＯＳ
トランジスタＭＰ２０１を介して電源電位ＶＤＤに接続
されている。Ｐチャネル型ＭＯＳトランジスタＭＰ２０
０のゲート電極には制御信号ＳＴＢＹＢ０が接続されて
いる。Ｐチャネル型ＭＯＳトランジスタＭＰ２０１のゲ
ート電極には制御信号ＡＣＴＶＢ０が接続されている。
ＣＰＵ回路１３７の電源ソース電極線ＶＤＤＭは、Ｐチ
ャネル型ＭＯＳトランジスタＭＰ２０２を介して電源電
位より低い電位ＶＤＤＤに接続され、またＰチャネル型
ＭＯＳトランジスタＭＰ２０３を介して電源電位ＶＤＤ
に接続されている。Ｐチャネル型ＭＯＳトランジスタＭ
Ｐ２０２のゲート電極には制御信号ＳＴＢＹＢ１が接続
されている。Ｐチャネル型ＭＯＳトランジスタＭＰ２０
３のゲート電極には制御信号ＡＣＴＶＢ１が接続されて
いる。ＩＰ回路１３８の電源ソース電極線ＶＤＤＭは、
Ｐチャネル型ＭＯＳトランジスタＭＰ２０４を介して電
源電位より低い電位ＶＤＤＤに接続され、またＰチャネ
ル型ＭＯＳトランジスタＭＰ２０５を介して電源電位Ｖ
ＤＤに接続されている。Ｐチャネル型ＭＯＳトランジス
タＭＰ２０４のゲート電極には制御信号ＳＴＢＹＢ２が
接続されている。Ｐチャネル型ＭＯＳトランジスタＭＰ
２０５のゲート電極には制御信号ＡＣＴＶＢ２が接続さ
れている。制御信号ＳＴＢＹＢ０が“Ｌ”、ＡＣＴＶＢ
０が“Ｈ”となると、キャッシュメモリ１３６は、待機
状態となり、ＶＤＤＭの電位が電源電位より低い電圧Ｖ
ＤＤＤたとえば１．０Ｖとなる。この時ＭＯＳトランジ
スタのゲート−ソース間に印加される電圧が下がり、ゲ
ートトンネルリーク電流が低減される。ただし、キャッ
シュメモリ内のデータは破壊されず保持される。制御信
号ＳＴＢＹＢ０が“Ｈ”、ＡＣＴＶＢ０が“Ｌ”となる
と、キャッシュメモリ１３６は、動作状態となり、ＶＤ
ＤＭの電位が電源電位ＶＤＤとなる。この場合ＭＯＳト
ランジスタのゲートトンネルリーク電流は待機時に比べ
増加する。制御信号ＳＴＢＹＢ１が“Ｌ”、ＡＣＴＶＢ
１が“Ｈ”となると、ＣＰＵ回路１３７は、待機状態と
なり、ＶＤＤＭの電位が電源電位より低い電圧ＶＤＤＤ
たとえば１．０Ｖとなる。この時ＭＯＳトランジスタの
ゲート−ソース間に印加される電圧が下がり、ゲートト
ンネルリーク電流が低減される。ただし、レジスタファ
イルおよびラッチ内のデータは破壊されず保持される。
制御信号ＳＴＢＹＢ１が“Ｈ”、ＡＣＴＶＢ１が“Ｌ”
となると、ＣＰＵ回路１３７は、動作状態となり、ＶＤ
ＤＭの電位が電源電位ＶＤＤとなる。この場合ＭＯＳト
ランジスタのゲートトンネルリーク電流は待機時に比べ
増加する。制御信号ＳＴＢＹＢ２が“Ｌ”、ＡＣＴＶＢ
２が“Ｈ”となると、ＩＰ回路１３８は、待機状態とな
り、ＶＤＤＭの電位が電源電位より低い電圧ＶＤＤＤた
とえば１．０Ｖとなる。この時ＭＯＳトランジスタのゲ
ート−ソース間に印加される電圧が下がり、ゲートトン
ネルリーク電流が低減される。制御信号ＳＴＢＹＢ２が
“Ｈ”、ＡＣＴＶＢ２が“Ｌ”となると、ＩＰ回路１３
８は、動作状態となり、ＶＤＤＭの電位が電源電位ＶＤ
Ｄとなる。この場合ＭＯＳトランジスタのゲートトンネ
ルリーク電流は待機時に比べ増加する。 〈実施例６〉図１０は、本発明を使ったＳＲＡＭあるい
はマイクロプロセッサを携帯電話などの電池で動作する
システムに応用した実施例を示している。携帯電話１４
０には、電池１４１と実施例３で述べたＳＲＡＭ、実施
例４で述べたマイクロプロセッサ１３０が搭載されてい
る。電池駆動するための端子とＳＲＡＭとマイクロプロ
セッサが単一の半導体基板に搭載されている半導体装置
からなる。また接地電位より高い電圧ＶＳＳＳたとえば
０．５Ｖを電源電位ＶＤＤから生成する回路１４３も搭
載されている。ＳＲＡＭ９８はＣＳが“Ｌ”のときに待
機状態となり接地電極が０．５Ｖとなりゲートトンネル
リーク電流が低減される。マイクロプロセッサ１３０は
ＳＴＢＹが“Ｈ”でＡＣＴＶが“Ｌ”のとき待機状態と
なり接地電極が０．５Ｖとなりゲートトンネルリーク電
流が低減される。この結果電池の寿命を延ばすことが可
能となる。 〈実施例６〉図１０は、本発明を使ったＳＲＡＭあるい
はマイクロプロセッサを携帯電話などの電池で動作する
システムに応用した実施例を示している。携帯電話１４
０には、電池１４１と実施例３で述べたＳＲＡＭ、実施
例４で述べたマイクロプロセッサ１３０が搭載されてい
る。電池駆動するための端子とＳＲＡＭとマイクロプロ
セッサが単一の半導体基板に搭載されている半導体装置
からなる。また接地電位より高い電圧ＶＳＳＳたとえば
０．５Ｖを電源電位ＶＤＤから生成する回路１４３も搭
載されている。ＳＲＡＭ９８はＣＳが“Ｌ”のときに待
機状態となり接地電極が０．５Ｖとなりゲートトンネル
リーク電流が低減される。マイクロプロセッサ１３０は
ＳＴＢＹが“Ｈ”でＡＣＴＶが“Ｌ”のとき待機状態と
なり接地電極が０．５Ｖとなりゲートトンネルリーク電
流が低減される。この結果電池の寿命を延ばすことが可
能となる。 〈実施例７〉図１１は、本発明を使ったＳＲＡＭあるい
はマイクロプロセッサを携帯電話などの電池で動作する
システムに応用した実施例を示している。携帯電話１４
４には、電池１４１とＳＲＡＭ１４６、マイクロプロセ
ッサ１４７が搭載されている。ＳＲＡＭ１４６とマイク
ロプロセッサ１４７の電源ＶＤＤＩを供給する電源チッ
プ１４５も搭載されている。図１２に動作波形を示す。
動作時にはスタンバイ信号ＳＴＢＹが“Ｌ”となりＳＲ
ＡＭ１４６とマイクロプロセッサ１４７に電源電位ＶＤ
Ｄが与えられる。待機時にはスタンバイ信号ＳＴＢＹが
“Ｈ”となりＳＲＡＭ１４６とマイクロプロセッサ１４
７に電源電位ＶＤＤより低い電位が与えられる。このと
きゲートトンネルリーク電流およびＧＩＤＬ電流が低減
される。この結果電池の寿命を延ばすことが可能とな
る。尚、本文中のＭＯＳトランジスタのゲート酸化膜を
絶縁膜としたＭＩＳトランジスタに適用してもよい。
【０００７】
【発明の効果】本発明によれば、データを破壊すること
なくリーク電流を低減することができる。
【図面の簡単な説明】
【図１】実施例１に係わる半導体装置集積回路の回路
図。
【図２】実施例１に係わる半導体装置集積回路の動作波
形。
【図３】実施例２に係わる半導体装置集積回路の回路
図。
【図４】実施例２係わる半導体装置集積回路の動作波
形。
【図５】実施例３に係わる半導体記憶装置の回路図。
【図６】実施例３に係わる待機時および読み出し時の動
作波形。
【図７】実施例３に係わる待機時および書き込み時の動
作波形。
【図８】実施例４に係わる半導体集積回路の回路図。
【図９】実施例５に係わる半導体集積回路の回路図。
【図１０】実施例６に係わる半導体集積回路の回路図。
【図１１】実施例７に係わる半導体集積回路の回路図。
【図１２】実施例７に係わる半導体集積回路の動作波
形。
【図１３】本方式におけるＭＯＳトランジスタ電流低減
効果。
【図１４】実施例３に係わるリーク電流低減効果。
【図１５】実施例３に係わる半導体記憶装置の概略回路
図。
【図１６】実施例３に係わる降圧回路の特性図。
【図１７】本発明の半導体集積回路の製造方法を示す半
導体基板の要部断面図。
【図１８】本発明の半導体集積回路の製造方法を示す半
導体基板の要部断面図。
【図１９】本発明の半導体集積回路の製造方法を示す半
導体基板の要部断面図。
【図２０】本発明の半導体集積回路の製造方法を示す半
導体基板の要部断面図。
【図２１】本発明の半導体集積回路の製造方法を示す半
導体基板の要部断面図。
【図２２】本発明の製造方法を適用した場合の特性図。
【符号の説明】
CELL……ＳＲＡＭメモリセル MN……Ｎチャネル型ＭＯＳトランジスタ MP……Ｐチャネル型ＭＯＳトランジスタ INV……インバータ回路 ＣINV……クロックドインバータ回路 ＬＡＴＣＨ……ラッチ回路 ＮＡＮＤ……ＮＡＮＤ回路 ＡＮＤ……ＮＡＮＤ回路 Ｎ……接続ノード Ｉ……入力信号 Ｏ……出力信号 NL、NR……SRAMメモリセル内部ノード ＶＤＤ……電源電位 ＶＤＤＤ……電源電位より低い電位 ＶＣＣ……外部パッドより供給される高電位側の電源電
位 ＶＤＤＭ……電源ソース電極線 ＶＳＳ……接地電位 ＶＳＳＳ……接地電位より高い電位 ＶＳＳＭ……接地ソース電極線 ＤＴ、ＤＢ……データ線 ＳＷＬ……サブワード線 ＳＴＢＹ……待機選択信号 ＡＣＴＶ……動作選択信号 ＡＣＶＳＳＭ……制御信号 ＳＴＶＳＳＭ……制御信号 ＣＶＤＤＤ……制御信号 ＥＱ……イコライズ・プリチャージ回路制御信号 ＹＳＷ、ＹＳＷＢ……Ｙスイッチ制御信号 ＳＡ……センスアンプ制御信号 ＲＢＣ、ＲＢＣＢ……読み出しデータ出力制御信号 ＷＢＣ、ＷＢＣＢ……書き込みデータ入力制御信号 ＣＳ……チップ選択信号 ＷＥ……書き込み選択信号 ＡＹ……Ｙアドレス ＭＡＴ……マット選択信号 ＡＴＤ……ＡＴＤパルス ９８、１４６……ＳＲＡＭ ９９、１００……イコライズ、プリチャージ回路 １０１、１０２……Ｙスイッチ回路 １０３……センスアンプ回路 １０４……リードデータドライブ回路 １０５……ライトアンプ回路 １０６……基本ユニット １０８、ＭＥＭＢＬＫ……メモリセルマット １０９、１１０……スイッチ回路 １１１……データバス １１４……ワードデコーダおよびワードドライバ １１５……プリデコーダ １１６……アドレスおよび制御信号 １１７、１１８……制御回路 １３０、１３５、１４７……マイクロプロセッサ １３１、１３６……キャッシュメモリ １３２、１３７……ＣＰＵ回路 １３３、１３８……ＩＰ回路 １３４、１３９……コントロール回路 １４０、１４４……携帯電話システム １４１……電池 １４３、１４５……電源回路。 ＦＭＡＴ……速いマット選択信号 ＰＷＲ……降圧回路 ＩＮＢＵＦ……インプットバッファ Ｑｍｎ、Ｑｍｐ……メモリセル部のＮとＰチャネル型Ｍ
ＩＳＦＥＴ Ｑｐｎ、Ｑｐｐ……周辺回路部のＮとＰチャネル型ＭＩ
ＳＦＥＴ Ｑｈｎ、Ｑｈｐ……高耐圧部のＮとＰチャネル型ＭＩＳ
ＦＥＴ ２００……半導体基板 ２０１……素子分離領域 ２１０、２１１、２１２、２１３……ウエル ２２１……絶縁膜 ２２２……多結晶シリコン膜 ２２３、２７０……レジストマスク ２３０、２３１、２３２、２３３、２３４、２３５……
ゲート電極 ２４１、２４２、２４５、２４６、２５３、２５４、２
５７、２５８、２５９、２６０、２６１、２６２、２６
７、２８０……ｎ型半導体領域 ２４３、２４４、２４７、２４８、２５１、２５４、２
５５、２５６、２６３、２６４、２６６、２７１……ｐ
型半導体領域 ２６５……サイドウォールスペーサ ２９０、２９１……シリサイド膜 ２９２……シリコン窒化 ３００、３１０、３３０、３６０、３７０……層間絶縁
膜 ３０１、３１１、３２１……窒化チタン膜 ３０２、３１２、３２２、３４１、３５２、３６４……
金属膜 ３４０、３５１、３６４……バリアメタル層 ３７１……パッシベーション膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４８１ Ｈ０１Ｌ 27/10 ３８１ 27/11 (72)発明者 石橋 孝一郎 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 斉藤 良和 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 西田 彰男 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 中道 勝 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 北井 直樹 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B015 HH04 JJ05 KA13 KA35 KB23 KB52 KB66 KB74 PP02 QQ01 5F048 AA05 AB01 AB03 AB04 AC03 BB01 BB06 BB07 BB08 BB16 BC06 BD04 BE03 BF01 BF02 BF06 BF07 BG01 BG12 DA25 5F083 BS05 BS17 BS27 GA05 GA06 JA35 JA36 JA39 JA40 JA53 LA03 LA05 LA07 LA09 LA18 LA20 MA04 MA06 MA16 MA19 NA01 PR40 PR42 PR43 PR44 PR45 PR46 PR52 PR53 PR54 PR55 PR56 ZA06 ZA07 ZA08 ZA12 ZA13

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】それぞれのドレインが接続されたＮチャネ
    ル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジ
    スタとを含む論理回路と、第１状態ではソース線を第１
    電位に保ち、第２状態ではソース線を上記第１電位より
    高い第２電位に保つスイッチ回路とを有し、前記Ｎチャ
    ネル型ＭＯＳトランジスタは上記ソース線に接続され、
    上記ソース線はスイッチ回路に接続され、動作時の電圧
    における上記トランジスタのゲートトンネルリーク電流
    が１０−１２Ａ／μｍ２以上であることを特徴とする半
    導体集積回路装置。
  2. 【請求項２】ゲートに使用される絶縁膜厚が4nm以下
    で、それぞれのドレインが接続されたＮチャネル型ＭＯ
    ＳトランジスタとＰチャネル型ＭＯＳトランジスタとを
    含む論理回路と、第１状態ではソース線を第１電位に保
    ち、第２状態ではソース線を上記第１電位より高い第２
    電位に保つスイッチ回路とを有し、前記Ｎチャネル型Ｍ
    ＯＳトランジスタは上記ソース線に接続され、上記ソー
    ス線はスイッチ回路に接続されていることを特徴とする
    半導体集積回路装置。
  3. 【請求項３】それぞれのドレインが接続されたＮチャネ
    ル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジ
    スタとを含む論理回路と、第１状態ではソース線を第１
    電位に保ち、第２状態ではＧＩＤＬ電流低減するために
    ソース線を上記第１電位より高い第２電位に保つスイッ
    チ回路とを有し、前記Ｎチャネル型ＭＯＳトランジスタ
    は上記ソース線に接続され、上記ソース線はスイッチ回
    路に接続され、前記Ｎチャネル型ＭＯＳトランジスタの
    基板電極は上記第１電位に設定されていることを特徴と
    する半導体集積回路装置。
  4. 【請求項４】それぞれのドレインが接続されたＮチャネ
    ル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジ
    スタとを含む論理回路と、第１状態ではソース線を第１
    電位に保ち、第２状態ではＧＩＤＬ電流低減するために
    ソース線を上記第１電位より高い第２電位に保つスイッ
    チ回路とを有し、前記Ｎチャネル型ＭＯＳトランジスタ
    は上記ソース線に接続され、上記ソース線はスイッチ回
    路に接続され、前記Ｎチャネル型ＭＯＳトランジスタの
    基板電極は前記ソース線に接続されていることを特徴と
    する半導体集積回路装置。
  5. 【請求項５】複数のスタティック型メモリセルが行列状
    にならべられたメモリマットと、前記複数のスタティッ
    ク型メモリセルに接続される複数のデータ線と、前記複
    数のスタティック型メモリセルに接続される複数のワー
    ド線と、上記複数のスタティック型メモリセルの駆動用
    Ｎチャネル型ＭＯＳトランジスタのそれぞれのソース電
    極と接続されたソース線とを有し、第１状態では上記ソ
    ース線の電位を第１電位とし、第２状態では上記ソース
    線の電位を第１電位よりも高い第２電位となるように制
    御されたことを特徴とする半導体集積回路装置。
  6. 【請求項６】前記駆動用Ｎチャネル型ＭＯＳトランジス
    タの基板電位は第１電位をとることを特徴とする請求項
    ５に記載の半導体集積回路装置。
  7. 【請求項７】前記駆動用Ｎチャネル型ＭＯＳトランジス
    タの基板電極は上記ソース線に接続されていることを特
    徴とする請求項５に記載の半導体集積回路装置。
  8. 【請求項８】複数のスタティック型メモリセルが行列状
    にならべられたメモリマットと、前記複数のスタティッ
    ク型メモリセルに接続される複数のデータ線と、前記複
    数のスタティック型メモリセルに接続される複数のワー
    ド線と、上記複数のスタティック型メモリセルのＰチャ
    ネル型ＭＯＳトランジスタのそれぞれのソース電極と接
    続されたソース線とを有し、第１状態では上記ソース線
    の電位を第１電位とし、第２状態では上記ソース線の電
    位を第１電位よりも低い第２電位となるように制御され
    たことを特徴とする半導体集積回路装置。
  9. 【請求項９】前記Ｐチャネル型ＭＯＳトランジスタの基
    板電位は第１電位をとることを特徴とする請求項８に記
    載の半導体集積回路装置。
  10. 【請求項１０】上記第１状態では上記メモリマット内の
    メモリセルが読み出し又は書き込みをおこなうよう選択
    され、上記第２状態は上記メモリマット内のメモリセル
    が選択されていないことを特徴とする請求項８に記載の
    半導体集積装置。
  11. 【請求項１１】上記第１状態と上記第２状態の切り替え
    はマット選択信号に基づいていることを特徴とする請求
    項８に記載の半導体集積回路・
  12. 【請求項１２】上記ＭＯＳトランジスタのゲートに使用
    される絶縁膜が4nm以下であることを特徴とする請求項
    ８に記載の半導体集積回路装置。
  13. 【請求項１３】上記第１状態のＭＯＳトランジスタに流
    れるＧＩＤＬ電流に比べ、上記第２状態のＭＯＳトラン
    ジスタに流れるＧＩＤＬ電流が小さいことを特徴とする
    請求項８に記載の半導体集積回路装置。
  14. 【請求項１４】前記第２状態では上記複数のデータ線が
    電源電圧より低い電位に設定されていることを特徴とす
    る請求項８に記載の半導体集積回路装置。
  15. 【請求項１５】外部パッドより供給される電位が入力さ
    れ、前記メモリセルに供給する第３電位と前記第３電位
    より低い第４電位からなる動作電位を出力する動作電位
    生成回路とを更に具備し、上記動作電位生成回路は前記
    外部パッドより供給される電位が第５電位以上となると
    きに、外部パッドより供給される電位より低い電位を前
    記第３電位として出力し、前記外部パッドより供給され
    る電位が前記第５電位より低い第６電位以上となるとき
    に出力される第３電位をもとに前記第４電位を生成する
    ことを特徴とする請求項８に記載の半導体集積回路装
    置。
  16. 【請求項１６】複数のスタティック型メモリセルが行列
    状にならべられた複数のメモリマットと、前記複数のス
    タティック型メモリセルに接続される複数のデータ線
    と、前記複数のスタティック型メモリセルに接続される
    複数のワード線と、アドレス信号が入力され、前記メモ
    リマットを選択する信号をそれぞれ出力する第１と第２
    制御回路とを有し、 前記第１回路が前記メモリマットを選択する信号が出力
    された後、前記第２回路が前記メモリマットを選択する
    信号を出力することを特徴とする半導体集積回路装置。
  17. 【請求項１７】複数のスタティック型メモリセルが行列
    状にならべられた複数のメモリマットと、前記複数のス
    タティック型メモリセルに接続される複数のデータ線
    と、前記複数のスタティック型メモリセルに接続される
    複数のワード線と、アドレス信号が入力され、前記メモ
    リマットを選択する信号をそれぞれ出力する第１と第２
    制御回路とを有し、 前記第１回路は前記第２回路で用いられるＭＩＳトラン
    ジスタの第１しきい値電圧よりも小さい第２しきい値電
    圧のＭＩＳトランジスタと前記第１しきい値電圧を有す
    るＭＩＳトランジスタを具備することを特徴とする半導
    体集積回路装置。
  18. 【請求項１８】前記第１と第２制御回路は同じ回路構成
    をとることを特徴とする請求項１７に記載の半導体集積
    回路装置。
  19. 【請求項１９】Ｎチャネル型の第１と第２ＭＩＳトラン
    ジスタとを有する半導体装置の製造方法において、 半導体基板内に前記第１ＭＩＳトランジスタを形成する
    第１Ｐ型ウエルと、前記第２ＭＩＳトランジスタを形成
    する第２Ｐ型ウエルを形成する工程と、 前記第１と第２Ｐ型ウエル上にゲート絶縁膜と、ゲート
    電極を形成する工程と、 前記第１Ｐ型ウエルに燐を注入する工程と、 前記第２Ｐ型ウエルに砒素を注入する工程と、 前記第１と第２Ｐ型ウエルにそれぞれ燐と砒素を注入す
    る工程後、前記ゲート電極の側壁膜を形成する工程と、 前記ゲート電極の側壁膜を形成する工程後、前記第１と
    第２Ｐ型ウエルに砒素を注入する工程とを有する半導体
    装置の製造方法。
  20. 【請求項２０】前記半導体装置はＳＲＡＭメモリセルと
    それを制御する回路とを有し、前記ＳＲＡＭメモリセル
    内のＮチャネル型ＭＩＳトランジスタは前記第１ＭＩＳ
    トランジスタで構成され、前記制御する回路内のＮチャ
    ネル型ＭＩＳトランジスタは前記第２ＭＩＳトランジス
    タで構成されることを特徴とする請求項１９に記載の半
    導体装置の製造方法。
  21. 【請求項２１】前記半導体装置はさらにＮチャネル型の
    ３ＭＩＳトランジスタを具備する入出力回路とを有し、 前記第１と第２Ｐ型ウエルを形成する工程において、前
    記第３ＭＩＳトランジスタを形成する第３Ｐ型ウエルは
    形成され、 前記ゲート絶縁膜と、ゲート電極を形成する工程におい
    て、前記第３Ｐ型ウエル上にゲート絶縁膜とゲート電極
    が形成され、前記ゲート電極の側壁膜を形成した後、前
    記第１と第２Ｐ型ウエルに砒素を注入する工程におい
    て、前記第３Ｐ型ウエルに砒素が注入され、 前記ゲート電極の側壁膜を形成する工程より前に前記第
    ３Ｐ型ウエルに砒素と燐を注入する工程とをさらに有す
    ることを特徴とすることを特徴とする請求項２０に記載
    の半導体装置の製造方法。
JP2002017840A 2001-06-05 2002-01-28 半導体集積回路装置 Expired - Lifetime JP4353393B2 (ja)

Priority Applications (23)

Application Number Priority Date Filing Date Title
JP2002017840A JP4353393B2 (ja) 2001-06-05 2002-01-28 半導体集積回路装置
TW091110054A TW541668B (en) 2001-06-05 2002-05-14 Semiconductor integrated circuit device and manufacturing method thereof
US10/158,903 US6885057B2 (en) 2001-06-05 2002-06-03 Semiconductor integrated circuit device with reduced leakage current
KR1020020031301A KR20030011227A (ko) 2001-06-05 2002-06-04 반도체 집적 회로 장치 및 그 제조 방법
US11/104,488 US6998674B2 (en) 2001-06-05 2005-04-13 Semiconductor integrated circuit device with reduced leakage current
US11/288,287 US7087942B2 (en) 2001-06-05 2005-11-29 Semiconductor integrated circuit device with reduced leakage current
US11/452,275 US7388238B2 (en) 2001-06-05 2006-06-14 Semiconductor integrated circuit device with reduced leakage current
US12/078,992 US7569881B2 (en) 2001-06-05 2008-04-09 Semiconductor integrated circuit device with reduced leakage current
KR1020080048868A KR20080053450A (ko) 2001-06-05 2008-05-26 반도체 집적 회로 장치
US12/457,917 US7964484B2 (en) 2001-06-05 2009-06-25 Semiconductor integrated circuit device with reduced leakage current
KR1020100027411A KR20100049517A (ko) 2001-06-05 2010-03-26 반도체 집적 회로 장치
KR1020100078270A KR20100095416A (ko) 2001-06-05 2010-08-13 반도체 집적 회로 장치
KR1020100105198A KR20100132937A (ko) 2001-06-05 2010-10-27 반도체 집적 회로 장치
US13/067,177 US8125017B2 (en) 2001-06-05 2011-05-13 Semiconductor integrated circuit device with reduced leakage current
KR1020110141006A KR101260194B1 (ko) 2001-06-05 2011-12-23 반도체 집적 회로 장치
KR1020110140997A KR101252997B1 (ko) 2001-06-05 2011-12-23 반도체 집적 회로 장치
KR1020110141001A KR20120022687A (ko) 2001-06-05 2011-12-23 반도체 집적 회로 장치
KR1020110145764A KR20120005427A (ko) 2001-06-05 2011-12-29 반도체 집적 회로 장치
US13/352,142 US8232589B2 (en) 2001-06-05 2012-01-17 Semiconductor integrated circuit device with reduced leakage current
US13/528,025 US8437179B2 (en) 2001-06-05 2012-06-20 Semiconductor integrated circuit device with reduced leakage current
US13/865,279 US8797791B2 (en) 2001-06-05 2013-04-18 Semiconductor integrated circuit device with reduced leakage current
US14/323,064 US9111636B2 (en) 2001-06-05 2014-07-03 Semiconductor integrated circuit device with reduced leakage current
US14/826,911 US9530485B2 (en) 2001-06-05 2015-08-14 Semiconductor integrated circuit device with reduced leakage current

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2001-168945 2001-06-05
JP2001168945 2001-06-05
JP2002017840A JP4353393B2 (ja) 2001-06-05 2002-01-28 半導体集積回路装置

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP2005020477A Division JP4311561B2 (ja) 2001-06-05 2005-01-28 半導体集積回路装置と半導体装置の製造方法
JP2007064514A Division JP2007251173A (ja) 2001-06-05 2007-03-14 半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JP2003060077A true JP2003060077A (ja) 2003-02-28
JP2003060077A5 JP2003060077A5 (ja) 2005-08-18
JP4353393B2 JP4353393B2 (ja) 2009-10-28

Family

ID=26616338

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002017840A Expired - Lifetime JP4353393B2 (ja) 2001-06-05 2002-01-28 半導体集積回路装置

Country Status (4)

Country Link
US (12) US6885057B2 (ja)
JP (1) JP4353393B2 (ja)
KR (9) KR20030011227A (ja)
TW (1) TW541668B (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007059043A (ja) * 2005-07-29 2007-03-08 Semiconductor Energy Lab Co Ltd 半導体装置及びその駆動方法
JP2008159249A (ja) * 2006-12-22 2008-07-10 Fujitsu Ltd メモリー・セルのリーケージを低減するｐｇゲート・データ保持技術
JP2013054818A (ja) * 2006-06-29 2013-03-21 Freescale Semiconductor Inc 低電圧で読出／書込動作を行うメモリを有する集積回路
JP2013258165A (ja) * 2012-06-08 2013-12-26 Renesas Electronics Corp 半導体装置
WO2018130929A1 (ja) * 2017-01-10 2018-07-19 株式会社半導体エネルギー研究所 半導体装置及びその動作方法、電子部品、並びに電子機器
JP2022033961A (ja) * 2016-03-18 2022-03-02 株式会社半導体エネルギー研究所 記憶装置及び電子機器

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4353393B2 (ja) 2001-06-05 2009-10-28 株式会社ルネサステクノロジ 半導体集積回路装置
JP5240792B2 (ja) * 2001-06-05 2013-07-17 ルネサスエレクトロニクス株式会社 半導体装置
US7027346B2 (en) * 2003-01-06 2006-04-11 Texas Instruments Incorporated Bit line control for low power in standby
US6970034B1 (en) 2003-07-07 2005-11-29 Sun Microsystems, Inc. Method and apparatus for reducing power consumption due to gate leakage during sleep mode
US8212317B2 (en) * 2004-01-29 2012-07-03 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US7230302B2 (en) 2004-01-29 2007-06-12 Enpirion, Inc. Laterally diffused metal oxide semiconductor device and method of forming the same
US8212315B2 (en) * 2004-01-29 2012-07-03 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US8212316B2 (en) * 2004-01-29 2012-07-03 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US8253195B2 (en) * 2004-01-29 2012-08-28 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US8253196B2 (en) 2004-01-29 2012-08-28 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US8253197B2 (en) * 2004-01-29 2012-08-28 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
JP4913336B2 (ja) * 2004-09-28 2012-04-11 ルネサスエレクトロニクス株式会社 半導体装置
KR100662215B1 (ko) * 2005-07-28 2006-12-28 민경식 에스램 회로 및 그 구동방법
US7753773B2 (en) * 2005-08-26 2010-07-13 Igt Gaming device having physical concentric symbol generators which are operable to provide a plurality of different games to a player
KR101297917B1 (ko) * 2005-08-30 2013-08-27 어드밴스드 테크놀러지 머티리얼즈, 인코포레이티드 대안적인 불화 붕소 전구체를 이용한 붕소 이온 주입 방법,및 주입을 위한 대형 수소화붕소의 형성 방법
JP4936749B2 (ja) * 2006-03-13 2012-05-23 株式会社東芝 半導体記憶装置
US7495969B2 (en) * 2007-01-30 2009-02-24 International Business Machines Corporation Techniques for improving write stability of memory with decoupled read and write bit lines
US7586132B2 (en) * 2007-06-06 2009-09-08 Micrel, Inc. Power FET with low on-resistance using merged metal layers
US7564725B2 (en) * 2007-08-31 2009-07-21 Texas Instruments Incorporated SRAM bias for read and write
US7718496B2 (en) * 2007-10-30 2010-05-18 International Business Machines Corporation Techniques for enabling multiple Vt devices using high-K metal gate stacks
US8406039B2 (en) * 2009-07-13 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Low-leakage power supply architecture for an SRAM array
US8598022B2 (en) 2009-10-27 2013-12-03 Advanced Technology Materials, Inc. Isotopically-enriched boron-containing compounds, and methods of making and using same
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP5319641B2 (ja) * 2010-10-14 2013-10-16 株式会社東芝 診断回路および半導体集積回路
US8603875B2 (en) * 2010-10-28 2013-12-10 Texas Instruments Incorporated CMOS process to improve SRAM yield
US9299691B2 (en) 2012-11-30 2016-03-29 Enpirion, Inc. Semiconductor device including alternating source and drain regions, and respective source and drain metallic strips
JP2014135399A (ja) * 2013-01-10 2014-07-24 Fujitsu Semiconductor Ltd 半導体記憶装置
JP2014135398A (ja) * 2013-01-10 2014-07-24 Fujitsu Semiconductor Ltd 半導体記憶装置
US9082773B2 (en) * 2013-01-30 2015-07-14 Infineon Technologies Ag Integrated circuit, semiconductor device and method of manufacturing a semiconductor device
US9536938B1 (en) 2013-11-27 2017-01-03 Altera Corporation Semiconductor device including a resistor metallic layer and method of forming the same
US10020739B2 (en) 2014-03-27 2018-07-10 Altera Corporation Integrated current replicator and method of operating the same
US9673192B1 (en) 2013-11-27 2017-06-06 Altera Corporation Semiconductor device including a resistor metallic layer and method of forming the same
KR20150138703A (ko) 2014-06-02 2015-12-10 에스케이하이닉스 주식회사 스택 패키지
KR102241647B1 (ko) * 2014-12-24 2021-04-20 삼성전자주식회사 순간 전압 강하를 감소시키는 반도체 장치
US10163490B2 (en) 2015-02-23 2018-12-25 Qualcomm Incorporated P-type field-effect transistor (PFET)-based sense amplifiers for reading PFET pass-gate memory bit cells, and related memory systems and methods
US10103627B2 (en) 2015-02-26 2018-10-16 Altera Corporation Packaged integrated circuit including a switch-mode regulator and method of forming the same
CN106409330B (zh) * 2015-07-31 2019-06-25 展讯通信（上海）有限公司 高电源电压下抑制位线负电压的电路及方法
US9853034B2 (en) * 2016-04-05 2017-12-26 Texas Instruments Incorporated Embedded memory with enhanced channel stop implants
KR102307127B1 (ko) * 2017-06-14 2021-10-05 삼성전자주식회사 반도체 소자
US10818677B2 (en) * 2018-07-16 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Layout of static random access memory periphery circuit

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58211391A (ja) 1982-05-31 1983-12-08 Toshiba Corp 半導体記憶装置
US5159571A (en) * 1987-12-29 1992-10-27 Hitachi, Ltd. Semiconductor memory with a circuit for testing characteristics of flip-flops including selectively applied power supply voltages
JPH02118992A (ja) 1988-10-27 1990-05-07 Matsushita Electric Ind Co Ltd スタティック形半導体記憶装置
JPH03149876A (ja) 1989-11-07 1991-06-26 Hitachi Ltd 半導体集積回路装置
US5071782A (en) * 1990-06-28 1991-12-10 Texas Instruments Incorporated Vertical memory cell array and method of fabrication
JP2993784B2 (ja) 1991-10-25 1999-12-27 沖電気工業株式会社 半導体装置及びその製造方法
JPH07176633A (ja) * 1993-12-20 1995-07-14 Nec Corp Ｃｍｏｓ型スタティックメモリ
US5614432A (en) * 1994-04-23 1997-03-25 Nec Corporation Method for manufacturing LDD type MIS device
JP3645593B2 (ja) * 1994-09-09 2005-05-11 株式会社ルネサステクノロジ 半導体集積回路装置
JP3425043B2 (ja) 1995-09-04 2003-07-07 松下電器産業株式会社 Ｍｉｓ型半導体装置の製造方法
JPH0973784A (ja) 1995-09-07 1997-03-18 Nec Corp 半導体装置及びその制御回路
US5715191A (en) 1995-10-25 1998-02-03 Matsushita Electric Industrial Co., Ltd. Static random access memory having variable supply voltages to the memory cells and method of operating thereof
JPH09180458A (ja) 1995-10-25 1997-07-11 Matsushita Electric Ind Co Ltd データ記憶装置とその駆動方法
JP3686144B2 (ja) * 1995-12-07 2005-08-24 株式会社ルネサステクノロジ 半導体記憶装置およびその製造方法
JP2950232B2 (ja) * 1996-03-29 1999-09-20 日本電気株式会社 半導体記憶装置の製造方法
WO1997038444A1 (en) 1996-04-08 1997-10-16 Hitachi, Ltd. Semiconductor integrated circuit device
US5700707A (en) * 1996-06-13 1997-12-23 Chartered Semiconductor Manufacturing Pte Ltd. Method of manufacturing SRAM cell structure having a tunnel oxide capacitor
US5726932A (en) * 1996-06-13 1998-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Trench free SRAM cell structure
JPH10112188A (ja) 1996-10-03 1998-04-28 Hitachi Ltd 半導体集積回路装置
US6033994A (en) * 1997-05-16 2000-03-07 Sony Corporation Apparatus and method for deprocessing a multi-layer semiconductor device
JP3077630B2 (ja) * 1997-06-05 2000-08-14 日本電気株式会社 半導体装置およびその製造方法
KR100241951B1 (ko) 1997-06-24 2000-02-01 전주범 D-vhs에서의 재생 트랙 데이터 선택 방법
JP4376325B2 (ja) * 1997-09-18 2009-12-02 株式会社ルネサステクノロジ 半導体記憶装置およびその製造方法
JPH11289020A (ja) 1998-04-03 1999-10-19 Sony Corp 半導体記憶装置
JP3164076B2 (ja) * 1998-08-28 2001-05-08 日本電気株式会社 半導体装置の製造方法
JP4105833B2 (ja) 1998-09-09 2008-06-25 株式会社ルネサステクノロジ 半導体集積回路装置
US6166985A (en) 1999-04-30 2000-12-26 Intel Corporation Integrated circuit low leakage power circuitry for use with an advanced CMOS process
JP2001015704A (ja) 1999-06-29 2001-01-19 Hitachi Ltd 半導体集積回路
JP2001053372A (ja) 1999-08-05 2001-02-23 Mitsumi Electric Co Ltd レーザモジュール
JP2001127168A (ja) * 1999-10-22 2001-05-11 Nec Corp 半導体装置及びその製造方法
TW587252B (en) * 2000-01-18 2004-05-11 Hitachi Ltd Semiconductor memory device and data processing device
JP3149876B1 (ja) 2000-11-13 2001-03-26 スズキ株式会社 内燃機関のチェーンテンショナ装置
KR100495023B1 (ko) * 2000-12-28 2005-06-14 가부시끼가이샤 도시바 반도체 장치 및 그 제조 방법
US6515893B1 (en) * 2001-03-28 2003-02-04 Lsi Logic Corporation Source pulsed, low voltage CMOS SRAM cell for fast, stable operation
JP4353393B2 (ja) * 2001-06-05 2009-10-28 株式会社ルネサステクノロジ 半導体集積回路装置
JP2002368135A (ja) * 2001-06-12 2002-12-20 Hitachi Ltd 半導体記憶装置
JP2004079033A (ja) * 2002-08-12 2004-03-11 Renesas Technology Corp 不揮発性半導体記憶装置
JP2004199829A (ja) * 2002-12-20 2004-07-15 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2008103028A (ja) * 2006-10-19 2008-05-01 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP5288391B2 (ja) * 2007-05-24 2013-09-11 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8713779B2 (en) 2007-07-04 2014-05-06 A. Celli Nonwovens S.P.A. System and method for preparing winding mandrels for forming reels
JP4759636B2 (ja) 2009-06-15 2011-08-31 オリンパスイメージング株式会社 振動装置
US8289754B2 (en) * 2009-09-14 2012-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells, memory circuits, systems, and fabrication methods thereof
JP5317900B2 (ja) * 2009-09-14 2013-10-16 ルネサスエレクトロニクス株式会社 半導体集積回路およびその動作方法
JP5088428B2 (ja) 2011-03-07 2012-12-05 富士通株式会社 交通情報管理装置及び交通情報管理方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007059043A (ja) * 2005-07-29 2007-03-08 Semiconductor Energy Lab Co Ltd 半導体装置及びその駆動方法
JP2013054818A (ja) * 2006-06-29 2013-03-21 Freescale Semiconductor Inc 低電圧で読出／書込動作を行うメモリを有する集積回路
JP2008159249A (ja) * 2006-12-22 2008-07-10 Fujitsu Ltd メモリー・セルのリーケージを低減するｐｇゲート・データ保持技術
JP2013258165A (ja) * 2012-06-08 2013-12-26 Renesas Electronics Corp 半導体装置
JP2022033961A (ja) * 2016-03-18 2022-03-02 株式会社半導体エネルギー研究所 記憶装置及び電子機器
WO2018130929A1 (ja) * 2017-01-10 2018-07-19 株式会社半導体エネルギー研究所 半導体装置及びその動作方法、電子部品、並びに電子機器
JPWO2018130929A1 (ja) * 2017-01-10 2019-12-12 株式会社半導体エネルギー研究所 半導体装置及びその動作方法、電子部品、並びに電子機器
US10930323B2 (en) 2017-01-10 2021-02-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with reduced power consumption and operation method thereof, electronic component, and electronic device

Also Published As

Publication number Publication date
KR20100049517A (ko) 2010-05-12
US8797791B2 (en) 2014-08-05
KR20120022687A (ko) 2012-03-12
US20060226449A1 (en) 2006-10-12
US20150155031A1 (en) 2015-06-04
KR101252997B1 (ko) 2013-04-15
US20120113709A1 (en) 2012-05-10
US7964484B2 (en) 2011-06-21
KR20030011227A (ko) 2003-02-07
US7087942B2 (en) 2006-08-08
US6885057B2 (en) 2005-04-26
US7569881B2 (en) 2009-08-04
US20090269899A1 (en) 2009-10-29
KR20120042706A (ko) 2012-05-03
KR20080053450A (ko) 2008-06-13
US7388238B2 (en) 2008-06-17
US20110215414A1 (en) 2011-09-08
KR20100095416A (ko) 2010-08-30
US9111636B2 (en) 2015-08-18
JP4353393B2 (ja) 2009-10-28
US20050174141A1 (en) 2005-08-11
KR20120002971A (ko) 2012-01-09
US20130229860A1 (en) 2013-09-05
US20120257443A1 (en) 2012-10-11
KR20120005427A (ko) 2012-01-16
KR101260194B1 (ko) 2013-05-09
US6998674B2 (en) 2006-02-14
KR20100132937A (ko) 2010-12-20
US20060076610A1 (en) 2006-04-13
US20020179940A1 (en) 2002-12-05
US8232589B2 (en) 2012-07-31
US8125017B2 (en) 2012-02-28
US20150357026A1 (en) 2015-12-10
TW541668B (en) 2003-07-11
US20080203437A1 (en) 2008-08-28
US8437179B2 (en) 2013-05-07
US9530485B2 (en) 2016-12-27

Similar Documents

Publication Publication Date Title
JP2003060077A (ja) 半導体集積回路装置及びその製造方法
JP2004207694A (ja) 半導体装置
JP2004206745A (ja) 半導体記憶装置
JPH1116363A (ja) スタティックｒａｍ
US10971219B2 (en) Semiconductor device
JP4311561B2 (ja) 半導体集積回路装置と半導体装置の製造方法
JP5914725B2 (ja) 半導体集積回路装置
JP2007251173A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050128

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050128

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20050128

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20050315

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081119

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090116

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090722

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090723

R150 Certificate of patent or registration of utility model

Ref document number: 4353393

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120807

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120807

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120807

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120807

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130807

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term