KR101252997B1 - 반도체 집적 회로 장치 - Google Patents

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마사루 나까미찌
나오끼 기따이
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Abstract

선단 프로세스에서는, 게이트 터널 누설 전류가 증대하고, 휴대 전화용과 같이 전지로 구동되어 저 누설 전류에서의 대기가 필요하게 되는 LSI에서는 문제로 된다.
논리 회로 및 메모리 회로의 접지 소스 전극 선을 동작시에는, 접지 전위로 유지하고, 선택되지 않은 대기시에는 접지 소스 전극 선을 접지 전위보다 높은 전압으로 유지한다.
본 발명에 의하면, 데이터를 파괴하는 것 없이 게이트 터널 누설 전류를 저감하는 것이 가능하다.

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은, 반도체 집적 회로 장치 및 그 제조 방법, 특히 SRAM (static random access memory), 시스템 LSI에 탑재되는 온 칩 메모리, 마이크로 프로세서, 또는 시스템 LSI 등에 관한 것이다.
게이트 터널 누설 전류를 저감하는 공지 기술로서, 일본국 특원평 제 9-536055호가 알려져 있다. 이 공지예에 있어서는, 게이트 터널 누설 전류가 큰 때에 게이트 산화막이 두꺼운 게이트 터널 누설 전류가 작은 스위치 MOS로 전원을 차단하는 것에 의해, 누설 전류를 저감하는 회로가 개시되어 있다. 또, GIDL (Gate Induced Drain Leakage)을 저감하는 기술로서, 일본국 특2000-357962호가 알려져 있다. 이 공지예에 있어서는, MOS 트랜지스터의 임계치가 비교적 낮은 것을 전제로 하여, 우선 서브 임계 누설 전류를 저감하기 위하여 P 채널형 MOS 트랜지스터의 기판 전극을 전원 전압 이상, N 채널형 MOS 트랜지스터의 기판 전극을 접지 전위 이하로 제어한다. 그 결과 GIDL이 현재화하기 때문에, 전원 전압을 저감하여 GIDL을 저감하는 기술이 개시되어 있다. 또, 특개평 제9-135029호 공보에는, GIDL 전류 대책으로서 n 채널 MIS 트랜지스터의 게이트 전극과 소스 드레인 영역에 인 이온을 주입하고 있는 기술이 개시되어 있다.
근년 프로세스의 미세화에 따라, MOS 트랜지스터의 게이트 산화막 두께가 4nm 이하로 되고 있다. 그러나, 게이트 산화막이 4nm 이하로 되면 게이트 터널 누설 전류가 증대하고, 게이트 전극과 소스 전극 간에 동작시의 전압이 인가되면, 게이트 터널 누설 전류가 전형적인 프로세스에서 10-12A/μm2 이상으로 된다.
휴대 전화에 사용되는 LSI에 있어서는, 저 누설 전류에서의 대기가 요구된다. 특히 SRAM은, 버튼 전지로 데이터를 일주일 이상 유지할 필요가 있고, 프로세스가 최악으로 되고, 산화막이 얇게 된 경우, 게이트 터널 누설 전류가 증대하여 일주일 이상의 데이터 유지가 불가능하게 되는 문제가 있다. 또, 드레인으로부터 기판으로 흐르는 누설 전류인 GIDL 전류의 증가도 마찬가지로 문제로 되고 있다.
그러나, 게이트 터널 누설 전류를 저감하는 종래의 공지예 (일본국 특원평 제9-536055호)에서는 MOS로 전원을 차단하기 때문에, SRAM 셀이나 레지스터 파일 및 래치 회로 등의 유지 데이터가 파괴되어 버린다고 하는 문제가 있었다. 또, GIDL 전류를 저감하는 종래의 공지예 (일본국 특원평 제11-255317호)에 있어서는, 비교적 높은 임계치 예를 들어 0.7V의 MOS 트랜지스터를 사용하는 경우에는, 서브 임계 누설 전류가 현저하지 않으므로, N 채널형 MOS 트랜지스터의 기판 전극을 접지 전위 이하의 전위로, P 채널형 MOS 트랜지스터의 기판 전극을 전원 전위 이상의 전위로 하여도 오프 전류는 저감시킬 수 없고, 오히려 접합 누설 전류가 증대한다고 하는 문제가 있었다.
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 하기와 같다.
반도체 장치는, 적어도 1개의 N 채널형 MOS 트랜지스터를 갖는 제1 전류로와, 적어도 1개의 P 채널형 MOS 트랜지스터를 갖는 제2 전류로로 이루어지는 적어도 1개의 논리 회로로 이루어지고, 상기 논리 회로의 쌍방의 전류로의 일방의 단자가 상호 접속되어 있고, 일방의 전류로가 도통 상태인 때 타방의 전류로가 비도통 상태로 된다. 상기 적어도 1개의 논리 회로는, 상기 제1 전류로의 타방의 단자가 소스선에 의해 접속되어 있고, 상기 소스선에 스위치 회로가 접속되어 있고, 상기 스위치 회로는, 상기 적어도 1개의 논리 회로가 동작하도록 선택된 경우에는 소스선을 접지 전위로 유지하고, 또한, 그렇게 선택되지 않은 대기시에는 소스선을 접지 전위보다 높은 전압으로 유지하는 것을 특징으로 하는 반도체 집적 회로 장치이다.
상기 N 채널형 MOS 트랜지스터의 기판 전극은 접지 전위 또는 전기 소스선에 접속된다.
대기시에는, 온 상태의 MOS 트랜지스터의 게이트 소스 전극 간에 인가되는 전압이 전원 전압보다 작게 되기 때문에 게이트 터널 누설 전류를 저감할 수 있고, 또한 래치 등의 유지 데이터가 파괴되지 않는다.
또한, 서브 임계 전류가 GIDL보다 작고, 임계치가 높은 MOS 트랜지스터에서는, 오프 상태에서의 게이트 드레인 전극 간에 인가되는 전압이 전원 전압보다 작기 때문에, GIDL이 저감되고 오프 전류가 저감된다. 그러나, N 채널형 MOS 트랜지스터의 기판 전극에는, 접지 전위 또는 접지 전위보다 높은 전압이, P 채널형 MOS 트랜지스터의 기판 전극에는 전원 전위가 인가되기 때문에 접합 누설 전류는 증가하지 않는다.
도 13에 임계치 전압이 0.7V 정도로 비교적 높고 서브 임계 전류가 GIDL 보다 작은 N 채널형 MOS 트랜지스터의 드레인 소스 간 전류(Ids)의 게이트 전압 의존성을 나타내었다. Ids는 로그 스케일로 표시되어 있다. 드레인 전압을 전원 전위 (1.5V)로 한 경우와 본 발명인 전원 전위보다 낮은 전위로 한 경우 (1.0V)에 대하여 나타내고 있다. 소스 전극 및 기판 전극은 접지 전위로 접속되고, 기판 전위에 바이어스가 걸려있지 않다. 오프 상태에서는, 게이트 드레인 간에 인가되는 전위차가 내려가 GIDL이 작아지기 때문에, 누설 전류가 저감될 수 있다.
또 본 발명은 반도체 장치에 있어서, 소스 드레인 영역 중, 콘택트를 취하는 영역에 비소를, 엑스텐션 영역에 인을 이용한 N 채널형 MOS 트랜지스터를 구비한다. SRAM을 갖는 반도체 장치에 있어서, 상기 N 채널형 MOS 트랜지스터를 SRAM의 메모리 셀 내의 N 채널형 MOS 트랜지스터를 이용하여, 메모리 셀을 제어하는 주변 회로의 N 채널형 MOS 트랜지스터에는 콘택트를 취하는 영역과 엑스텐션 영역 어디에도 비소를 이용한 N 채널형 MOS 트랜지스터를 이용한다.
본 발명에 의하면, 데이터를 파괴하지 않고 누설 전류를 저감시키는 것이 가능하다.
도 1은 실시예 1에 관한 반도체 장치 집적 회로의 회로도.
도 2는 실시예 1에 관한 반도체 장치 집적 회로의 동작 파형을 나타내는 도면.
도 3은 실시예 2에 관한 반도체 장치 집적 회로의 회로도.
도 4는 실시예 2에 관한 반도체 장치 집적 회로의 동작 파형을 나타내는 도면.
도 5는 실시예 3에 관한 반도체 기억 장치의 회로도.
도 6은 실시예 3에 관한 대기시 및 판독시의 동작 파형을 나타내는 도면.
도 7은 실시예 3에 관한 대기시 및 기입시의 동작 파형을 나타내는 도면.
도 8은 실시예 4에 관한 반도체 집적 회로의 회로도.
도 9는 실시예 5에 관한 반도체 집적 회로의 회로도.
도 10은 실시예 6에 관한 반도체 집적 회로의 회로도.
도 11은 실시예 7에 관한 반도체 집적 회로의 회로도.
도 12는 실시예 7에 관한 반도체 집적 회로의 동작 파형을 나타내는 도면.
도 13은 본 방식에 있어서의 MOS 트랜지스터 전류 저감 효과를 나타내는 도면.
도 14는 실시예 3에 관한 누설 전류 저감 효과를 나타내는 도면.
도 15는 실시예 3에 관한 반도체 기억 장치의 개략 회로도.
도 16은 실시예 3에 관한 강압 회로의 특성도.
도 17은 본 발명의 반도체 집적 회로의 제조 방법을 나타내는 반도체 기판의 요부 단면도.
도 18은 본 발명의 반도체 집적 회로의 제조 방법을 나타내는 반도체 기판의 요부 단면도.
도 19는 본 발명의 반도체 집적 회로의 제조 방법을 나타내는 반도체 기판의 요부 단면도.
도 20은 본 발명의 반도체 집적 회로의 제조 방법을 나타내는 반도체 기판의 요부 단면도.
도 21은 본 발명의 반도체 집적 회로의 제조 방법을 나타내는 반도체 기판의 요부 단면도.
도 22는 본 발명의 제조 방법을 적용한 경우의 특성도.
이하, 본 발명에 관한 반도체 기억 장치의 바람직한 실시예에 대하여, 도면을 이용하여 설명한다.
〈실시예 1〉
도 1은, 본 발명에 관한 반도체 장치의 일 실시예를 나타내는 회로도이다. 본 회로는, P 채널형 MOS 트랜지스터(MP) 및 N 채널형 MOS 트랜지스터(MN)로 구성되는 반도체 집적 회로의 일부를 나타내고 있고, MOS 트랜지스터의 게이트에 사용되는 절연막이 4nm 이하든지, 게이트 터널 누설 전류가 전원 전압 1.5V에서, 10-12A/μm2 이상인 반도체 집적 회로 제조 기술을 이용하여 단결정 실리콘과 같은 반도체 기판에 형성된다.
도 1에는 반도체 집적 회로 장치의 일부로서, 인버터 회로(INV) 및 데이터를 유지하는 래치 회로(LATCH)가 도시되어 있다.
인버터 회로(INV102)는, P 채널형 MOS 트랜지스터(MP102) 및 N 채널형 MOS 트랜지스터(MN102)로 구성된다. P 채널형 MOS 트랜지스터(MP102)의 게이트 전극에는 입력 신호(I0)가, 드레인 전극에는 접속 노드(N0)가, 소스 전극에는 전원 전위(VDD)가 각각 접속된다.
또한 P 채널형 MOS 트랜지스터(MP102)의 기판 전극은, 전원 전위(VDD)에 접속된다. N 채널형 MOS 트랜지스터(MN102)의 게이트 전극에는 입력 신호(I0)가, 드레인 전극에는 접속 노드(N0)가, 소스 전극에는 접지 소스 전극 선(VSSM)이 각각 접속된다. 또 N 채널형 MOS 트랜지스터(MN102)의 기판 전극은, 접지 소스 전극 선(VSSM) 또는 접지 전위(VSS)에 접속된다.
인버터 회로(INV103)는, P 채널형 MOS 트랜지스터(MP103) 및 N 채널형 MOS 트랜지스터(MN103)로 구성된다. P 채널형 MOS 트랜지스터(MP103)의 게이트 전극에는 접속 노드(N0)가, 드레인 전극에는 접속 노드(N1)가, 소스 전극에는 전원 전위(VDD)가 각각 접속된다. 또 P 채널형 MOS 트랜지스터(MP103)의 기판 전극은, 전원 전위(VDD)에 접속된다. N 채널형 MOS 트랜지스터(MN103)의 기판 전극은, 전원 전위(VDD)에 접속된다. N 채널형 MOS 트랜지스터(MN103)의 게이트 전극에는 접속 노드(N0)가, 드레인 전극에는 접속 노드(N1)가, 소스 전극에는 접지 소스 전원선(VSSM)이 각각 접속된다. 또 N 채널형 MOS 트랜지스터(MN103)의 기판 전극은, 접지 소스 전극선(VSSM) 또는 접지 전위(VSS)에 접속된다.
인버터 회로(INV104)는, P 채널형 MOS 트랜지스터(MP104) 및 N 채널형 MOS 트랜지스터(MN104)로 구성된다. P 채널형 MOS 트랜지스터(MP104)의 게이트 전극에는 접속 노드(N1)가, 드레인 전극에는 출력 노드(O0)가, 소스 전극에는 전원 전위(VDD)가 각각 접속된다. 또 P 채널형 MOS 트랜지스터(MP104)의 기판 전극은, 전원 전위(VDD)에 접속된다. N 채널형 MOS 트랜지스터(MN104)의 게이트 전극에는 접속 노드(N1)가, 드레인 전극에는 출력 노드(O0)가, 소스 전극에는 접지 소스 전극선(VSSM)이 각각 접속된다. 또 N 채널형 MOS 트랜지스터(MN104)의 기판 전극은, 접지 소스 전극선(VSSM) 또는 접지 전위(VSS)에 접속된다.
래치 회로(LATCH)는, CMOS 인버터의 입력과 출력이 서로 접속되어 구성되는 플립 플롭 [P 채널형 MOS 트랜지스터(MP105, MP106), N 채널형 트랜지스터(MN105, MN106)로 구성됨]으로, 기억 노드(N2)와 기억 노드(N3)에 정보가 기억된다.
P 채널형 MOS 트랜지스터(MP105)의 게이트 전극에는 기억 노드(N3)가, 드레인 전극에는 기억 노드(N2)가, 소스 전극에는 전원 전위(VDD)가 각각 접속된다. 또 P 채널형 MOS 트랜지스터(MP105)의 기판 전극은, 전원 전위(VDD)에 접속된다.
P 채널형 MOS 트랜지스터(MP106)의 게이트 전극에는 기억 노드(N2)가, 드레인 전극에는 기억 노드(N3)가, 소스 전극에는 전원 전위(VDD)가 각각 접속된다. 또 P 채널형 MOS 트랜지스터(MP106)의 기판 전극은, 전원 전위(VDD)에 접속된다.
N 채널형 MOS 트랜지스터(MP105)의 게이트 전극에는 기억 노드(N3)가, 드레인 전극에는 기억 노드(N2)가, 소스 전극에는 접지 소스 전극선(VSSM)이 각각 접속된다. 또 N 채널형 MOS 트랜지스터(MN105)의 기판 전극은, 접지 소스 전극선(VSSM) 또는 접지 전위(VSS)에 접속된다.
N 채널형 MOS 트랜지스터(MP106)의 게이트 전극에는 기억 노드(N2)가, 드레인 전극에는 기억 노드(N3)가, 소스 전극에는 접지 소스 전극선(VSSM)이 각각 접속된다. 또 N 채널형 MOS 트랜지스터(MN106)의 기판 전극은, 접지 소스 전극선(VSSM) 또는 접지 전위(VSS)에 접속된다.
또, 접지 소스 전극선(VSSM)을 접지 전위(VSS)와 접속하는 N 채널형 MOS 트랜지스터(MN101) 및 접지 소스 전극선(VSSM)을 접지 전위보다 높은 전위(VSSS) 예를 들어 0.5V에 접속하는 N 채널형 MOS 트랜지스터(MN100)가 배치된다.
이어서 동작 상태 및 대기 상태에 대하여 도 2의 동작 파형을 이용하여 설명한다.
여기서는, 전원 전압(VDD)을 1.5V, 접지 전위(VSS)를 0V, 접지 전위보다 높은 전위(VSSS)를 0.5V로 한다. 이 전압은 디바이스의 특성 등에 의해 변경된다.
동작시에는, N 채널형 MOS 트랜지스터(MN101)가 온 상태로 되어 있고, VSSM은 접지 전위(VSS), 예를 들어 0V로 되어 있다. I0, N1, N3의 전위가 1.5V, N0, N2의 전위가 0V로 되어 있다. 이 때 P 채널형 MOS 트랜지스터(MP103, MP106) 및 N 채널형 MOS 트랜지스터(MN102, MN104, MN105)가 온, P 채널형 MOS 트랜지스터(MP102, MP104, MP105) 및 N 채널형 MOS 트랜지스터 (MN103, MN106)가 오프 상태로 되어 있다.
P 채널형 MOS 트랜지스터(MP103)의 게이트 소스 전극 간에는 1.5V가 인가되고 게이트 터널 누설 전류가 소스 전극으로부터 게이트 전극으로 흐른다. 이 전류는, 접속 노드(N0), 온 상태의 N 채널형 MOS 트랜지스터(MN102)를 통하여 접지 전위(VSS)로 흐른다.
마찬가지로, N 채널형 MOS 트랜지스터(MP104)의 게이트 소스 전극 간에는 1.5V가 인가되고 게이트 터널 누설 전류가 게이트 전극으로부터 소스 전극으로 흐른다. 이 전류는, 접속 노드(N1), 온 상태의 P 채널형 MOS 트랜지스터(MP103)를 통하여 전원 전위(VDD)로부터 흐른다.
마찬가지로, P 채널형 MOS 트랜지스터(MP106)의 게이트 소스 전극 간에는 1.5V가 인가되고 게이트 터널 누설 전류가 소스 전극으로부터 게이트 전극으로 흐른다. 이 전류는, 접속 노드(N2), 온 상태의 N 채널형 MOS 트랜지스터(MN105)를 통하여 접지 전위(VSS)로 흐른다.
마찬가지로, N 채널형 MOS 트랜지스터(MN105)의 게이트 소스 전극 간에는 1.5V가 인가되고 게이트 터널 누설 전류가 게이트 전극으로부터 소스 전극으로 흐른다. 이 전류는, 접속 노드(N2), 온 상태의 P 채널형 MOS 트랜지스터(MP106)를 통하여 전원 전위(VDD)로부터 흐른다.
이상과 같은 경로에 의해 동작시에는 게이트 터널 누설 전류가 흐른다.
한편 대기시에는, N 채널형 MOS 트랜지스터(MN100)가 온 상태에 있고, VSSM은 접지 전위보다 높은 전위(VSSS) 예를 들어 0.5V로 되어 있다. I0, N1, N3의 전위가 1.5V, N0, N2의 전위가 0.5V로 되어 있다. 이 때 P 채널형 MOS 트랜지스터(MP103, MP106) 및 N 채널형 MOS 트랜지스터(MN102, MN104, MN105)가 온, P 채널형 MOS 트랜지스터(MP102, MP104, MP105) 및 N 채널형 MOS 트랜지스터(MN103, MN106)가 오프 상태에 있다.
P 채널형 MOS 트랜지스터(MP103)의 게이트 소스 전극 간에는 1.0V가 인가되고 게이트 터널 누설 전류가 1.5V 전위차가 인가되고 있는 경우에 비하여, 약 1 단위 저감된다.
마찬가지로, N 채널형 MOS 트랜지스터(MN104)의 게이트 소스 전극 간에는 1.0V가 인가되고 게이트 터널 누설 전류가 1.5V의 전위차가 인가되고 있는 경우에 비하여, 약 1 단위 저감된다.
마찬가지로, P 채널형 MOS 트랜지스터(MP106)의 게이트 소스 전극 간에는 1.0V가 인가되고 게이트 터널 누설 전류가 1.5V의 전위차가 인가되고 있는 경우에 비하여, 약 1 단위 저감된다.
마찬가지로, N 채널형 MOS 트랜지스터(MN105)의 게이트 소스 전극 간에는 1.0V가 인가되고 게이트 터널 누설 전류가 1.5V의 전위차가 인가되고 있는 경우에 비하여, 약 1 단위 저감된다.
이상과 같이 게이트 소스 간에 인가되는 전압이 낮아지기 때문에 게이트 터널 누설 전류가 감소된다. 한편, 유지 데이터는 파괴되지 않는다. 또, 오프 상태에서 게이트 드레인 간에 인가되는 전압이 낮아지기 때문에 GIDL 전류도 감소된다.
본 실시예에서는, 인버터 회로 및 래치 회로의 경우에 대하여 설명하였지만, 그 밖의 반도체 집적 회로 예를 들어, NAND 회로, NOR 회로 등에서도 마찬가지의 효과를 얻을 수 있다.
〈실시예 2〉
도 3은, 본 발명에 관한 반도체 장치의 일 실시예를 나타내는 회로도이다. 본 회로는, P 채널형 MOS 트랜지스터(MP) 및 N 채널형 MOS 트랜지스터(MN)로 구성되는 반도체 집적 회로의 일부를 나타내고 있고, MOS 트랜지스터의 게이트에 사용되는 절연막이 4nm 이하이든지, 터널 누설 전류가 전원 전압 1.5V에서, 10-12A/μm2 이상인 반도체 집적 회로 제조 기술을 이용하여 단결정 실리콘과 같은 반도체 기판에 형성된다.
도 3에는 반도체 집적 회로 장치의 일부로서, 인버터 회로(INV) 및 데이터를 유지하는 래치 회로(LATCH)가 도시되어 있다.
인버터 회로(INV112)는, P 채널형 MOS 트랜지스터(MP112) 및 N 채널형 MOS 트랜지스터(MN112)로 구성된다. P 채널형 MOS 트랜지스터(MP112)의 게이트 전극에는 입력 신호(I1)가, 드레인 전극에는 접속 노드(N4)가, 소스 전극에는 전원 소스 전극선(VDDM)이 각각 접속된다. 또한 P 채널형 MOS 트랜지스터(MP112)의 기판 전극은, 전원 소스 전극선(VDDM) 또는 전원 전위(VDD)에 접속된다. N 채널형 MOS 트랜지스터(MN112)의 게이트 전극에는 입력 신호(I1)가, 드레인 전극에는 접속 노드(N4)가, 소스 전극에는 접지 전위(VSS)가 각각 접속된다. 또 N 채널형 MOS 트랜지스터(MN112)의 기판 전극은, 접지 전위(VSS)에 접속된다.
인버터 회로(INV113)는, P 채널형 MOS 트랜지스터(MP113) 및 N 채널형 MOS 트랜지스터(MN113)로 구성된다. P 채널형 MOS 트랜지스터(MP113)의 게이트 전극에는 접속 노드(N4)가, 드레인 전극에는 접속 노드(N5)가, 소스 전극에는 전원 소스 전극선(VDDM)이 각각 접속된다. 또 P 채널형 MOS 트랜지스터(MP113)의 기판 전극은, 전원 소스 전극선(VDDM) 또는 전원 전위(VDD)에 접속된다. N 채널형 MOS 트랜지스터(MN113)의 게이트 전극에는 접속 노드(N4)가, 드레인 전극에는 접속 노드(N5)가, 소스 전극에는 접지 전위(VSS)가 각각 접속된다. 또 N 채널형 MOS 트랜지스(MN114)의 기판 전극은, 접지 전위(VSS)에 접속된다.
인버터 회로(INV114)는, P 채널형 MOS 트랜지스터(MP114) 및 N 채널형 MOS 트랜지스터(114)로 구성된다. P 채널형 MOS 트랜지스터(MP114)의 게이트 전극에는 접속 노드(N5)가, 드레인 전극에는 출력 신호(O1)가, 소스 전극에는 전원 소스 전극선(VDDM)이 각각 접속된다. 또 P 채널형 MOS 트랜지스터(MP114)의 기판 전극은, 전원 소스 전극선(VDDM) 또는 전원 전위(VDD)에 접속된다. N 채널형 MOS 트랜지스터(MN114)의 게이트 전극에는 접속 노드(N5)가, 드레인 전극에는 출력 신호(O1)가, 소스 전극에는 접지 전위(VSS)가 각각 접속된다. 또 N 채널형 MOS 트랜지스터(MN114)의 기판 전극은, 접지 전위(VSS)에 접속된다.
래치 회로(LATCH)는, CMOS 인버터의 입력과 출력이 서로 접속되어 구성되는 플립 플롭 [P 채널형 MOS 트랜지스터(MP115, MP116), N 채널형 트랜지스터(MN115, MN116)로 구성됨]으로, 기억 노드(N6)와 기억 노드(N7)에 정보가 기억된다.
P 채널형 MOS 트랜지스터(MP115)의 게이트 전극에는 기억 노드(N7)가, 드레인 전극에는 기억 노드(N6)가, 소스 전극에는 전원 소스 전극선(VDDM)이 각각 접속된다. 또 P 채널형 MOS 트랜지스터(MP115)의 기판 전극은, 전원 소스 전극선(VDDM) 또는 전원 전위(VDD)에 접속된다.
P 채널형 MOS 트랜지스터(MP116)의 게이트 전극에는 기억 노드(N6)가, 드레인 전극에는 기억 노드(N7)가, 소스 전극에는 전원 소스 전극선(VDDM)이 각각 접속된다. 또 P 채널형 MOS 트랜지스터(MP116)의 기판 전극은, 전원 소스 전극선(VDDM) 또는 전원 전위(VDD)에 접속된다.
N 채널형 MOS 트랜지스터(MN115)의 게이트 전극에는 기억 노드(N7)가, 드레인 전극에는 기억 노드(N6)가, 소스 전극에는 접지 전위(VSS)가 각각 접속된다. 또 N 채널형 MOS 트랜지스터(MN115)의 기판 전극은, 접지 전위(VSS)에 접속된다.
N 채널형 MOS 트랜지스터(MN116)의 게이트 전극에는 기억 노드(N6)가, 드레인 전극에는 기억 노드(N7)가, 소스 전극에는 접지 전위(VSS)가 각각 접속된다. 또 N 채널형 MOS 트랜지스터(MN116)의 기판 전극은, 접지 전위(VSS)에 접속된다.
또, 전원 소스 전극선(VDDM)을 전원 전위(VDD)와 접속하는 P 채널형 MOS 트랜지스터(MP101) 및 전원 소스 전극선(VDDM)을 전원 전위보다 낮은 전위(VDDD) 예를 들어 1.0V에 접속하는 P 채널형 MOS 트랜지스터(MP100)가 배치된다.
이어서 동작 상태 및 대기 상태에 대하여 도 4의 동작 파형을 이용하여 설명한다.
여기서는, 전원 전압(VDD)을 1.5V, 접지 전위(VSS)를 0V, 전원 전위보다 낮은 전위(VDDD)를 1.0V로 한다. 이 전압은 디바이스의 특성 등에 의해 변경된다.
동작시에는, N 채널형 MOS 트랜지스터(MP100)가 온 상태로 되어 있고, VDDM은 전원 전위(VDD), 예를 들어 1.5V로 되어 있다. N4, N7의 전위가 1.5V, I1, N5, N6의 전위가 0V로 되어 있다. 이 때 P 채널형 MOS 트랜지스터(MP112, MP114, MP116) 및 N 채널형 MOS 트랜지스터(MN113, MN115)가 온, P 채널형 MOS 트랜지스터(MP113, MP115) 및 N 채널형 MOS 트랜지스터 (MN112, MN114, MN116)가 오프 상태로 되어 있다.
N 채널형 MOS 트랜지스터(MN113)의 게이트 소스 전극 간에는 1.5V가 인가되고 게이트 터널 누설 전류가 게이트 전극으로부터 소스 전극으로 흐른다. 이 전류는, 접속 노드(N4), 온 상태의 P 채널형 MOS 트랜지스터(MP112)를 통하여 전원 전위(VDD)로부터 흐른다.
마찬가지로, P 채널형 MOS 트랜지스터(MP114)의 게이트 소스 전극 간에는 1.5V가 인가되고 게이트 터널 누설 전류가 소스 전극으로부터 게이트 전극으로 흐른다. 이 전류는, 접속 노드(N5), 온 상태의 N 채널형 MOS 트랜지스터(MN113)를 통하여 접지 전위(VSS)로 흐른다.
마찬가지로, P 채널형 MOS 트랜지스터(MP116)의 게이트 소스 전극 간에는 1.5V가 인가되고 게이트 터널 누설 전류가 소스 전극으로부터 게이트 전극으로 흐른다. 이 전류는, 접속 노드(N6), 온 상태의 N 채널형 MOS 트랜지스터(MN115)를 통하여 접지 전위(VSS)로 흐른다.
마찬가지로, N 채널형 MOS 트랜지스터(MN115)의 게이트 소스 전극 간에는 1.5V가 인가되고 게이트 터널 누설 전류가 게이트 전극으로부터 소스 전극으로 흐른다. 이 전류는, 접속 노드(N6), 온 상태의 P 채널형 MOS 트랜지스터(MP116)를 통하여 전원 전위(VDD)로부터 흐른다.
이상과 같은 경로에 의해 동작시에는 게이트 터널 누설 전류가 흐른다.
한편 대기시에는, P 채널형 MOS 트랜지스터(MP101)가 온 상태에 있고, VDDM은 전원 전위보다 낮은 전위 VVDD 예를 들어 1.0V로 되어 있다. N4, N7의 전위가 1.0V, I1, N5, N6의 전위가 0V로 되어 있다. 이 때 P 채널형 MOS 트랜지스터(MP112, MP114, MP116) 및 N 채널형 MOS 트랜지스터(MN113, MN115)가 온, P 채널형 MOS 트랜지스터(MP113, MP115) 및 N 채널형 MOS 트랜지스터(MN112, MN114, MN116)가 오프 상태에 있다.
N 채널형 MOS 트랜지스터(MN113)의 게이트 소스 전극 간에는 1.0V가 인가되고 게이트 터널 누설 전류가 1.5V의 전위차가 인가되고 있는 경우에 비하여, 약 1 단위 저감된다.
마찬가지로, P 채널형 MOS 트랜지스터(MP114)의 게이트 소스 전극 간에는 1.0V가 인가되고 게이트 터널 누설 전류가 1.5V의 전위차가 인가되고 있는 경우에 비하여, 약 1 단위 저감된다.
마찬가지로, P 채널형 MOS 트랜지스터(MP116)의 게이트 소스 전극 간에는 1.0V가 인가되고 게이트 터널 누설 전류가 1.5V의 전위차가 인가되고 있는 경우에 비하여, 약 1 단위 저감된다.
마찬가지로, N 채널형 MOS 트랜지스터(MN115)의 게이트 소스 전극 간에는 1.0V가 인가되고 게이트 터널 누설 전류가 1.5V의 전위차가 인가되고 있는 경우에 비하여, 약 1 단위 저감된다.
이상과 같이 게이트 소스 간에 인가되는 전압이 낮아지기 때문에 게이트 터널 누설 전류가 감소된다. 한편, 유지 데이터는 파괴되지 않는다. 또, 오프 상태에서 게이트 드레인 간에 인가되는 전압이 낮아지기 때문에 GIDL 전류도 감소된다.
본 실시예에서는, 인버터 회로 및 래치 회로의 경우에 대하여 설명하였지만, 그 밖의 반도체 집적 회로 예를 들어, NAND 회로, NOR 회로 등에서도 마찬가지의 효과를 얻을 수 있다.
〈실시예 3〉
도 15는, 본 발명을 SRAM에 적용한 경우의 일 실시예를 나타내는 회로도이다. 본 반도체 제조 장치(98)는, P 채널형 MOS 트랜지스터 및 N 채널형 MOS 트랜지스터로 구성되고, MOS 트랜지스터의 게이트에 사용되는 절연막이 4nm 이하이던지, 터널 누설 전류가 전원 전압 1.5V에서, 10-12A/μm2 이상인 반도체 집적 회로 제조 기술을 이용하여 단결정 실리콘과 같은 반도체 기판에 형성된다.
반도체 장치인 SRAM(98)은, 복수의 매트(MEMBLK)로 분할되어 있다. 매트의 상세는 도 5에 도시하였다. 매트 단위는 예를 들어 1 매트 당 2M 비트로, 16M의 SRAM에서는 8 매트로 분할된다. 강압 회로(PWR)는, 외부 패드로부터 인가되는 전원 전위(VCC)를 기초로 하여, 내부 전원(VDD, VSSS, VDDD)을 생성하고 각 매트에 분배한다. 입력 버퍼(INBUF)로부터 데이터(116)는, 프리 디코더(115) 및 제어 회로(117)를 통하여 디코드 신호 및 제어 신호로 되고, 각 매트에 분배된다. 각 매트(108)는, 복수의 기본 유니트(106)로 구성된다. 기본 유니트는 2 컬럼의 메모리(CELL)로 구성된다.
CELL0은, 1쌍의 CMOS 인버터의 입력과 출력이 서로 접속되어 구성되는 플립 플롭 [부하형 P 채널형 MOS 트랜지스터(MP00, MP01), 구동형 N 채널형 트랜지스터(MN00, MN01)로 구성됨]과, 상기 플립 플롭의 기억 노드(NL0)와 기억 노드(NR0)를 데이터 선(DT0, DB0)에 선택적으로 접속하는 전송형 N 채널형 MOS 트랜지스터(MN02, MN03)로 구성된다. N 채널형 MOS 트랜지스터(MN02, MN03)의 게이트 전극에는, 서브 워드 선(SWL0)이 접속된다.
메모리 셀(CELL1)은, 1쌍의 CMOS 인버터의 입력과 출력이 서로 접속되어 구성되는 플립 플롭 [P 채널형 MOS 트랜지스터(MP10, MP11), N 채널형 트랜지스터(MN10, MN11)로 구성됨]과, 상기 플립 플롭의 기억 노드(NL1)과 기억 노드(NR1)을 데이터 선(DT1, DB1)에 선택적으로 접속하는 N 채널형 MOS 트랜지스터(MN12, MN13)로 구성된다. N 채널형 MOS 트랜지스터(MN12, MN13)의 게이트 전극에는, 서브 워드 선(SWL0)이 접속된다.
또, 기본 유니트에는, 센스 앰프 회로(103)와 리드 데이터 드라이브 회로(104)와 라이트 앰프 회로(105)와 이퀄라이즈 프리챠지 회로(99, 100) 및 Y 스위치 회로(101, 102)가 포함되어 있다.
센스 앰프 회로(103)는, P 채널형 MOS 트랜지스터(MP20, MP21)와 N 채널형 MOS 트랜지스터(MN20, MN21)로 이루어지는 플립 플롭과 센스 앰프를 활성으로 하는 N 채널형 MOS 트랜지스터(MN22)로 이루어지는 래치형 센스 앰프 회로와 스위치 회로(MP22, MP23)로 구성된다. MOS 트랜지스터(MN22, MP22, MP23)의 게이트 전극에는, 활성화 신호(SA)가 접속되어 있다.
Y 스위치 회로(101)는 데이터 선(DT0, DB0)과 센스 앰프 회로(103)를 연결하는 P 채널형 MOS 트랜지스터(MP05, MP06)와 N 채널형 MOS 트랜지스터(MN04, MN05)로 이루어진다.
Y 스위치 회로(102)는 데이터 선(DT1, DB1)과 센스 앰프 회로(103)를 연결하는 P 채널형 MOS 트랜지스터(MP15, MP16)와 N 채널형 MOS 트랜지스터(MN14, MN15)로 이루어진다.
제어 신호(YSW, YSWB)는, 센스 앰프 회로(103)를 데이터 선(DT0, DB0)에 접속할지 데이터 선(DT1, DB1)에 접속할지를 선택하는 신호이다.
라이트 앰프 회로(105)는, 2개의 클록 인버터(CINV2, CINV3) 및 인버터(INV0)로 구성된다. 제어 신호(WBC, WBCB)에 의해 데이터 버스(111)의 신호가 데이터 선에 전파된다.
리드 데이터 드라이브 회로(104)는, 2개의 클록 인버터(CINV2, CINV3)로 구성된다. 제어 신호(RBC, RBCB)에 의해 데이터 버스(111)에 판독 데이터가 전파된다.
이퀄라이즈 프리 챠지 회로(99)는, 전원 전위(VDD)와 데이터 선(DT0)을 연결하는 P 채널형 MOS 트랜지스터(MP02)와 전원 전위(VDD)와 데이터 선(DB0)을 연결하는 P 채널형 MOS 트랜지스터(MP03) 및 데이터 선(DT0)과 데이터 선(DB0)을 연결하는 P 채널형 MOS 트랜지스터(MP04)로 구성된다. P 채널형 MOS 트랜지스터(MP02, MP03, MP04)의 게이트 전극에는 제어 신호(EQ)가 접속된다.
이퀄라이즈 프리챠지 회로(99)는, 전원 전위(VDD)와 데이터 선(DT0)을 연결하는 P 채널형 MOS 트랜지스터(MP02)와 전원 전위(VDD)와 데이터 선(DB0)을 연결하는 P 채널형 MOS 트랜지스터(MP03) 및 데이터 선(DT0)과 데이터 선(DB0)을 연결하는 P 채널형 MOS 트랜지스터(MP04)로 구성된다. P 채널형 MOS 트랜지스터(MP02, MP03, MP04)의 게이트 전극에는 제어 신호(EQ)가 접속된다.
이퀄라이즈 프리챠지 회로(100)는, 전원 전위(VDD)와 데이터 선(DT1)을 연결하는 P 채널형 MOS 트랜지스터(MP12)와 전원 전위(VDD)와 데이터 선(DB1)을 연결하는 P 채널형 MOS 트랜지스터(MP13) 및 데이터 선(DT1)과 데이터 선(DB1)을 연결하는 P 채널형 MOS 트랜지스터(MP14)로 구성된다. P 채널형 MOS 트랜지스터(MP12, MP13, MP14)의 게이트 전극에는 제어 신호(EQ)가 접속된다.
각 컬럼에는 대기시에 데이터 선(DT, DB)에 전원 전압보다 낮은 전압, 예를 들어 1.0V를 공급하기 위한 스위치 회로(109, 110)가 배치된다.
스위치 회로(109)는, 전원 전압보다 낮은 전압(VDDD)과 데이터 선(DT0)을 접속하는 P 채널형 MOS 트랜지스터(MP07)와 전원 전압보다 낮은 전압(VDDD)과 데이터 선(DB0)을 접속하는 P 채널형 MOS 트랜지스터(MP08)로 구성된다. P 채널형 MOS 트랜지스터(MP07, MP08)의 게이트 전극에는 제어 신호(CVDDD)가 접속된다.
스위치 회로(110)는, 전원 전압보다 낮은 전압(VDDD)과 데이터 선(DT1)을 접속하는 P 채널형 MOS 트랜지스터(MP17)와 전원 전압보다 낮은 전압(VDDD)과 데이터 선(DB1)을 접속하는 P 채널형 MOS 트랜지스터(MP18)로 구성된다. P 채널형 MOS 트랜지스터(MP17, MP18)의 게이트 전극에는 제어 신호(CVDDD)가 접속된다.
메모리 매트(108) 내의 모든 메모리 셀 접지 소스 전극선(VSSM)은, 금속층에 의해 접속되어 있고, N 채널형 MOS 트랜지스터(MN6, MN7)에 의해 전원에 접속된다. N 채널형 MOS 트랜지스터(MN6)는 접지 전위(VSS)보다 높은 전압을 공급하는 전원(VSSS)과 접지 소스 전극선(VSSM)을 접속하는 트랜지스터이고, 게이트 전극에는 제어 신호(STVSSM)에 접속되어 있다. N 채널형 MOS 트랜지스터(MN7)는 접지 전위(VSS)와 접지 소스 전극선(VSSM)을 접속하는 트랜지스터이고, 게이트 전극에는 제어 신호(ACVSSM)가 접속되어 있다.
제어 신호(STVSSM)는, 칩 선택 신호(CS) 및 매트 선택 신호(MAT)를 사용하여 AND 회로(AND0) 및 인버터 회로(INV1)에 의해 생성된다.
제어 신호(ACVSSM)는, 칩 선택 신호(CS) 및 매트 선택 신호(MAT)를 사용하여 AND 회로(AND0)에 의해 생성된다.
제어 신호(CVDDD)는, 칩 선택 신호(CS) 및 매트 선택 신호(MAT)를 사용하여 AND 회로(AND0)에 의해 생성된다.
서브 워드 선(SWL)은 입력된 어드레스 및 제어 신호(116)를 프리 디코더(115)로 프리 디코딩하고, 워드 디코더 및 워드 드라이버(114)에 의해 생성된다.
제어 신호(EQ)는, 칩 선택 신호(CS), 매트 선택 신호(MAT) 및 리세트 펄스(ATD)를 사용하여 NAND 회로(NAND0)에 의해 생성된다.
제어 신호(YSWB, YSW)는, Y 어드레스(AY)를 사용하여, 인버터 회로(INV2)에 의해 생성된다.
제어 신호(SA)는, 칩 선택 신호(CS), 매트 선택 신호(MAT), 기입 선택 신호(WE 및 FSEN)를 사용하여 AND 회로(AND2) 및 인버터 회로(INV3, INV4)에 의해 생성된다. FSEN은 ATD로부터 생성되는 타이밍 펄스이다.
제어 신호(RBC, RBCB)는, 제어 신호(SA)를 사용하여 인버터 회로(INV5)에 의해 생성된다.
제어 신호(WBC, WBCB)는, 칩 선택 신호(CS), 매트 선택 신호(MAT) 및 기입 선택 신호(WE)를 사용하여 AND 회로(AND3) 및 인버터 회로(INV6)에 의해 생성된다.
제어 신호(CS, WE, YA, MAT, ATD)는, 입력되는 어드레스 및 제어 신호로부터 콘트롤 회로(117)를 이용하여 생성된다. 매트 선택 신호(MAT)는, 도 15에 도시한 바와 같이, 별도의 콘트롤 회로(118)를 이용하여, 고속 매트 선택 신호(FMAT)가 준비되는 경우도 있다. 워드 선의 선택은 오 동작 방지를 위하여 프로세스 분균일성, 타이밍을 충분히 고려하는 것에 대하여, 메모리 셀에 대하여 판독, 기입을 하기 위하여 구동되는 회로 (동작 전위를 선택 상태로 제어하는 회로, 이퀄라이즈 프리챠지 회로 등)는 워드 선의 선택보다도 빠르면, 타이밍의 제어 정밀도는 떨어져도 된다. 그래서, 워드 선을 선택하는 기초로 되는 콘트롤 회로(117)에는 높은 임계치의 MOSFET (P 채널형과 N 채널형 어느 것도 포함함)을 이용하고, 메모리 셀에 대하여 판독, 기입을 하기 위하여 구동되는 회로를 활성화하는 신호를 출력하는 콘트롤 회로(118)에는 상기 높은 임계치 및 낮은 임계치의 2종류의 임계치의 MOSFET (P 채널형과 N 채널형의 어느 것도 포함함)을 이용한다. 임계치가 낮은 MOSFET을 포함하면, 프로세스 불균일성에 대하여 약하게 되고, 출력 타이밍의 정밀도를 취하는 것이 어렵게 되지만, 콘트롤 회로(117)보다 콘트롤 회로(118)는 빨리 매트 선택 신호를 출력하는 것이 가능하다. 동일한 회로 구성을 이용하여 설계를 간단히 하는 것도 가능하다. 워드 선을 선택하는 기초로 되는 콘트롤 회로보다도 낮은 임계치의 MOSFET을 포함하여 임계치의 종류를 늘려서 메모리 셀에 대하여 판독, 기입을 하기 위하여 구동되는 회로를 제어하는 회로를 구성한다. 이에 의해, 워드 선을 선택하는 기초로 되는 매트 선택 신호(MAT)의 타이밍의 정밀도를 높이는 것과 함께, 메모리 셀에 대하여 판독, 기입을 하기 위하여 구동되는 회로를 선택하는 기초로 되는 매트 선택 신호(FMAT)의 타이밍을 매트 선택 신호(MAT)보다도 빨리 확실히 출력시키는 것이 가능하다. 본 구성은 비 동기식으로 선택 타이밍의 정밀도가 엄격한 메모리 장치의 설계에 특히 적합하다. 고속 매트 선택 신호(FMAT)는, 예를 들어 메모리 셀 접지 소스 전극선(VSSM)을 제어하는 회로의 AND 회로(AND0), VDDD 공급을 제어하는 회로의 AND 회로(AND1), 이퀄라이즈 프리챠지를 제어하는 회로의 NAND 회로(NAND0)에, 매트 신호(MAT) 대신에 사용된다.
이어서 대기 상태로부터 판독 동작을 행하는 경우에 대하여 도 6의 동작 파형을 이용하여 설명한다. 칩 선택 신호(CS)가 "L" ("LOW" 레벨)인 때 또는 매트가 선택되지 않은 때에는, 메모리 매트는 대기 상태로 된다. 이 때 메모리 셀 접지 소스 전극선(VSSM)에는 접지 전위보다 높은 전압(VSSS) 예를 들어 0.5V가 공급된다. 또 데이터 선(DT, DB)에는, 전원 전압(VDD)보다 낮은 전압(VDDD) 예를 들어 1.0V가 공급된다. 이 때 메모리 셀(CELL0)의 축적 노드(NL0)는, 0.5V로, NR0는 전원 전위(VDD) 예를 들어 1.5V로 된다.
온 상태인 P 채널형 MOS 트랜지스터(MP01)의 게이트 소스 전극 간에는 전원 전압 1.5V보다 낮은 1.0V의 전압이 인가되고, 게이트 터널 누설 전류가 저감된다. 또 온 상태인 N 채널형 MOS 트랜지스터(MN00)의 게이트 소스 전극 간에는 전원 전압 1.5V보다 낮은 1.0V의 전압이 인가되어, 게이트 터널 누설 전류가 저감된다. 또, 오프 상태의 트랜스퍼 N 채널형 MOS 트랜지스터(MN02, MN03)의 게이트 소스 전극 간에는 전원 전압 1.5V보다 낮은 1.0V의 전압이 인가되고, GIDL (Gate Induced Drain Leakage) 전류가 저감된다.
칩 선택 신호(CS)가 "H"로 되든지 어드레스가 변하면, ATD 펄스가 생성되어 판독 동작이 개시된다. 매트 선택 신호(MAT)와 칩 선택 신호(CS)에 의해, 선택된 매트(108)의 메모리 셀 접지 소스 전극선(VSSM)이 접지 전위 0V로 된다. 또, 데이터 선(DT, DB)에 전압(VDDD)을 공급하고 있던 P 채널형 MOS 트랜지스터(MP07, MP08, MP17, MP18)가 오프 상태로 된다.
ATD 펄스로부터 생성된 제어 신호(EQ)에 의해 데이터 선(DT, DB)이, 전원 전압(VDD)으로 프리 챠지된다.
이 결과 메모리 셀(CELL0)의 축적 노드(NL0)는, 0V로, NR0은 전원 전위(VDD) 예를 들어 1.5V로 된다. 온 상태인 P 채널형 MOS 트랜지스터(MP01)의 게이트 소스 전극 간에는 전원 전압 1.5V가 인가되고, 게이트 터널 누설 전류가 증대된다. 또 온 상태인 N 채널형 MOS 트랜지스터(MN00)의 게이트 소스 전극 간에는 전원 전압 1.5V가 인가되어, 게이트 터널 누설 전류가 증대된다. 또, 오프 상태의 트랜스퍼 N 채널형 MOS 트랜지스터(MN02, MN03)의 게이트 소스 전극 간에는 전원 전압 1.5V가 인가되고, GIDL (Gate Induced Drain Leakage) 전류가 증가한다.
그 후 워드 선(SWL0)이 선택되어, 데이터 선(DT, DB)에 미소 전위차가 생기고, 제어 신호(SA)로 센스 앰프(103)를 활성화하는 것에 의해 미소 전위차를 증폭하여 데이터를 데이터 버스(111)에 출력한다.
이어서 대기 상태로부터 기입 동작을 행하는 경우에 대하여 도 7의 동작 파형을 이용하여 설명한다. 대기 상태는 판독 동작의 경우와 마찬가지이다.
칩 선택 신호(CS)가 "H"로 되든지 어드레스가 변하면 ATD 펄스가 생성되어 기입 동작이 개시된다. 매트 선택 신호(MAT)와 칩 선택 신호(CS)에 의해, 선택된 매트(108)의 메모리 셀 접지 소스 전극선(VSSM)이 접지 전위 0V로 된다. 또, 데이터 선(DT, DB)에 전압(VDDD)을 공급하고 있던 P 채널형 MOS 트랜지스터(MP07, MP08, MP17, MP18)가 오프 상태로 된다.
ATD 펄스로부터 생성된 제어 신호(EQ)에 의해 데이터 선(DT, DB)이, 전원 전압(VDD)으로 프리 챠지된다.
이 결과 메모리 셀(CELL0)의 축적 노드(NL0)은, 0V로, NR0은 전원 전위(VDD) 예를 들어 1.5V로 된다. 온 상태인 P 채널형 MOS 트랜지스터(MP01)의 게이트 소스 전극 간에는 전원 전압 1.5V가 인가되고, 게이트 터널 누설 전류가 증대된다. 또 온 상태인 N 채널형 MOS 트랜지스터(MN00)의 게이트 소스 전극 간에는 전원 전압 1.5V가 인가되어, 게이트 터널 누설 전류가 증대된다. 또, 오프 상태의 트랜스퍼 N 채널형 MOS 트랜지스터(MN02, MN03)의 게이트 소스 전극 간에는 전원 전압 1.5V가 인가되고, GIDL (Gate Induced Drain Leakage) 전류가 증가한다.
그 후 워드 선(SWL0)이 선택된다. 데이터 선(DT, DB)에는, 데이터 버스(111)의 신호가 입력되고, 이 신호에 의해 메모리 셀(CELL)에 데이터가 기입된다.
본 실시예에서는 메모리 셀의 소스 전압을 대기시에 0.5V로 올렸지만, 메모리 셀의 전원을 1.0V로 낮추어도 된다. 단, 대기 상태로부터 동작 상태로 변하는 때는, 동작 상태로부터 대기 상태로 변하는 때보다 고속으로 이행하는 것이 요구된다. 이 때문에, 대기시에 소스 전압을 0.5V로 올리는 편이, 메모리 셀의 전원을 1.0V로 낮추는 것보다, 전원 회로의 부담이 작게 되기 때문에, 소스를 0.5V로 올리는 편이 유리하다. 또, 도 13의 특성을 보아도 알 수 있는 바와 같이, 동일한 0.5V이어도, 저 전위 측의 소스 전압을 높게 하는 것이 전류를 내리는 데 있어서 유리하다고 할 수 있다.
도 14에 대기시와 동작시의 1 SRAM 셀의 누설 전류를 나타냈다. GIDL, 서브 임계 누설 전류, GIDL 모두가 대기시에 작게 되어 있다.
도 16에 강압 회로(PWR)의 특성의 일례를 나타낸다. 비트 선 등에 공급하는 전위(VDDD) 및, 메모리 셀에 공급하는 동작 전위 [고 전위(VDD), 저 전위(VSSS)]를 생성할 때, 외부 패드로부터 공급되는 전위(VCC)가 어떤 소정치 이상으로 되는 때에 외부 패드로부터 공급되는 전위를 제어하여 출력하는 구성을 취하고 있다. 예를 들어, 외부 패드로부터 공급되는 전위(VCC)가 1.5V 이하에서는, 메모리 셀에 공급하는 고 전위(VDD)는, 외부 패드로부터 공급되는 전원 전위(VCC)와 동일하고, VCC가 1.5V 이상에서는, VDD는 1.5V로 일정하게 되도록 제어한다. 또, 전원 전위보다 낮은 전위(VDDD)는, VCC가 1.0V 이하에서는, 외부 패드로부터 공급되는 전위(VCC)와 동일하고, VCC가 1.0V 이상에서는, 1.0V에서 일정하게 되도록 제어한다. 접지 전위보다 높은 전위(VSSS)는, 전위(VCC)가 1.0V 이하인 때는 0V이고, 외부 전원 패드로부터 공급되는 전위(VCC)가 1.0V 이상인 때는, 메모리 셀에 공급하는 고 전위 측의 전위(VDD)에 기초하여 그보다 1.0V 낮은 값으로 되도록 제어된다. 이에 의해, 반도체 칩의 밖에서 입력되는 전원 전위(VCC)가 변동하여도 메모리 셀에 인가되는 전압이 항상 1.0V로 되고 데이터 파괴가 생기지 않도록 하는 것이 가능하게 된다. 또, 별도의 외부 패드로부터 공급되는 저 전위 측의 전위(VSS)는 접지 전위인 것으로부터 변동하지 않는 것으로 생각하는 것이 가능하다. 귀환 회로에 의해 제어가 가능하게 되는 동작 전위 생성 회로의 적용은, 메모리를 구비하는 반도체 집적 회로에 한하지 않고, 이전의 실시예에 있어서도 유효하다.
본 실시예에 있어서는, GIDL 전류의 저감을 위하여 반도체 장치에 있어서, 소스, 드레인 영역 중, 콘택트를 취하는 영역에 비소를, 엑스텐션 영역에 인을 이용한 N 채널형 MOS 트랜지스터를 구비시킨다. SRAM을 갖는 반도체 장치에 있어서, 상기 N 채널형 MOS 트랜지스터를 SRAM의 메모리 셀 내의 N 채널형 MOS 트랜지스터에 이용하여, 메모리 셀을 제어하는 주변 회로의 N 채널형 MOS 트랜지스터에 이용하고, 메모리 셀을 제어하는 주변 회로의 N 채널형 MOS 트랜지스터에는 콘택트를 취하는 영역과 엑스텐션 영역 어디에도 비소를 이용한 N 채널형 MOS 트랜지스터를 이용한다.
도 22에 있어서, N 채널형 MOS 트랜지스터의 소스, 드레인 영역 중, 콘택트를 취하는 영역에 비소를 어느 것에도 사용하고, 엑스텐션 영역에 비소를 이용한 때의 게이트 전압(Vgs)과 소스 드레인 간의 전류의 특성(Ids)을 (a)에, 인을 사용한 때의 게이트 전압(Vgs)과 소스 드레인 간의 전류(Ids)의 특성을 (b)에 나타낸다. 좌표는 (a)(b)에서 동일하다. 이 파형을 보고 명확한 바와 같이, 게이트 전압이 0.0V에 있어서의 오프 전류는 인을 이용한 쪽 (b)가 명확히 저하되어 있고, 더욱이 본 발명의 방식 [스탠바이시에 메모리 셀의 동작 전위(Vssm)를 0.0V로부터 0.5V로 올리는 방식]으로 한 경우에 인을 엑스텐션 영역에 이용하는 것이 오프 전류를 저감하는데 대하여 유효한 것을 알았다. 여기서는 나타내지 않았지만, 고온 동작 영역에서의 효과가 현저한 것을 알고 있다. As (비소)보다 P (인)는, Vth-Lowering 특성 등의 디바이스 특성으로의 변동이 크고, 전류 구동력은 As보다 저하되기 때문에, 이온 주입 농도나 에너지의 조정이 어렵기 때문에, 일반적으로는 콘택트를 취하는 영역 및 엑스텐션 영역에는 비소가 이용되고 있었다. 일본국 특개평 제9-135029호에 있어서는 콘택트를 취하는 영역 및 엑스텐션 영역 어디에도 인을 이온 주입한 디바이스 구조가 개시되어 있지만, 본 발명자에 의해 GIDL 전류 저감에는 엑스텐션 영역에 인을 주입하는 것이 유효하고, 콘택트를 취하는 영역에는 디바이스의 성능 면 (전류 구동력, 단 채널 특성)으로부터 비소를 이용하는 것이 유효한 것이 밝혀졌다. 본 효과를 얻을 수 있는 이유는, 게이트 전극 하에 오버랩하고 있는 엑스텐션 영역에서의 인 주입에 의해, 게이트 전극으로부터의 종 방향 전계에 의한 밴드 굽음이 완화되기 때문이다. 또, 인프라 프로파일의 브로드화에 의해, 채널 영역과 엑스텐션 영역의 종 방향의 접합 전계 강도가 완화되고, PN 접합 누설이 저감된 효과도 기여하고 있다.
도 17 내지 도 21은, 본 실시예의 반도체 장치의 제조 방법의 일례를 공정 순으로 나타낸 단면도이다. 각각의 도는 메모리 셀 부(MC)를 구성하는 N 채널형 MOS 트랜지스터(Qmn)와 P 채널형 MOS 트랜지스터(Qmp)와, 주변 회로부(PERI)를 구성하는 N 채널형 MOS 트랜지스터(Qpn)와 P 채널형 MOS 트랜지스터(Qpp)와, 고 내압부(HV)를 구성하는 N 채널형 MOS 트랜지스터(Qhn)와 P 채널형 MOS 트랜지스터(Qhp)로 나누어 기재하고 있다. 메모리 셀 부(MC)를 구성하는 N 채널형 MOS 트랜지스터(Qmn)는 도 5의 각 메모리 셀(CELL)의 구동과 전송 MOS 트랜지스터에 이용된다. 메모리 셀 부(MC)를 구성하는 P 채널형 MOS 트랜지스터(Qmp)는 도 5의 각 메모리 셀(CELL)의 부하 MOS 트랜지스터에 이용된다. 주변 회로부(PERI)를 구성하는 N 채널형 MOS 트랜지스터(Qpn)와 P 채널형 MOS 트랜지스터(Qpp)는 도 5의 메모리 셀 부 이외의 P와 N 채널형 MOS 트랜지스터에 이용된다. 즉, 센스 앰프 회로(103), 리드 데이터 드라이브 회로(104), 라이트 앰프 회로(105), 이퀄라이즈 프리챠지 회로(99, 100)와 Y 스위치 회로(101, 102), 워드 디코더 및 워드 드라이버(114), 프리 디코더(115), 제어 회로(117)에 이용되는 MOS 트랜지스터를 포함한다. 고 내압부(HV)를 구성하는 N 채널형 MOS 트랜지스터(Qhn)와 P 채널형 MOS 트랜지스터(Qhp)는 입력과 출력의 동작 전압이 상이한 회로, 즉 도 15의 입력 버퍼(INBUF), 강압 회로(PWR), 입출력 회로(IO)를 구성하는 N과 P 채널형 MOS 트랜지스터에 이용된다.
이하, 도면을 이용하여 공정 순으로 설명한다. 우선, 도 17의 (a)에 나타낸 바와 같이, 예를 들어 p-형의 단결정 실리콘으로 이루어지는 반도체 기판(200)을 준비하고, 반도체 기판(200)의 주면에 소자 분리 영역(201)을 형성한다. 소자 분리 영역(201)은, 예를 들어 이하와 같이 하여 형성할 수 있다. 우선, 반도체 기판(200)의 주면 상에 실리콘 산화막(SiO2) 및 실리콘 질화막(Si3N4)을 순차 형성하고, 이 실리콘 질화막을 패터닝된 포토 레지스트 막을 이용하여 에칭하고, 이 에칭된 실리콘 질화막을 마스크로 하여 반도체 기판(200)에 트렌치형의 분리 영역을 형성한다. 그 후, 트렌치형의 분리 영역을 매립하는 절연막, 예를 들어 실리콘 산화막을 퇴적하고, CMP 기법 등을 이용하여 트렌치 분리 영역 이외의 영역의 실리콘 산화막을 제거하고, 더욱이 습식 에칭 기법 등에 의해 실리콘 질화막을 제거한다. 이에 의해 소자 분리 영역 (트렌치 분리)(201)이 형성된다. 소자 분리 영역은, 트렌치형의 분리 영역에 한정되는 것은 아니고, 예를 들어 LOCOS (Local Oxidization of Silicon) 기법에 의해 형성된 필드 절연막으로 형성하여도 된다. 다음의 이온 주입 공정에 의한 반도체 기판 표면의 손상을 완화하기 위하여, 얇은 실리콘 산화막을 퇴적시킨다.
그 후 패터닝된 포토 레지스트 막을 마스크로 하여 불순물을 이온 주입하고, 도 17의 (b)에 나타낸 바와 같이, p 웰(210, 212) 및 n 웰(211, 213)을 형성한다. p 웰에는 p형의 도전형을 나타내는 불순물 예를 들어 보론(B) 또는 불화 보론(BF2)을 이온 주입하고, n 웰에는 n형의 도전형을 나타내는 불순물 예를 들어 인(P), 비소(As)를 이온 주입한다. 그 후, 각 웰 영역에 MOSFET의 임계치를 제어하기 위한 불순물 [N 채널형 MOS 트랜지스터에서는 n형의 도전형을 나타내는 불순물(P), P 채널형 MOS 트랜지스터에서는 p형의 도전형을 나타내는 불순물(BF2)]을 이온 주입한다.
이어서 도 17의 (b)에 나타낸 바와 같이, 게이트 절연막으로 되는 실리콘 산화막(221)을 형성한다. 이 때에, 고 내압부에는 후막 게이트 산화막, 주변 회로부와 메모리 셀 부에는 박막 게이트 산화막을 포토 리소그래피, 에칭 기술을 이용하여 형성하였다. 본 실시예에서는, 후막 게이트 산화막의 막 두께는 외부 입출력에서 3.3V에 대응하기 위하여 8.0nm, 박막 게이트 산화막은 대기시에 있어서의 게이트 누설 전류가 문제로 되는 3.0nm로 하였다. 고 내압부 이외의 산화막을 포토 리소그래피, 습식 에칭 기술에 의해 제거한 후에, 다시, 열산화하여 열산화하는 것에 의해 2종류의 막 두께의 산화막이 형성된다. 그 후, 게이트 전극용의 다결정 실리콘 막(222)을 퇴적하고, 레지스트 마스크(223)를 이용하여 N과 P 채널형 MOS의 전극 영역에 각각 n형/p형의 불순물 (인, 보론)을 이온 주입한다.
도 18의 (a)에 나타낸 바와 같이, 포토 리소그래피, 드라이 에칭을 이용하여 가공하는 것에 의해 게이트 전극(230, 231, 232, 233, 234, 235)이 형성된다. 이어서 도 18의 (b)에 나타낸 바와 같이 엑스텐션 영역에 되는 반도체 영역 및 그와 펀치 스루를 억제하기 위한 반대의 도전형 (웰과 동일한 도전형으로 웰 영역보다도 고 농도)의 반도체 영역을 이온 주입법으로 형성한다. N 채널형 MOS 트랜지스터에 있어서는 메모리 셀 부(MC)와 주변 회로부(PERI)와 고 내압부(HV)에서 각각 마스크 (공정)를 변경하여 이온 주입을 행한다. 메모리 셀 부(MC)에 있어서는 스탠바이시의 GIDL 전류를 저감하기 위하여 n형의 불순물인 인, p형의 불순물 (보론)을 주입하는 것에 의해 n형 반도체 영역(241, 242)과 p형 반도체 영역(243, 244)을 형성한다. 그 때에는 다른 영역 (P 채널형 MOS 트랜지스터 영역, 주변 회로부, 고 내압부 영역)은 레지스트로 마스크된다. 주변 회로부(PERI)에 있어서는 고속 동작을 실현하기 위하여 n형 불순물인 비소, p형 불순물 (비소)을 주입하는 것에 의해 n형 반도체 영역(245, 246)과 p형 반도체 영역(247, 248)을 형성한다. 그 때에는 다른 영역 (P 채널형 MOS 트랜지스터 영역, 메모리 셀 부, 고 내압부 영역)은 레지스트로 마스크된다. 이어서 도 18의 (c)에 나타낸 바와 같이, P 채널형 MOS 트랜지스터로 되는 n형 웰 영역(211)에는 p형 불순물(보론), n형 불순물(As)을 주입하는 것에 의해 엑스텐션 영역으로 되는 반도체 영역(251, 254, 255, 256), 펀치 스루를 억제하기 위한, 웰과 동일 도전형이고 웰 영역보다도 고 농도인 반도체 영역(253, 254, 257, 258)을 형성한다. P 채널형 MOS 트랜지스터는 메모리 셀 부(MC), 주변 회로부(PERI)에서 불순물의 종류, 이온 주입의 조건 (에너지)을 변경하지 않기 때문에, 동일한 마스크 (공정)에서 행하고, 이온 주입하는 때에는 N 채널형 MOS 트랜지스터로 되는 영역 및 고 내압부(HV)의 P 채널형 MOS 트랜지스터로 되는 영역은 레지스트로 마스크한다. 고 내압부의 N 채널형 MOS 트랜지스터는 에지단의 종 방향 전계를 완화하도록 n형의 불순물인 비소 및 인, p형의 불순물(보론)을 주입하는 것에 의해 n형 반도체 영역(259, 260, 261, 262)과 p형 반도체 영역(263, 264)을 형성한다. 분포 계수의 차이에 의해 반도체 표면에 가까운 n형 반도체 영역(259, 260)은 비소에 의해 주로 구성되고, 보다 깊게 주입된 n형 반도체 영역(261, 262)은 인이 주성분으로 된다. 이어서 도 19의 (a)에 도시한 바와 같이, 고 내압부(HV)의 P 채널형 MOS 트랜지스터로 되는 n형 웰 영역(213)에는 p형의 불순물(보론), n형의 불순물(As)을 주입하는 것에 의해, 엑스텐션 영역으로 되는 p형 반도체 영역(266), 펀치 스루를 억제하기 위한, 웰과 동일 도전형이고 웰 영역보다도 고 농도인 반도체 영역(267)을 형성한다. 본 실시예에서는, 고 내압부(HV)와 메모리 셀 부(MC), 주변 회로부(PERI)에서 마스크 (공정, 이온 주입 조건)를 변경하였지만, 내압이 제품의 특성을 만족하는 것이 가능하면, P 채널형 MOS 트랜지스터를 메모리 셀 부(MC), 주변 회로부(PERI), 고 내압부(HV)에서 불순물의 종류, 이온 주입의 조건 (에너지)을 변경하지 않고 한 개의 마스크 (공정)로 행하는 것이 가능하게 된다.
또, 엑스텐션 영역 및 웰과 반대 도전형이고 고 농도인 반도체 영역의 이온 주입의 순서는 묻지 않는다. 즉, N 채널형 MOS 트랜지스터 영역으로 이온 주입보다 먼저 P 채널형 MOS 트랜지스터로 되는 영역의 이온 주입을 행하여도 된다. 또, 도 18의 (b), (c)에 의하면, N 채널형 MOS 트랜지스터 내, 메모리 셀 부, 주변 회로부, 고 내압부의 순으로 이온 주입을 행하고 있지만, 순서는 상관없다. 고 내압부의 이온 주입을 할 때 분순물의 양에 따라서는, 메모리 셀 부, 주변 회로부의 이온 주입시에 마스크로 덮지 않고, 고 내압부를 위하여 마스크를 준비하지 않는 것도 가능하지만, 불순물 양에 차이가 있으면, 도 18의 (c)와 같이 별도의 마스크를 준비할 필요가 있다.
도 19의 (a)에 도시한 바와 같이, 반도체 기판(200) 상에, 예를 들어 CVD 기법으로 실리콘 산화막을 퇴적한 후, 이 실리콘 산화막을 이방성 에칭하는 것에 의해, 게이트 전극(230, 231, 232, 233, 234, 235)의 측벽에 측벽 스페이서 (게이트 측벽막)(265)를 각각 형성한다. 이어서 도 19의 (b)에 도시한 바와 같이, 포토 레지스트 막(270)을 마스크로 하여, n 웰(210, 212)에 p형 불순물(보론)을 이온 주입하고, n 웰 상의 게이트 전극(231, 232, 235)의 양측에 p형 반도체 영역(271)을 형성한다. p형 반도체 영역(271)은, 게이트 전극(231, 232, 235) 및 측벽 스페이서(265)에 대하여 자기 정합적으로 형성되고, p 채널 MISFET의 소스, 드레인 영역으로서 기능한다. 마찬가지로, 포토 레지스트 막을 마스크로 하여 p 웰(211, 213)에 n형 불순물(As)을 이온 주입하고, 전극과 콘택트를 취하는 것으로 되는 n형 반도체 영역(280)을 형성한다. n형 반도체 영역은, 게이트 전극(230, 233, 234) 및 측벽 스페이서(265)에 대하여 자기 정합적으로 형성된다. 또, n형 반도체 영역(280)은, n 채널 MISFET의 소스, 드레인 영역으로서 기능한다. 그 결과, 측벽 스페이서(265)의 형성 전에 저 농도의 불순물 반도체 영역을 형성하고, 측벽 스페이서(265)의 형성 후에 고 농도의 불순물 반도체 영역을 형성하는 LDD (Lightly Doped Drain) 구조의 트랜지스터가 각각의 영역에 형성된다 [도 19의 (c)]. 또, 본 실시예에서는 N 채널형 MOS 트랜지스터의 소스, 드레인 영역을 먼저 형성하였지만, P 채널형 MOS 트랜지스터를 먼저 형성하여도 된다.
이어서 도 20에 나타낸 바와 같이, 실리콘 산화막을 에칭하고, 소스, 드레인 반도체 영역의 표면을 노출시켜, 고 융점 금속막 (Co, Ti, W, Mo, Ta)을 퇴적시켜, 어닐링하고, 미 반응의 고 융점 금속막을 제거하는 것에 의해 게이트 전극(230, 231, 232, 233, 234, 235) 및 소스, 드레인을 형성하는 반도체 영역의 표면의 일부를 실리사이드화(290, 291)시킨다. 그 후, 실리콘 질화막(292)을 퇴적시킨다.
도 19의 (b)에 나타낸 바와 같이, 반도체 기판(200) 상에 CVD 기법 또는 스퍼터링 기법으로 실리콘 산화막을 퇴적한 후, 그 실리콘 산화막을, 예를 들어 CMP 기법으로 연마하는 것에 의해, 표면이 평탄화된 제1 층간 절연막(300)을 형성한다. 이어서, 포토 리소그래피 기술을 이용하여 제1 층간 절연막(300)에 접속 구멍을 형성한다. 이 접속 구멍은, n형 반도체 영역 또는 p형 반도체 영역 상의 필요 부분에 형성한다. 접속 구멍 내에 플러그를, 예를 들어 이하와 같이 하여 형성한다. 우선, 접속 구멍의 내부를 포함하는 반도체 기판(200)의 전면에 질화 티탄막(301)을 형성한다. 질화 티탄막은, 예를 들어 CVD 기법에 의해 형성할 수 있다. CVD 기법은 피막의 단차 피복성이 뛰어나기 때문에, 미세한 접속 구멍 내에도 균일한 막 두께로 질화 티탄막을 형성하는 것이 가능하다. 이어서, 접속 구멍을 매립하는 금속 (리튬) 막(302)을 형성한다. 금속막은, 예를 들어 CVD 기법으로 형성할 수 있다. 이어서, 접속 구멍 이외의 영역의 금속막 및 질화 티탄 막을, 예를 들어 CMP 기법에 의해 제거하여 플러그를 형성할 수 있다. 이와 같은 실리사이드 층을 형성하는 것에 의해, 접속 구멍(12)의 저부에서의 콘택트 저항을 저감할 수 있다. 마찬가지로 하여 제2 층간 절연막(310)에 접속 구멍을 형성한다. 접속 구멍은 질화 티탄막(311)과 금속 (텅스텐) 막(312)에 의해 형성된다. 이들의 플러그는 로컬 배선의 접속에 이용된다. 이어서, 반도체 기판(200)의 전면에, CVD 기법 또는 스퍼터링 기법에 의해 예를 들어 질화 티탄막(321)과 알루미늄 막(322)을 형성하고, 퇴적시킨 막을 포토 리소그래피 기술에 의해 패터닝하고, 제1 배선층의 배선을 형성한다. 제1 층의 배선은 메모리 부에서는 비트 선 등에 이용된다. 배선을 덮는 절연막, 예를 들어 실리콘 산화막을 형성하고, 이 절연막을 CMP 기법에 의해 평탄화하여 제2 층간 절연막(330)을 형성한다. 제2 층간 절연막(330) 상에 접속 구멍이 형성되는 영역에 개구를 갖는 포토 레지스트 막을 형성하고, 이 포토 레지스트 막을 마스크로 하여 에칭을 행한다. 이에 의해 제2 층간 절연막(330)의 소정의 영역에 접속 구멍을 형성한다. 접소 구멍 내에 플러그를 형성한다. 플러그는 이하와 같이 하여 형성할 수 있다. 우선, 접속 구멍의 내부를 포함하는 반도체 기판(200)의 전면에 배리어 금속층(340)을 형성하고, 더욱이 접속 구멍을 매립하는 금속 (텅스텐) 막(341)을 형성한다. 그 후, 접속 구멍 이외의 영역의 금속막 및 배리어 금속층을 CMP 기법에 의해 제거하여 플러그를 형성한다. 배리어 금속층은 제2 층간 절연막(330) 등 주변으로의 텅스텐의 확산을 방지하는 기능을 갖고, 예를 들어 질화 티탄막을 예시할 수 있다. 또, 질화 티탄막에 한하지 않고, 텅스텐의 확산 방지 기능을 갖는 한 다른 금속막이어도 된다. 예를 들어 질화 티탄 대신에 탄탈 (Ta), 질화 탄탈 (TaN)을 이용하는 것도 가능하다. 제1 배선층과 마찬가지로, 제2 배선층의 배선(351, 352)을 형성한다. 배선을 덮는 절연막을 형성하고, 이 절연막을 CMP 기법에 의해 평탄화하여 제3 층간 절연막(360)을 형성한다. 제3 층간 절연막(360) 상에 제2 층간 절연막(330)에서와 마찬가지로 접속 구멍을 형성하고, 접속 구멍 내에 플러그(361, 362)를 형성한다. 제2 배선층과 마찬가지로, 제3 배선층의 배선(363, 364)을 형성한다. 배선을 덮는 절연막(370)을 형성하고, 이 절연막의 위에 질화 실리콘 막을 패시베이션 막(371)으로서 형성한다. 제품으로서 출하하기 전에는 검사 공정, 수지 밀봉 공정 등이 있다.
비소를 엑스텐션 영역과 콘택트를 취하는 영역에 주입한 경우와 인을 엑스텐션 영역에 적용한 본 디바이스 구조를 이용한 메모리 셀을 시작한 결과, 스탠바이 전류는 25℃, 90℃에 있어서 약 50% 저감할 수 있는 것을 알았다. 즉, 통상 동작의 온도뿐 아니라, 고온에 있어서도 반도체 장치의 스탠바이 전류를 제어하는 것이 가능하고, 본 구조를 취하는 것에 의해 제품의 동작 보증 온도 (예를 들어 70℃ 이하)를 높게 설정하는 것이 가능하다고 하는 효과를 갖는다.
박막 NMOS에 본 디바이스 구조를 취하는 것에 의해, 반도체 장치의 스탠바이 전류가 종래 As 구조에서의 2.5μA로부터 1.0μA 정도로 저감되는 것이 가능하다. 이 효과는, 스탠바이 전류의 주 성분이 NMOS의 GIDL 전류 (약 70% 정도)인 것에 기인하다.
또, 메모리 셀 부의 N 채널형 MOS 트랜지스터의 엑스텐션 영역에는 인만을 이용하였지만, 고속 동작을 위하여 인 및 비소를 주입하는 것도 있다. 이 경우에는, 이온 원이 2종류 필요하게 되지만 구동 전류가 늘어난다고 하는 효과가 나온다. 구조는 고 내압부의 N 채널형 MOS 트랜지스터와 유사하다. 고 내압 MOS보다도 낮은 에너지에서 이온 주입을 행할 필요가 있기 때문에, 고 내압부의 엑스텐션 영역의 이온 주입을 하는 때와 마스크를 변경할 필요가 있고, 그 결과 반도체 영역의 넓이는 고 내압부의 그 것보다 좁게 된다.
〈실시예 4〉
도 8은, 본 발명을 마이크로 프로세서에 적용한 실시예를 나타내고 있다. MOS 트랜지스터의 게이트에 사용되는 절연막이 4nm 이하이든지, 터널 누설 전류가 전원 전압 1.5V에서, 10-12A/μm2 이상인 반도체 집적 회로 제조 기술을 이용하여 단결정 실리콘과 같은 반도체 기판에 형성된다.
마이크로 프로세서(130)는, IP 회로(133), 캐쉬 메모리(131) 및 CPU(132)에 의해 구성되어 있다. 또, 동작 및 대기 상태를 콘트롤하는 콘트롤 회로(134)도 마이크로 프로세서(130)에 탑재되어 있다.
캐쉬 메모리(131)의 접지 소스 전극선(VSSM)은, N 채널형 MOS 트랜지스터(MN200)를 통하여 접지 전위보다 높은 전위(VSSS)에 접속되어, 또 N 채널형 MOS 트랜지스터(MN201)를 통하여 접지 전위(VSS)에 접속되어 있다. N 채널형 MOS 트랜지스터(MN200)의 게이트 전극에는 제어 신호(STBY0)가 접속되어 있다. N 채널형 MOS 트랜지스터(MN201)의 게이트 전극에는 제어 신호(ACTV0)가 접속되어 있다.
CPU 회로(132)의 접지 소스 전극선(VSSM)은, N 채널형 MOS 트랜지스터(MN202)를 통하여 접지 전위보다 높은 전위(VSSS)에 접속되고, 또 N 채널형 MOS 트랜지스터(MN203)를 통하여 접지 전위(VSS)에 접속되어 있다. N 채널형 MOS 트랜지스터(202)의 게이트 전극에는 제어 신호(STBY1)가 접속되어 있다. N 채널형 MOS 트랜지스터(MN203)의 게이트 전극에는 제어 신호(ACTV1)가 접속되어 있다.
IP 회로(133)의 접지 소스 전극선(VSSM)은, N 채널형 MOS 트랜지스터(MN204)를 통하여 접지 전위보다 높은 전위(VSSS)에 접속되고, 또 N 채널형 MOS 트랜지스터(MN205)를 통하여 접지 전위(VSS)에 접속되어 있다. N 채널형 MOS 트랜지스터(MN204)의 게이트 전극에는 제어 신호(STBY2)가 접속되어 있다. N 채널형 MOS 트랜지스터(MN205)의 게이트 전극에는 제어 신호(ACTV2)가 접속되어 있다.
제어 신호(STBY0)가 "H", ACTV0이 "L"로 되면, 캐쉬 메모리(131)는, 대기 상태로 되고, VSSM의 전위가 접지 전위보다 높은 전압(VSSS) 예를 들어 0.5V로 된다. 이 때 MOS 트랜지스터의 게이트 소스 간에 인가되는 전압이 내려가, 게이트 터널 누설 전류가 저감된다. 단, 캐쉬 메모리 내의 데이터는 파괴되지 않고 유지된다.
제어 신호(STBY0)가 "L", ACTV0가 "H"로 되면, 캐쉬 메모리(131)는, 동작 상태로 되고, VSSM의 전위가 접지 전위(VSS)로 된다. 이 경우 MOS 트랜지스터의 게이트 터널 누설 전류는 대기시에 비하여 증가한다.
제어 신호(STBY1)이 "H", ACTV1이 "L"로 되면, CPU 회로(132)는 대기 상태로 되고, VSSM의 전위가 접지 전위보다 높은 전압(VSSS) 예를 들어 0.5V로 된다. 이 때 MOS 트랜지스터의 게이트 소스 간에 인가되는 전압이 내려가, 게이트 터널 누설 전류가 저감된다. 단, 레지스터 파일 및 매치 내의 데이터는 파괴되지 않고 유지된다.
제어 신호(STBY1)가 "L", ACTV1이 "H"로 되면, CPU 회로(132)는, 동작 상태로 되고, VSSM의 전위가 접지 전위(VSS)로 된다. 이 때 MOS 트랜지스터의 게이트 터널 누설 전류는 대기시에 비하여 증가한다.
제어 신호(STBY2)가 "H", ACTV2가 "L"로 되면, IP138은, 대기 상태로 되고, VSSM의 전위가 접지 전위보다 높은 전압(VSSS) 예를 들어 0.5V로 된다. 이 때 MOS 트랜지스터의 게이트 소스 간에 인가되는 전압이 내려가, 게이트 터널 누설 전류가 저감된다.
제어 신호(STBY2)가 "L", ACTV2가 "H"로 되면, IP138은, 동작 상태로 되고, VSSM의 전위가 접지 전위(VSS)로 되고, 이 경우 MOS 트랜지스터의 게이트 터널 누설 전류는 대기시에 비하여 증가한다.
〈실시예 5〉
도 9는, 본 발명을 마이크로 프로세서에 적용한 실시예를 나타내고 있다. MOS 트랜지스터의 게이트에 사용되는 절연막이 4nm 이하이든지, 터널 누설 전류가 전원 전압 1.5V에서, 10-12A/μm2 이상인 반도체 집적 회로 제조 기술을 이용하여 단결정 실리콘과 같은 반도체 기판에 형성된다.
마이크로 프로세서(135)는, IP 회로(138), 캐쉬 메모리(136) 및 CPU(137)로 구성되어 있다. 또, 동작 및 대기 상태를 콘트롤하는 콘트롤 회로(139)도 마이크로 프로세서(135)에 탑재되어 있다.
캐쉬 메모리(136)의 전원 소스 전극선(VDDM)은, P 채널형 MOS 트랜지스터(MP200)를 통하여 전원 전위보다 낮은 전위(VDDD)에 접속되고, 또 P 채널형 MOS 트랜지스터(MP201)를 통하여 전원 전위(VDD)에 접속되어 있다. P 채널형 MOS 트랜지스터(MP200)의 게이트 전극에는 제어 신호(STBYB0)가 접속되어 있다. P 채널형 MOS 트랜지스터(MP201)의 게이트 전극에는 제어 신호(ACTVB0)가 접속되어 있다.
CPU 회로(137)의 전원 소스 전극선(VDDM)은, P 채널형 MOS 트랜지스터(MP202)를 통하여 전원 전위보다 낮은 전위(VDDD)에 접속되고, 또 P 채널형 MOS 트랜지스터(MP203)를 통하여 전원 전위(VDD)에 접속되어 있다. P 채널형 MOS 트랜지스터(MP202)의 게이트 전극에는 제어 신호(STBYB1)가 접속되어 있다. P 채널형 MOS 트랜지스터(MP203)의 게이트 전극에는 제어 신호(ACTVB1)가 접속되어 있다.
IP 회로(138)의 전원 소스 전극선(VDDM)은, P 채널형 MOS 트랜지스터(MP204)를 통하여 전원 전위보다 낮은 전위(VDDD)에 접속되고, 또 P 채널형 MOS 트랜지스터(MP205)를 통하여 전원 전위(VDD)에 접속되어 있다.
P 채널형 MOS 트랜지스터(MP204)의 게이트 전극에는 제어 신호(STBYB2)가 접속되어 있다. P 채널형 MOS 트랜지스터(MP205)의 게이트 전극에는 제어 신호(ACTVB2)가 접속되어 있다.
제어 신호(STBYB0)가 "L", ACTVB0가 "H"로 되면, 캐쉬 메모리(136)는, 대기 상태로 되고, VDDM의 전위가 전원 전위보다 낮은 전압(VDDD) 예를 들어 1.0V로 된다. 이 때 MOS 트랜지스터의 게이트 소스 간에 인가되는 전압이 내려가, 게이트 터널 누설 전류가 저감된다. 단, 캐쉬 메모리 내의 데이터는 파괴되지 않고 유지된다.
제어 신호(STBYB0)가 "H", ACTVB0가 "L"로 되면, 캐쉬 메모리(136)는, 동작 상태로 되고, VDDM의 전위가 전원 전위(VDD)로 된다. 이 때 MOS 트랜지스터의 게이트 터널 누설 전류는 대기시에 비하여 증가한다.
제어 신호(STBYB1)가 "L", ACTVB1가 "H"로 되면, CPU 회로(137)는, 대기 상태로 되고, VDDM의 전위가 전원 전위보다 낮은 전압(VDDD) 예를 들어 1.0V로 된다. 이 때 MOS 트랜지스터의 게이트 소스 간에 인가되는 전압이 내려가, 게이트 터널 누설 전류가 저감된다. 단, 레지스터 파일 및 래치 내의 데이터는 파괴되지 않고 유지된다.
제어 신호(STBYB1)가 "H", ACTVB1가 "L"로 되면, CPU 회로(137)는, 동작 상태로 되고, VDDM의 전위가 전원 전위(VDD)로 된다. 이 경우 MOS 트랜지스터의 게이트 터널 누설 전류는 대기시에 비하여 증가한다.
제어 신호(STBYB2)가 "L", ACTVB2가 "H"로 되면, IP 회로(138)는, 대기 상태로 되고, VDDM의 전위가 전원 전위보다 낮은 전압(VDDD) 예를 들어 1.0V로 된다. 이 때 MOS 트랜지스터의 게이트 소스 간에 인가되는 전압이 내려가, 게이트 터널 누설 전류가 저감된다.
제어 신호(STBYB2)가 "H", ACTVB2가 "L"로 되면, IP 회로(138)는, 동작 상태로 되고, VDDM의 전위가 전원 전위(VDD)로 된다. 이 경우 MOS 트랜지스터의 게이트 터널 누설 전류는 대기시에 비하여 증가한다.
〈실시예 6〉
도 10은, 본 발명을 사용한 SRAM 또는 마이크로 프로세서를 휴대 전화 등의 전지로 동작하는 시스템에 응용한 실시예를 나타내고 있다.
휴대 전화(140)에는, 전지(141)와 실시예 3에서 기술한 SRAM, 실시예 4에서 기술한 마이크로 프로세서(130)가 탑재되어 있다. 전지 구동하기 위한 단자와 SRAM과 마이크로 프로세서가 단일의 반도체 기판에 탑재되어 있는 반도체 장치로 이루어진다. 또 접지 전위보다 높은 전압(VSSS) 예를 들어 0.5V를 전원 전위(VDD)로부터 생성하는 회로(143)도 탑재되어 있다.
SRAM(98)은 CS가 "L"의 경우에 대기 상태로 되고 접지 전극이 0.5V로 되고 게이트 터널 누설 전류가 저감된다.
마이크로 프로세서(130)는 STBY가 "H"이고 ACTV가 "L"인 때 대기 상태로 되고 접지 전극이 0.5V로 되고 게이트 터널 누설 전류가 저감된다.
이 결과 전지의 수명을 늘리는 것이 가능하게 된다.
〈실시예 6〉
도 10은, 본 발명을 사용한 SRAM 또는 마이크로 프로세서를 휴대 전화 등의 전지로 동작하는 시스템에 응용한 실시예를 나타내고 있다.
휴대 전화(140)에는, 전지(141)와 실시예 3에서 기술한 SRAM, 실시예 4에서 기술한 마이크로 프로세서(130)가 탑재되어 있다. 전지 구동하기 위한 단자와 SRAM과 마이크로 프로세서가 단일의 반도체 기판에 탑재되어 있는 반도체 장치로 이루어진다. 또 접지 전위보다 높은 전압(VSSS) 예를 들어 0.5V를 전원 전위(VDD)로부터 생성하는 회로(143)도 탑재되어 있다.
SRAM(98)은 CS가 "L"의 경우에 대기 상태로 되고 접지 전극이 0.5V로 되고 게이트 터널 누설 전류가 저감된다.
마이크로 프로세서(130)는 STBY가 "H"이고 ACTV가 "L"인 때 대기 상태로 되고 접지 전극이 0.5V로 되고 게이트 터널 누설 전류가 저감된다.
이 결과 전지의 수명을 늘리는 것이 가능하게 된다.
<실시예 7〉
도 11은, 본 발명을 사용한 SRAM 또는 마이크로 프로세서를 휴대 전화 등의 전지로 동작하는 시스템에 응용한 실시예를 나타내고 있다.
휴대 전화(144)에는, 전지(141)와 SRAM(146), 마이크로 프로세서(147)가 탑재되어 있다. SRAM(146)과 마이크로 프로세서(147)의 전원(VDDI)을 공급하는 전원 칩(145)도 탑재되어 있다.
도 12에 동작 파형을 나타낸다. 동작시에는 스탠바이 신호(STBY)가 "L"로 되고 SRAM(146)과 마이크로 프로세서(147)에 전원 전위(VDD)가 부여된다.
대기시에는 스탠바이 신호(STBY)가 "H"로 되고 SRAM(146)과 마이크로 프로세서(147)에 전원 전위(VDD)보다 낮은 전위가 부여된다. 이 때 게이트 터널 누설 전류 및 GIDL 전류가 저감된다. 이 결과 전지의 수명을 늘리는 것이 가능하게 된다.
또, 본문 중의 MOS 트랜지스터를 MIS 트랜지스터에 적용하여도 된다.
CELL: SRAM 메모리 셀
MN: N 채널형 MOS 트랜지스터
MP: P 채널형 MOS 트랜지스터
INV: 인버터 회로
CINV: 클록 인버터 회로
LATCH: 래치 회로
NAND: NAND 회로
AND: AND 회로
N: 접속 노드
I: 입력 신호
O: 출력 신호
NL, NR: SRAM 메모리 셀 내부 노드
VDD: 전원 전위
VDDD: 전원 전위보다 낮은 전위
VCC: 외부 패드로부터 공급되는 고 전위 측의 전원 전위
VDDM: 전원 소스 전극선
VSS: 접지 전위
VSSS: 접지 전위보다 높은 전위
VSSM: 접지 소스 전극선
DT, DB: 데이터 선
SWL: 서브워드 선
STBY: 대기 선택 신호
ACTV: 동작 선택 신호
ACVSSM: 제어 신호
STVSSM: 제어 신호
CVDDD: 제어 신호
EQ: 이퀄라이즈 프리챠지 회로 제어 신호
YSW, YSWB: Y 스위치 제어 신호
SA: 센스 앰프 제어 신호
RBC, RBCB: 판독 데이터 출력 제어 신호
WBC, WBCB: 기입 데이터 입력 제어 신호
CS: 칩 선택 신호
WE: 기입 선택 신호
AY: Y 어드레스
MAT: 매트 선택 신호
ATD: ATD 펄스
98, 146: SRAM
99, 100: 이퀄라이즈, 프리챠지 회로
101, 102: Y 스위치 회로
103: 센스 앰프 회로
104: 리드 데이터 드라이브 회로
105: 라이트 앰프 회로
106: 기본 유닛
108: 메모리 셀 매트
109, 110: 스위치 회로
111: 데이터 버스
114: 워드 디코더 및 워드 드라이버
115: 프리 디코더
116: 어드레스 및 제어 신호
117: 제어 회로
130, 135, 147: 마이크로 프로세서
131, 136: 캐쉬 메모리
132, 137: CPU 회로
133, 138: IP 회로
134, 139: 콘트롤 회로
140, 144: 휴대 전화 시스템
141: 전지
143, 145: 전원 회로
FMAT: 고속 매트 선택 신호
PWR: 강압 회로
INBUF: 입력 버퍼
Qmn, Qmp: 메모리 셀 부의 N 및 P 채널형 MISFET
Qpn, Qpp: 주변 회로 부의 N 및 P 채널형 MISFET
Qhn, Qhp: 고 내압 부의 N 및 P 채널형 MISFET
200: 반도체 기판
201: 소자 분리 영역
210, 211, 212, 213: 웰
221: 절연막
222: 다결정 실리콘 막
223, 270: 레지스트 마스크
230, 231, 232, 233, 234, 235: 게이트 전극
241, 242, 245, 246, 253, 254, 257, 258, 259, 260, 261, 262, 267, 280: n형 반도체 영역
243, 244, 247, 248, 251, 254, 255, 256, 263, 264, 266, 271: p형 반도체 영역
265: 측벽 스페이서
290, 291: 실리사이드 막
292: 실리콘 질화
300, 310, 330, 360, 370: 층간 절연막
301, 311, 321: 질화 티탄 막
302, 312, 322, 341, 352, 364: 금속 막
340, 351, 364: 배리어 금속 층
371: 패시베이션 막

Claims (17)

  1. 입력 버퍼와, 상기 입력 버퍼로부터의 데이터를 디코드 신호로 변환하는 디코더와, 복수의 스태틱형 메모리 셀과, 상기 복수의 스태틱형 메모리 셀의 전원 전압을 제어하는 전원 전압 제어 회로를 구비하는 반도체 장치에 있어서,
    상기 복수의 스태틱형 메모리 셀은,
    그 소스 전극이 전원선에 접속되는 제1 P채널형 MOS 트랜지스터와,
    그 소스 전극이 소스선에 접속되고 그 드레인 전극이 상기 제1 P채널형 MOS 트랜지스터의 드레인 전극에 접속되며, 그 게이트 전극이 상기 제1 P채널형 MOS 트랜지스터의 게이트 전극에 접속되는 제1 N채널형 MOS 트랜지스터와,
    그 소스 전극이 상기 전원선에 접속되는 제2 P채널형 MOS 트랜지스터와,
    그 소스 전극이 상기 소스선에 접속되고 그 드레인 전극이 상기 제2 P채널형 MOS 트랜지스터의 드레인 전극에 접속됨과 함께 상기 제1 P채널형 MOS 트랜지스터 및 상기 제1 N채널형 MOS 트랜지스터의 게이트 전극에 접속되며, 그 게이트 전극이 상기 제2 P채널형 MOS 트랜지스터의 게이트 전극에 접속됨과 함께 상기 제1 P채널형 MOS 트랜지스터 및 상기 제1 N채널형 MOS 트랜지스터의 드레인 전극에 접속되는 제2 N채널형 MOS 트랜지스터
    를 각각 갖고,
    상기 제1 및 제2 P채널형 MOS 트랜지스터와 상기 제1 및 제2 N채널형 MOS 트랜지스터의 게이트 절연막 두께는 4nm 이하이고,
    상기 전원 전압은 상기 전원선과 상기 소스선의 전위차이고, 상기 전원 전압 제어 회로는, 동작 상태에서는 상기 전원 전압을 상기 전원선의 전위인 제1 전위와 접지 전위인 제2 전위와의 전위차인 제1 전압으로 하고, 대기 상태에서는 상기 제1 전위와, 상기 제2 전위보다 높고 상기 제1 전위보다 낮은 제3 전위와의 전위차인 제2 전압으로 하도록 제어하고, 상기 복수의 스태틱형 메모리 셀의 각각을 구성하는 MOS 트랜지스터 중 온 상태에 있는 MOS 트랜지스터의 소스 전극과 게이트 전극 간에 흐르는 게이트 터널 누설 전류를 상기 동작 상태에 비해 상기 대기 상태에서 작게 하고,
    상기 대기 상태에 있어서 상기 복수의 스태틱형 메모리 셀 각각을 구성하는 MOS 트랜지스터는, 기판 전위와 소스 전위가 같고,
    상기 제1 N채널형 MOS 트랜지스터의 드레인 영역 중, 콘택트를 취하는 영역은 비소를 포함하며, 엑스텐션(extension) 영역은 인을 포함하고,
    상기 제2 N채널형 MOS 트랜지스터의 드레인 영역 중, 콘택트를 취하는 영역은 비소를 포함하며, 엑스텐션 영역은 인을 포함하고,
    상기 제1 P채널형 MOS 트랜지스터, 상기 제1 N채널형 MOS 트랜지스터, 상기 제2 P채널형 MOS 트랜지스터, 및 상기 제2 N채널형 MOS 트랜지스터의 게이트 전극에 측벽막이 형성되어 있고,
    상기 반도체 장치는 복수의 매트를 갖고, 상기 복수의 스태틱형 메모리 셀은 상기 매트 단위로 분할되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 전원 전압 제어 회로는 제3 N채널형 MOS 트랜지스터를 갖는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제3 N채널형 MOS 트랜지스터의 드레인 영역은, 콘택트를 취하는 영역 및 엑스텐션 영역에 비소를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제3 N채널형 MOS 트랜지스터의 게이트 전극에 측벽막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 반도체 장치는, 제4 N채널형 MOS 트랜지스터를 갖는 입출력 회로를 더 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제4 N채널형 MOS 트랜지스터의 드레인 영역은, 콘택트를 취하는 영역 및 엑스텐션 영역에 비소를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제4 N채널형 MOS 트랜지스터의 게이트 전극에 측벽막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 반도체 장치는, 상기 전원선과 상기 소스선과의 전위차인 상기 복수의 스태틱형 메모리 셀의 전원 전압을 제어하는 제어 회로로서, 제3 N채널형 MOS 트랜지스터를 갖는 전원 전압 제어 회로를 더 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제3 N채널형 MOS 트랜지스터의 드레인 영역은, 콘택트를 취하는 영역 및 엑스텐션 영역에 비소를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제3 N채널형 MOS 트랜지스터의 게이트 전극에 측벽막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  11. 삭제
  12. 제1항에 있어서,
    상기 복수의 매트는, 그 각각이 2M 비트의 용량을 갖는 8개의 매트로 구성되는 것을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서,
    상기 디코더는, 상기 입력 버퍼로부터의 데이터를 상기 디코드 신호로 변환하여 상기 복수의 매트 각각에 분배하는 프리 디코더와, 상기 복수의 매트 각각의 내부에 배치되는 한편 상기 디코드 신호를 입력하고 출력 신호를 서브 워드 선에 공급하는 워드 디코더를 포함하여 구성되는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 복수의 매트 각각은 복수의 기본 유닛으로부터 구성되고, 상기 기본 유닛 각각은 2 컬럼의 스태틱형 메모리 셀을 포함하여 구성되는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서,
    상기 복수의 스태틱형 메모리 셀 각각은, 상기 제1 부하형 P채널형 MOS 트랜지스터 및 상기 제1 구동형 N채널형 MOS 트랜지스터의 드레인 전극과 상기 제2 부하형 P채널형 MOS 트랜지스터 및 상기 제2 구동형 N채널형 MOS 트랜지스터의 드레인 전극을 데이터 선 쌍에 선택적으로 접속하는 전송형 N채널형 MOS 트랜지스터 쌍을 더 포함하여 구성되고,
    상기 전송형 N채널형 MOS 트랜지스터 쌍의 게이트 전극에는, 상기 서브 워드 선이 접속되는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서,
    상기 복수의 기본 유닛 각각은,
    P채널형 MOS 트랜지스터 쌍 및 N채널형 MOS 트랜지스터 쌍으로 이루어진 플립 플롭과, 상기 플립 플롭을 구성하는 상기 N채널형 MOS 트랜지스터 쌍의 공통 소스에 드레인이 접속되는 N채널형 MOS 트랜지스터와, 상기 플립 플롭을 구성하는 상기 P채널형 MOS 트랜지스터 쌍 및 상기 N채널형 MOS 트랜지스터 쌍의 공통 드레인에 접속된 P채널형 MOS 트랜지스터 쌍으로 이루어진 제1 스위치 회로를 갖는 센스 앰프 회로와,
    상기 데이터 선 쌍과 상기 센스 앰프 회로의 상기 제1 스위치 회로를 접속하는 P채널형 MOS 트랜지스터 쌍 및 N채널형 MOS 트랜지스터 쌍을 갖는 Y 스위치 회로와,
    제1 클록 인버터 쌍 및 인버터를 갖는 라이트 앰프 회로와,
    제2 클록 인버터 쌍을 갖는 리드 데이터 드라이브 회로와,
    상기 전원선과 상기 데이터 선 쌍을 접속하는 P채널형 MOS 트랜지스터 쌍과, 상기 데이터 선 쌍의 한 쪽과 다른 쪽을 서로 접속하는 P채널형 MOS 트랜지스터를 갖는 이퀄라이즈 프리 챠지 회로
    를 더 포함하여 구성되는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    상기 2 컬럼의 스태틱형 메모리 셀의 한 쪽 및 다른 쪽은, 상기 대기 상태에서 각각 상기 데이터 선 쌍의 한 쪽 및 다른 쪽에 상기 제1 전위보다 낮고 상기 제3 전위보다 높은 제4 전위를 공급하기 위한 제2 스위치 회로를 갖고,
    상기 제2 스위치 회로는, 상기 제4 전위와 상기 데이터 선 쌍의 한 쪽을 접속하는 P채널형 MOS 트랜지스터와, 상기 제4 전위와 상기 데이터 선 쌍의 다른 쪽을 접속하는 P채널형 MOS 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 반도체 장치.
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