CN1144227C - 有用改进位线预充电系统的分层位线结构的半导体存储器 - Google Patents

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Abstract

一种半导体存储器件，包括一个主位线对、多个子位线对、多个选择晶体管对、多个字线、多个存储单元、多个第一预充电电路和一个读出发大器。各子位线对沿主位线对排列成直线；选择晶体管连接在主位线对和相应的子位线对之间且根据规定的选择信号导通；字线与各子位线相交；每一存储单元置于各子位线与字线的交点并与之连接；第一预充电电路对应于子位线对设置；读出放大器与所述主位线对相连，用于放大主位线对的各主位线之间的电位差。

Description

有用改进位线预充电系统的 分层位线结构的半导体存储器
本发明涉及到一种半导体存储器件，更确切地说是涉及到带有分层位线结构的动态随机存取存储器(DRAM)中位线预充电电路的一种改进。
为了以小的芯片面积来实现高的存储容量，通常提出了带有所谓分层位线结构的DRAM。在这种DRAM中，对应于一个主位线对，提供了多个子位线对，而且每一个子位线对都通过两个选择晶体管而连接于主位线。例如，日本专利公开第60-234296(1985)号公开了一种只将选定块中的子位线对连接到主位线对的技术。
在带有此种分层位线结构的DRAM中，在数据读出之前也必须使主位线对和子位线对预充电到规定的预充电电压(中间电位Vcc/2)。然而，若对应于一个主位线对只有一个预充电电路，由于预充电电位是通过主位线对和选择晶体管而加于子位线对的，就需要很长的时间才能使子位线对达到规定的预充电电位。而且，非选定块中的子位线对从主位线对断开造成电学浮置态，因此，在非选定周期内即使子位线对被预充电到规定的预充电电位，其电位也被降低了。因此，主位线对和子位线对每次都须预充电，后者连接于前者。前述的第60-234296号日本专利公开既未公开也未建议对主位线对和子位线对进行预充电的方法。
因而，本发明的第一个目的是提供一种具有高的读出速度的分层位线结构的半导体存储器件。
本发明的另一目的是提供一种能够高速地预充电子位线对的分层位线结构的半导体存储器件。
本发明的又一目的是提供一种直至数据读出之前的时刻仍能使子位线对的电位保持在一个规定的预充电电位的半导体存储器件。
本发明的另一目的是提供一种无需增大芯片面积而能够高速地向子位线对预充电的半导体存储器件。
根据本发明第一方面的半导体存储器件包含一个主位线对、多个子位线对、多个选择晶体管对、多个字线、多个存储单元、多个预充电装置和读出放大器。多个子位线对沿主位线排列。所述多个选择晶体管对中的每一个连接在主位线对与相应的子位线对之间，并根据规定的选择信号而导通。多个字线与多个子位线对相交。对应于多个子位线对的各子位线与多个字线之间的交点，提供了多个存储单元。多个存储单元的每一个与相应的子位线和相应的字线相连接。预充电装置直接将上述多个子位线对预充电到规定的预充电电位。读出放大器与主位线对相连接，用于放大主位线对的主位线之间的电位差。相应的子位线对通过各自的选择晶体管连接到主位线对。
根据本发明第二方面的半导体器件包含一个半导体衬底、多个存储单元块、多个主位线以及一个预充电电位发生装置。多个存储单元块按行方向排列在半导体衬底上。多个主位线对纵向跨过多个存储单元块而排列在半导体衬底上。预充电电位发生电路产生规定的预充电电位。多个存储单元块的每一个包括多个子位线对、多个第一选择晶体管对、多个字线、多个存储单元、一个第一预充电电位馈线、一个第一预充电控制线、一个第二预充电控制线、多个第一预充电晶体管以及多个第二预充电晶体管。多个子位线对对应于多个主位线对而提供。在多个存储单元块的每一个中，多个子位线对的第一和第二子位线分别沿相应的主位线对排列成直线。多个选择晶体管对对应于多个子位线对而提供，并根据规定的块选择信号而进入导电状态。多个选择晶体管对的每一个连接在相应主位线对与相应子位线对之间。多个字线排列成与多个子位线对的第一和第二子位线相交。多个存储单元对应于多个子位线对的第一和第二子位线与多个字线之间的交点而提供。多个存储单元的每一个连接到相应的子位线和相应的字线。第一预充电电位馈线沿多个字线排列在多个子位线对的第一和第二子位线之间。第一预充电电位馈线加有从预充电电位发生电路送出的预充电电位。第一预充电控制线排列在第一预充电电位馈线和字线之间，此字线沿多个字线排列在其一侧。第二预充电控制线排列在第一预充电电位馈线和字线之间，此字线沿多个字线排列在其另一侧。多个第一预充电晶体管对应于多个子位线对的第一子位线而提供。多个预充电晶体管的每一个连接在相应的第一子位线和第一预充电电位馈送电路之间，且其控制电极连接于第一预充电控制线。多个第二预充电晶体管对应于多个子位线对的第二子位线而提供。多个第二预充电晶体管的每一个连接在相应的第二子位线和第一预充电电位馈线之间，且其控制电极连接于第二预充电控制线。
在根据本发明第一方面的半导体存储器件中，每一个第一预充电电路对应于每一个带有所谓开放位线结构的子位线对而提供，从而每一个子位线对直接被充电。因此，子位线对的电位高速可靠地达到规定的充电电平。
另一方面，在根据本发明第二方面的半导体存储器件中，预充电电位从预充电电位发生电路送到第一预充电电位馈线，再分别通过第一和第二预充电晶体管送到第一和第二子位线。因此，子位线对被直接预充电，从而其电位高速地可靠地达到规定的预充电电平。而且，第一和第二预充电控制线沿着与字线相同的方向排列在第一和第二子位线之间，从而使第一和第二预充电控制线的增加几乎不增大芯片的面积。
结合附图对本发明进行的下列详细描述将使本发明的前述和其它目的、特征、情况和优点变得更加明显。
图1的框图示出了根据本发明实施例1的DRAM的总体结构；
图2的电路图示出了图1所示存储单元阵列的局部结构；
图3的电路图示出了图2所示一个存储单元的结构；
图4的时间图示出了图2所示DRAM的读操作；
图5的电路图示出了根据本发明实施例2的DRAM中存储单元阵列的局部结构；
图6的平面图示出了根据本发明实施例3的DRAM中存储单元阵列的局部结构；
图7是图6沿A-A线的剖面图；
图8是对应于图6所示存储单元阵列的布线图；
图9的平面图示出了根据本发明实施例4的DRAM中存储单元阵列的局部结构；
图10是图9沿B-B线的剖面图；
图11是一个等效电路图，示出了图9和10所示的二个预充电电位馈线；
图12的电路图示出了根据本发明实施例5的DRAM中存储单元阵列的局部结构；
图13的平面图示出了图12所示存储单元阵列的一部分；
图14的平面图示出根据本发明实施例6的DRAM中存储单元阵列的局部结构；
图15的电路图示出了根据本发明实施例7的DRAM中存储单元阵列的局部结构；以及
图16的电路图示出了图15所示一个子译码器的具体结构。
现参照附图来详细描述本发明的实施例。图中相同的参考号表示相同或相当的部件。
实施例1
图1的框图示出了根据本发明实施例1的DRAM的总体结构。参照图1，此DRAM制作在一个半导体衬底10上。此DRAM包含一个由多个排列成行和列结构的矩阵状存储单元MC组成的存储单元阵列11、一个用来选择存储单元阵列11的一个行的行译码器12、一个用来选择存储单元阵列11的一个列的列译码器13、一个用来放大存储单元阵列11数据的读出放大器系列15、以及一个用来输入和输出列译码器13所选定的列的数据的输入/输出电路14。
此DRAM还包含一个用来分别向行译码器12和列译码器13馈送作为行地址信号和列地址信号的外部地址信号A1-A12的行和列地址缓冲器16、一个用来向输入/输出电路14馈送外部输入数据DQ1-DQ4的输入缓冲器17、一个用来从输入/输出电路14向外部馈送作为输出数据TQ1-TQ4的数据的输出缓冲器18、一个用来根据行和列地址选通信号/RAS和/CAS而产生各种控制信号的时钟发生电路19、以及一个用来产生规定的预充电电位Vcp的预充电电位发生器20。
图2的电路图示出了图1所示存储单元阵列11的四个列。参照图2，存储单元阵列11包含多个主位线对MBL1和/MBL1-MBL4和/MBL4，以及分别对应于主位线对MBL1和/MBL1-MBL4和/MBL4而连接的平衡晶体管Qe1-Qe4。而且对应于主位线对MBL1和/MBL1-MBL4和/MBL4分别连接有读出放大器SA1-SA4。主位线对MBL1和/MBL1-MBL4和/MBL4通过由N沟MOS晶体管对Qc1和/Qc1-Qc4和/Qc4分别构成的列选择门而分别连接到输入/输出线对IO和/IO。由晶体管Qc1和/Qc1组成的列选择门根据列译码器13的列选择信号CS1而导通，从而主位线MBL1和/MBL1分别连接到输入/输出线IO和/IO。由晶体管Qc2和/Qc2组成的列选择门根据列选择信号CS2而导通，从而主位线MBL2和/MBL2分别连接到输入/输出线IO和/IO。由晶体管Qc3和/Qc3组成的列选择门根据列选择信号CS3而导通，从而主位线MBL3和/MBL3分别连接到输入/输出线IO和/IO。由晶体管Qc4和/Qc4组成的列选择门根据列选择信号CS4而导通，从而主位线MBL4和/MBL4分别连接到输入/输出线IO和/IO。读出放大器SA1-SA4包括在图1所示的读出放大器系列15之中，而晶体管Qc1和/Qc1-Qc4和/Qc4以及输入/输出线对IO和/IO包括在图1所示的输入/输出电路14之中。
存储单元阵列11包含多个沿行方向排列的存储单元块。图2代表性地只示出了块B1和B2。在块B1中，子位线SBL11和/SBL11对应于主位线对MBL1和/MBL1而安排。这些子位线SBL11和/SBL11沿主位线对MBL1和/MBL1排列成直线。因此，子位线对SBL11和/SBL11具有所谓的开放位线结构。和主位线对MBL1和/MBL1相似，子位线对SBL21和/SBL21-SBL41和/SBL41分别沿其余的主位线对MBL2和/MBL2-MBL4和/MBL4排列。
在块B1中，选择晶体管对Qs11和/Qs11对应于子位线对SBL11和/SBL11而排列。子位线SBL11通过晶体管Qs11连接到主位线MBL1，而子位线/SBL11通过晶体管/Qs11连接到主位线/MBL1。和子位线对SBL11和/SBL11相似，选择晶体管对Qs21和/Qs21-Qs41和/Qs41分别对应于其余的子位线对SBL21和/SBL21-SBL41和/SBL41而排列。所有这些晶体管Qs11-Qs41和/Qs11…/Qs41根据同一个块选择信号BL1而导通。因此，当块选择信号BL1处于高逻辑电平时，块B1就被选定。
而且在块B1中，多个字线WL排列成与子位线SBL11-SBL41相交，而多个字线WL还排列成与子位线/SBL11-/SBL41相交。图2代表性地分别示出了三个与子位线SBL11-SBL41相交的字线WL以及三个与子位线/SBL11-/SBL41相交的字线WL。
多个存储单元MC对应于子位线SBL11-SBL41和/SBL11-SBL41与字线WL之间的所有交点而排列。图3的电路图示出了图2所示各存储单元MC的结构。参照图3，存储单元的MC包含一个存取晶体管Qm和一个单元电容器Cs。存取晶体管Qm连接在相应的子位线SBL或/SBL和单元电容器Cs之间，且其栅电极连接于相应的字线WL。因此，当字线WL的电位增高时，存取晶体管Qm进入导电态，从而电荷从单元电容器Cs经由存取晶体管Qm流出到子位线SBL或/SBL，或者经由存取晶体晶Qm从子位线SBL或/SBL流入单元电容器Cs。
而且在块B1中，预充电电位馈线PRL1沿字线WL排列在子位线SBL11-SBL41和/SBL11-/SBL41之间。此外，预充电晶体管Qp11-Qp41和/Qp11-/Qp41分别对应于子位线SBL11-SBL41和/SBL11-/SBL41而排列，以便子位线SBLL11-SBL41和/SBL11-/SBL41通过预充电晶体管Qp11-Qp41和/Qp11-/Qp41分别共接到预充电电位馈线PRL1。
预充电晶体管Qp11-Qp41的栅电极共接到排列在图2中预充电电位馈线PRL1左侧的预充电控制线PCL1。另一方面，预充电晶体管/Qp11-/Qp41的栅电极共接到排列在图2中预充电电位馈线PRL1的右侧的预充电控制线/PCL1。因此，所有的预充电晶体管Qp11-Qp41以及/Qp11-Qp41都根据预充电信号PR1而进入导电状态，从而由图1所示的预充电电位发生器20馈向预充电电位馈线PRL1的预充电电位Vpc被加到所有的子位线SBL11-SBL41和/SBL11-/SBL41。提供电源电位的一半，即Vcc/2(以下称为“中间电位”)，作为预充电电位Vpc。因此，所有的子位线SBL11-SBL41和/SBL11-/SBL41都被预充电到中间电位Vcc/2。
块B2的构造基本上与块B1相似。在块B2中，子位线对SBL12和/SBL12-SBL42和/SBL42分别对应于主位线对MBL1和/MBL1-MBL4和/MBL4而排列。而且，选择晶体管对Qs12和/Qs12-Qs42和/Qs42分别对应于子位线对SBL12和/SBL12-SBL42和/SBL42而排列。此外，预充电电位馈线PRL2沿字线WL排列在子位线SBL12-SBL42与子位线/SBL12-/SBL42之间。而且，预充电晶体管Qp12-Qp42和/Qp12-/Qp42分别对应于子位线SBL12-SBL42和/SBL12-/SBL42而排列，以便子位线SBL12-SBL42和/SBL12-/SBL42分别通过预充电晶体管Qp12-Qp42和/Qp12-/Qp42共接于预充电电位馈线PRL2。因此，当块选择信号BS2升高时，此块B2就被选定。而且，当预充电信号PR2升高时，预充电电位Vpc被加于所有的子位线SBL12-SBL42和/SBL12-/SBL42。
现参照图4所示的时间图来描述上述DRAM的读操作。在待用状态下，高电平的平衡信号EQ被加于平衡晶体管Qe1-Qe4的栅极，如图4中(b)所示，主位线MBL1-MBL4的电位从而与主位线/MBL1-/MBL4的电位平衡。此时，平衡晶体管Qe1-Qe4进入导电状态，以致第一主位线的电位高而第二主位线的电位低，从而主位线MBL1-MBL4和/MBL1-/MBL4的全部电位都处于中间电位Vcc/2。
而且，如图4中(e)和(f)所示，所有的块选择信号都处于低逻辑位，从而所有的存储单元块都处于未被选取的状态。因此，块B1中的所有选择晶体管Qs11-Qs41和/Qs11-/Qs41都处于，例如，非导电状态。而且块B2中的所有选择晶体管Qs12-Qs42和/Qs12-/Qs42也都处于非导电状态。
此外，如图4中(c)和(d)所示，所有预充电信号都处于高位。因此，块B1中的所有预充电晶体管Qp11-Qp41和/Qp11-/Qp41都处于例如导电状态。而且，块B2中的所有预充电晶体管Qp12-Qp42和/Qp12-/Qp42也都处于导电状态。因此，从预充电电位发生器20提供给预充电电位馈线PRL1的预充电电位Vpc分别经由预充电晶体管Qp11-Qp41和/Qp11-/Qp41加到子位线SBL11-SBL41和/SBL11-/SBL41。由于提供中间电位Vcc/2作为预充电电位Vpc，故所有子位线SBL11-SBL41和/SBL11-/SBL41都被预充电为中间电位Vcc/2。而且，从预充电电位Vpc分别经由预充电晶体管Qp12-Qp42和/Qp12-/Qp42被加到子位线SBL12-SBL42和/SBL12-/SBL42。因此，所有的子位线SBL12-SBL42和/SBL12-/SBL42也都被预充电到中间电位Vcc/2。
然后，如图4中(e)所示，块选择信号BS1升高，从而选择晶体管Qs11-Qs41和/Qs11-/Qs41进入导电状态，块B1被选定。于是，子位线对SBL11和/SBL11-SBL41和/SBL41分别与主位线对MBL1和/MBL1-MBL4和/MBL4相连接。此时，预充电电位馈线PRL1上的预充电电位Vpc经由预充电晶体管Qp11、子位线SBL11和选择晶体管Qs11提供给主位线MBL1，并且经由预充电晶体管/Qp11、子位线/SBL11和选择晶体管/Qs11供给到主位线/MBL1，同时主位线MBL1和/MBL1由平衡晶体管Qe1彼此短路，从而使主位线对MBL1和/MBL1以及子位线对SBL11和/SBL11正确地预充电到中间电位Vcc/2。与主位线对MBL1和/MBL1以及子位线对SBL11和/SBL11相似，其余的主位线对MBL2和/MBL2-MBL4和/MBL4以及子位线对SBL21和/SBL21-SBL41和/SBL41也都正确地预充电到中间电位Vcc/2。
如图4中(b)和(c)所示，平衡信号EQ和预充电信号PR1都下降，平衡晶体管Qe1-Qe4和预充电晶体管Qp11-Qp41进入非导电状态。于是，主位线对MBL1和/MBL1-MBL4和/MBL4以及子位线对SBL11和/SBL11-SBL41和/SBL41进入电学浮置状态同时保持中间电位Vcc。
然后，如图4中(a)所示，块B1中多个字线WL中的一个字线的电位升高。于是从所有连接于该字线WL的存储单元MC将数据读到相应的子位线。例如，当与子位线SBL11-SBL41相交的字线WL的电位升高时，数据就从所有连接于该字线WL的存储单元MC读到子位线SBL11-SBL41。如果排列在选定字线WL和子位线SBL11之间的交点上的存储单元MC储存有高电平的数据，则子位线SBL11的电位从中间电位Vcc/2稍许增加，如图4中(h)所示。据此，主位线MBL1的电位也从中间电位Vcc/2稍许增加，如图4中(g)所示。因此，在主位线对MBL1和/MBL1中也产生子位线对SBL11和/SBL11中所引起的那种电位差。和主位线对MBL1和/MBL1相似，在其余的位线对MBL1和/MBL2-MBL4和/MBL4中也引起电位差。
然后激活读出放大器SA1-SA4，从而分别放大主位线对MBL1和/MBL1-MBL4和/MBL4中引起的电位差。于是例如如图4中(g)所示，主位线MBL1的电位增高到高电平而主位线/MBL1的电位降低到低电平。于是，子位线SBL11的电位增高到高电平而子位线/SBL11的电位降低到低电平，如图4中(h)所示。在其余的主位线对MBL2和/MBL2-MBL4和/MBL4中，第一个的电位也增高到高电平而第二个的电位降低到低电平。
然后根据列译码器13馈出的列选择信号CS1-CS4来选定一个列。例如当列选择信号CS1升高时，晶体管Qc1和/Qc1进入导电状态，从而主位线对MBL1和/MBL1的电位分别经由晶体管Qc1和/Qc1被传送到输入/输出线IO和/IO。输入/输出线对IO和/IO的电位经由输出缓冲器18被输出到外部作为输出数据。
虽然选定块B1中在字线激活周期内停止了对子位线对SBL11和/SBL11-SNL41和/SBL41的预充电，但在非选定的块B2中仍继续着对子位线对SBL12和/SBL12-SBL42和/SBL42的预充电。而且当这样在非选定的块中继续预充电时，由于这种非选定块中的选择晶体管处于非导电状态，预充电电位Vpc不会传送到主位线对。不管选定了哪个块，主位线对的平衡都必然停止以使在主位线对中能够产生电位差。
如前所述，根据实施例1，预充电电位不是间接地而是直接地提供给子位线对的，无需通过主位线对，从而子位线对被高速地预充电。于是减少了数据读取时间。而且，预充电电位彼此独立地提供给各个子位线对，从而所有的子位线都可靠地被预充电到规定的电位。此外，非选定块中的子位线对是连续地被预充电的，从而当块选定时能够立即从存储单元读出数据。因此，不必每次选块时都对子位线预充电，从而进一步减少了数据读取时间。而且，在主位线之间未连接预充电晶体管，从而由于省去了这种晶体管的占用空间而减小了芯片面积。
实施例2
图5的电路图示出了根据本发明实施例2的DRAM中存储单元阵列的局部结构。参照图5，实施例2配置了一个直接对主位线对进行预充电的电路，这和图2的结构是不相同的。亦即，在主位线MBL1和预充电电位馈线PRL0之间连接有一个N沟MOS晶体管Qp1，而在主位线/MBL1和预充电电位馈线PRL0之间连接有一个N沟MOS晶体管/Qp1。这些预充电晶体管Qp1和/Qp1的栅极馈以等同于馈给平衡晶体管Qe1栅极的预充电/平衡信号PR/EQ的信号。与上述相似，预充电晶体管Qp2和/Qp2-Qq4和/Qp4也分别连接在其它位线对MBL2和/MBL2-MBL4和/MBL4之间。
因此，根据实施例2，根据高电平的预充电/平衡信号PR/EQ，预充电电位Vpc被直接提供给所有的主位线对MBL1和/MBL1-MBL4和/MBL4，从而以高于实施例1的速度使主位线对MBL1和/MBL1-MBL4和/MBL4预充电。
实施例3
图6的平面图示出了根据本发明实施例3的DRAM中存储单元阵列的局部结构。图7是图6沿A-A线的剖面图，图8是对应于图6的布线图。
参照图6-8，安排来保持字线WL的周期性的伪字线被用作预充电控制线PCL1和/PCL1。亦即，预充电控制线PCL1和/PCL1被制作成相似于字线WL。
子位线SBL11-SBL31和/SBL11-/SBL31分别经由接触孔22连接于存取晶体管Qm的第一源/漏区24。存取晶体管Qm的第二源/漏区26经由接触孔28分别连接到储存节点30。源/漏区24和26由制作在p型硅衬底10中的n型扩散区构成。单元平板电极32通过隔离膜(未示出)制作在储存节点30上。单元电容器Cs由储存节点30和单元平板电极32构成。
预充电晶体管Qp11-Qp31和/Qp11-/Qp31的第一源/漏区由单一的一个制作在硅衬底10上的n型扩散区构成。将预充电电位Vpc供给这样的一种公共扩散区。因此，这一n型扩散区就形成一个预充电电位馈线PRL1。另一方面，预充电晶体管Qp11-Qp31和/Qp11-/Qp31的第二源/漏区与邻近的存取晶体管Qm的第一源/漏区24共用一个基础(rendered in common)。因此，当高电平的预充电信号PR1加于预充电控制线PCL1和/PCL1时，所有的预充电晶体管Qp11-Qp31和/Qp11-/Qp31都进入导电状态，从而构成预充电电位馈线PRL1的扩散区上的预充电电位Vpc被馈向所有的子位线SBL11…SBL31和/SBL11-/SBL31。
根据实施例3，安排来保持字线周期性的伪字线被用作预充电控制线PCL1和/PCL1，而预充电控制线PCL1和/PCL1之间的扩散区被用作预充电电位馈线PRL1，从而不会由于配置预充电晶体管而增加芯片面积。
实施例4
图9的平面图示出了根据本发明实施例4的DRAM中存储单元阵列的局部结构。图10是图9沿B-B线的剖面图。
参照图9和10，在由扩散区组成的预充电电位馈线PRL1上制作了一个由多晶硅之类构成的附加预充电电位馈线PRLa，这点与图6所示的结构是不相同的。预充电电位馈线PRL1a制作在与储存节点30相同的层中，并且经由以规定间距形成的接触孔34而连接于预充电电位馈线PRL1。
图11示出了预充电电位馈线PRL1和PRL1a的等效电路。如图11所示，由扩散区形成的预充电电位馈线PRL1的电阻值很高。因此，如果不提供预充电电位馈线PRL1a，则由于此电阻的压降而使预充电电位Vpc无法均匀地馈至所有的子位线对SBL11和/SBL11-SBL31和/SBL31。然而，根据实施例4，预充电电位馈线PRL1a制作成平行于预充电电位馈线PRL1，同时前者通过以规定的间距制作的接触孔34连接于后者，从而使预充电电位Vpc均匀地馈至所有的子位线对SBL11和/SBL11-SBL31和/SBL31。
如前所述，根据实施例4，由扩散区组成的预充电电位馈线PRL1同预充电电位馈线PRL1a堆叠在一起，从而所有的子位线对SBL11和/SBL11-SBL31和/SBL31都被高速可靠地预充电到规定的预充电电位Vpc。从而进一步提高数据读出速度。
实施例5
图12的电路图示出了根据本发明实施例5的DRAM中存储单元阵列的局部结构。图13是对应于图12一部分的平面图。
参照图12和13，在实施例5中，每隔二列提供了字线分流区36，这点是不同于图5所示结构的。与各字线WL平行安排了一个低阻线LRL，而且字线WL经由形成在字线分流区36中的接触孔38而和相应的低阻线LRL连接。图12代表性地只示出了四个低阻线LRL。当字线WL长时，一般同低阻线LRL堆叠。
而且，在各个字线分流区36上排列了同一个预充电电位馈线PRLc，并且经由接触孔40同所有与之交叉的预充电电位馈线PRL1和PRL2相连接。因此，预充电电位Vpc从多个排列成与字线WL相交的预充电电位馈线PRLc分别经由多个沿字线WL排列的预充电电位馈线PRL1和PRL2供给到多个子位线SBL11和/SBL11-SBL41和/SBL41以及SBL12和/SBL12-SBL42和/SBL42。
根据实施例5，如前所述，从以规定间距排列的多个预充电电位馈线PRLc馈向预充电电位馈线PRL1和PRL2的预充电电位Vpc，在预充电电位馈线PRL1很长时，也被可靠地提供给子位线对SBL11和/SBL11-SBL41和/SBL41以及SBL12和/SBL12-SBL42和/SBL42。于是，数据读出速度被进一步提高。此外，预充电电位馈线PRLc安排在字线分流区36中，从而不会由于增加预充电电位馈线PRLc而增大芯片的面积。
实施例6
图14的平面图示出了根据本发明实施例6的DRAM中存储单元的局部结构。参照图14，同实施例4相似，在由扩散区形成的预充电电位馈线PRL1上制作了一个由与储存节点相同的层构成的预充电电位馈线PRL1a。而且，同实施例5相似，在各个字线分流区36中排列了单一的预充电电位馈线PRLc。所有的预充电电位馈线PRLc都经由接触孔42连接到与之交叉的预充电电位馈线PRL1a。因此，预充电电位Vpc从预充电电位馈线PRLc通过预充电电位馈线PRL1a和PRL1提供给子位线对。
根据实施例6，预充电电位Vpc从预充电电位馈线PRLc经由预充电电位馈线PRL1a和PRL1供给到子位线对，同时由扩散区形成的预充电电位馈线PRL1与预充电电位馈线PRL1a堆叠，从而所有的子位线对都被高速可靠地预充电到规定的预充电电位Vpc。而且，可以制作用来使预充电电位馈线PRLc连接到预充电电位馈线PRL1a的接触孔42，从而和前述实施例5中制作用来使预充电馈线PRLc连接到预充电电位馈线PRL1的接触孔40的情况相比，制造工艺得到了简化。
实施例7
图15的电路图示出了根据本发明实施例7的DRAM中存储单元阵列的局部结构。根据此实施例7，本发明应用于两种方法的分割字节结构。对照图15，在实施例7中，预充电电位馈线PRLc被排列在子译码区44中，而不是前述实施例5的字线分流区36中。
根据实施例7的存储单元阵列被分割成每两列一组，而且每两列一组地提供了子译码区44。字线被分割为每两列一组，而且不安排成纵向跨过所有的列。亦即，把偶数数目的子字线排列成与两个子位线SBL11和SBL21相交。与此相似，偶数数目的子字线被排列成分别与子位线对/SBL11和/SBL21、/SBL12和/SBL22、SBL12和SBL22、SBL31和SBL41、/SBL31和/SBL41、/SBL32和/SBL42以及SBL32和SBL42相交。图15代表性地只示出了与子位线SBL12和SBL22相交的两个子字线SWL1和SWL2。而且，子字线数目半数的主字线MWL沿子字线排列。图15代表性地只示出了一个主字线WL。因此，参照图15，对应于一个主字线MWL，排列了四个子字线SWL1和SWL2。
而且，在每一子译码区44中排列了两个子译码线SDL1和SDL2。此外，对应于两个子字线排列了一个子译码器46。图15代表性地只示出了两个子译码器46。每个子译码器46根据子译码线SDL1和SDL2的子译码信号SD1和SD2而激活两个子字线SWL1和SWL2中的一个。
图16的电路图示出了每个子译码器46的具体结构。参照图16，子译码器46包含一个带有两个分别连接于主字线MWL和子译码线SDL1的输入节点的“与”门461，以及另一个带有两个连接于主字线MWL和子译码线SDL2的输入节点的“与”门462。“与”门461和462的输出节点分别连接到子字线SWL1和SWL2。
因此，当主字线MWL和子译码信号SD1的电位升高时，排列在相应行上的所有子字线SWL1的电位都升高。另一方面，当主字线MWL和子译码信号SD2的电位升高时，排列在相应行上的所有子字线SWL2的电位都升高。
根据实施例7，预充电电位馈线PRLc被安置在用于设置子译码线SDL1和SDL2的子译码区44之中，从而不会由于增加了预充电电位馈线PRLc而增大芯片的面积。而且，预充电电位Vpc从预充电电位馈线PRLc经由预充电电位馈线PRL1和PRL2而被馈至所有的子位线对，从而使子位线对高速地可靠地预充电到规定的预充电电位Vpc。于是进一步提高了数据读出速度。
其它的实施例
虽然已描述了本发明的各个实施例，但本发明的范围并不局限于上述的各个实施例。例如，虽然在上述各实施例中，在各对子位线之间只连接有二个预充电晶体管，但在各对子位线之间还可以再连接一个平衡晶体管。虽然在上述各实施例中，子位线对是所谓的开放位线结构，但也可以变通为所谓的折叠位线结构。主位线对、子位线、预充电晶体管等的数目也没有具体的限制。
虽然已详细描述了本发明，但显然这仅仅是用举例的方法来进行的，并且不受此限制，本发明的构思和范围只受所附权利要求条款的限制。

Claims (11)

1.一种半导体存储器件，包括：
一个主位线对；
多个沿上述主位线对排列的子位线对；
多个选择晶体管对，每个晶体管对连接在上述主位线对和相应的子位线对之间并根据规定的选择信号而导通；
多个排列成与上述多个子位线对相交的字线；
多个对应于上述多个子位线对的各个子位线和上述多个字线之间的交点而提供的存储单元，每个存储单元与相应的子位线和相应的字线连接；
用于将上述多个子位线对直接预充电到规定的预充电电位的预充电装置；以及一个与所述主位线对相连接的读出放大器，用于放大所述主位对的主位线之间出现的电位差，相应的子位线对通过各自的选择晶体管连接到所述主位线对，该晶体管具有与所述读出放大器放大前的相应的存储单元中的数据相对应的未放大的电平。
2.一种半导体存储器件，包含：
一个主位线对；以及
多个子位线对，所述多个子位线对的各个子位线沿上述主位线对排列成直线；
上述半导体存储器件还包括：
多个选择晶体管对，每个晶体管连接于上述主位线对和相应的子位线对之间且根据规定的选择信号而导通；
多个排列成与上述多个子位线对的各个子位线相交的字线；
多个对应于上述多个子位线对的各个子位线与上述多个字线之间的交点而提供的存储单元，每个存储单元与相应的子位线和相应的字线相连接；
对应于上述多个子位线对使其预充电到规定的预充电电位而提供的多个第一预充电装置，以及
一个与所述主位线对相连接的读出放大器，用于放大所述主位对的主位线之间出现的电位差，相应的子位线对通过各自的选择晶体管连接到所述主位线对，该晶体管具有与所述读出放大器放大前的相应的存储单元中的数据相对应的未放大的电平。
3.根据权利要求2的半导体存储器件，还包括：
控制装置，用于控制与第一选择晶体管的子位线对相应的预充电装置，以便在第二选择晶体管对处于导通态而第一选择晶体管对处于关断态的过程中对该相应的子位线对进行连续的预充电。
4.根据权利要求2的半导体存储器件，还包括：
第二预充电装置，用于把上述主位线对预充电到上述规定的预充电电位。
5.根据权利要求2的半导体存储器件，还包括：
平衡装置，用于相互平衡上述主位线对的各个主位线的电位。
6.一种半导体存储器件，包括：
一个半导体衬底；
多个沿行的方向排列在上述半导体衬底上的存储单元块；
多个排列在上述半导体衬底上跨过上述多个存储块的主位线对；以及
产生规定的预充电电位的预充电电位发生装置，
其中，上述多个存储单元块的每一个包括：
多个对应于上述多个主位线对的子位线对，
各个子位线对中的子位线沿着与相应的主位线对平行的方向排列成直线，
其中，上述多个存储单元块的每一个还包含：
多个选择晶体管对，它们对应于上述多个子位线对，且根据规定的块选择信号而导通，每一选择晶体管对都连接在相应的主位线对和相应的子位线对之间，
多个分别与上述多个子位线对的各个子位线相交的字线，
多个对应于上述子位线与字线间的交点而提供的存储单元，各存储单元连接到相应的子位线和相应的字线，
沿与上述字线平行的方向排列在上述各子位线对的各个子位线之间、且由上述预充电电位发生装置提供上述预充电电位的第一预充电电位馈线，
一个沿与上述字线平行的方向排列在上述第一预充电电位馈线和所述多个字线的第一字线之间的第一预充电控制线，
一个沿与上述字线平行的方向排列在上述第一预充电电位馈线和所述多个字线的第二字线之间的第二预充电控制线，
多个对应于上述多个子位线对中各对的一个子位线而提供的第一预充电晶体管，连接在相应的一个子位线和上述第一预充电电位馈线之间，且其控制电极连接于上述第一预充电控制线，以及
多个对应于上述多个子位线对中各对的另一个子位线而提供的第二预充电晶体管，连接在相应的另一子位线和上述第一预充电电位馈线之间，且其控制电极连接于上述第二预充电控制线。
7.根据权利要求6的半导体存储器件，还包括：
多个在上述半导体衬底上排列成与上述多个存储单元块中的多个上述第一预充电电位馈线相交且与上述多个第一预充电电位馈线连接的第二预充电电位馈线，
其中，所述的预充电电位从上述预充电电位发生装置经由上述多个第二预充电电位馈线提供给上述多个第一预充电电位馈线。
8.根据权利要求6的半导体存储器件，其中，所述多个存储单元的每一个包括：
一个存取晶体管，其栅电极由相应的字线构成，其一个源/漏区连接于相应的子位线并形成在上述半导体衬底上，而另一个源/漏区也形成在上述半导体衬底上，以及
一个单元电容器，其储存节点电极连接于上述存取晶体管的上述另一个源/漏区，
上述多个第一预充电晶体管的每一个都有一个由上述第一预充电控制线构成的栅电极、一个连接于相应的一个子位线且形成在上述半导体衬底上的源/漏区、以及另一个连接于上述第一预充电电位馈线且形成在上述半导体衬底上的源/漏区，
上述多个第二预充电晶体管的每一个都有一个由上述第二预充电控制线构成的栅电极、一个连接于相应的另一个子位线且形成在上述半导体衬底上的源/漏区、以及另一个连接于上述第一预充电电位馈线且形成在上述半导体衬底上的源/漏区。
9.根据权利要求8的半导体存储器件，其中，所述第一预充电电位馈线装置包括一个共同为上述多个第一和第二预充电晶体管的上述另一源/漏区基础的扩散区。
10.根据权利要求9的半导体存储器件，其中上述多个存储单元块的每一个包括：
一个第三预充电电位馈线，该电位馈线经由隔离膜制作在上述形成第一预充电电位馈线的上述扩散区上，且通过以规定的间距形成在上述隔离膜中的多个接触孔与上述扩散区连接。
11.根据权利要求10的半导体存储器件，还包括：
多个第四预充电电位馈线，该电位馈线在上述半导体衬底上排列成与上述多个存储单元块中的上述多个第三预充电电位馈线相交且同上述多个第三预充电电位馈线连接，
其中所述的预充电电位从上述预充电电位发生装置经由上述多个第四预充电电位馈线供给到上述多个第三预充电电位馈线。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08167290A (ja) * 1994-12-15 1996-06-25 Mitsubishi Electric Corp 半導体記憶装置
US5914906A (en) * 1995-12-20 1999-06-22 International Business Machines Corporation Field programmable memory array
KR100224769B1 (ko) * 1995-12-29 1999-10-15 김영환 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치
US5995403A (en) * 1996-03-29 1999-11-30 Nec Corporation DRAM having memory cells each using one transfer gate and one capacitor to store plural bit data
US5864496A (en) * 1997-09-29 1999-01-26 Siemens Aktiengesellschaft High density semiconductor memory having diagonal bit lines and dual word lines
KR100256053B1 (ko) * 1997-11-20 2000-05-01 윤종용 트리플 웰 구조를 갖는 반도체 메모리 장치의 레이 아웃
JP3802226B2 (ja) * 1998-04-08 2006-07-26 沖電気工業株式会社 プリチャージ回路
US6058065A (en) * 1998-05-21 2000-05-02 International Business Machines Corporation Memory in a data processing system having improved performance and method therefor
DE19836736C1 (de) * 1998-08-13 1999-12-30 Siemens Ag Kombinierte Vorlade- und Homogenisierschaltung
US5995415A (en) * 1998-09-23 1999-11-30 Advanced Micro Devices, Inc. Simultaneous operation flash memory device with a flexible bank partition architecture
JP2004199813A (ja) * 2002-12-19 2004-07-15 Matsushita Electric Ind Co Ltd 半導体記憶装置
KR100568544B1 (ko) * 2004-09-20 2006-04-07 삼성전자주식회사 계층적 비트 라인 구조를 가지는 반도체 메모리 장치 및반도체 메모리 장치의 동작 방법
JP2007310936A (ja) 2006-05-17 2007-11-29 Toshiba Corp 半導体記憶装置
DE102007012902B3 (de) * 2007-03-19 2008-07-10 Qimonda Ag Kopplungsoptimierte Anschlusskonfiguration von Signalleitungen und Verstärkern
JP2012123878A (ja) * 2010-12-09 2012-06-28 Elpida Memory Inc 半導体装置及びその制御方法
JP2012252731A (ja) * 2011-05-31 2012-12-20 Renesas Electronics Corp 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60234296A (ja) * 1984-05-07 1985-11-20 Hitachi Ltd 半導体記憶装置
JPS63228496A (ja) * 1987-03-17 1988-09-22 Fujitsu Ltd メモリ回路
JP2720158B2 (ja) * 1988-01-22 1998-02-25 株式会社日立製作所 半導体記憶装置
JPH02246087A (ja) * 1989-03-20 1990-10-01 Hitachi Ltd 半導体記憶装置ならびにその冗長方式及びレイアウト方式
US5291450A (en) * 1990-11-28 1994-03-01 Matsushita Electric Industrial Co., Ltd. Read circuit of dynamic random access memory
JP2775552B2 (ja) * 1991-12-26 1998-07-16 三菱電機株式会社 半導体記憶装置
JPH05250875A (ja) * 1992-02-27 1993-09-28 Nec Corp 半導体記憶装置
JPH07114792A (ja) * 1993-10-19 1995-05-02 Mitsubishi Electric Corp 半導体記憶装置
JPH07111083A (ja) * 1993-08-20 1995-04-25 Mitsubishi Electric Corp 半導体記憶装置
JP3672946B2 (ja) * 1993-11-30 2005-07-20 株式会社ルネサステクノロジ 半導体記憶装置
JPH08167290A (ja) * 1994-12-15 1996-06-25 Mitsubishi Electric Corp 半導体記憶装置
JP2643896B2 (ja) * 1995-02-23 1997-08-20 日本電気株式会社 半導体メモリ

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Publication number Publication date
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US5848012A (en) 1998-12-08
JPH08167290A (ja) 1996-06-25
KR0175708B1 (ko) 1999-04-15

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