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GEBIET DER ERFINDUNG
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Die Erfindung bezieht sich auf ein Speichersystem und auf ein Verfahren zum Übermitteln von Konfigurationsbefehlen. Insbesondere bezieht sich die Erfindung auf ein Speichersystem, das sein Systemregister und zwei Gruppen dynamischer Speicher mit wahlfreiem Zugriff (DRAMs) umfasst. Die Erfindung bezieht sich ferner insbesondere auf ein Verfahren zum Übermitteln von Betriebsartenregister-Einstellbefehlen an adressierbare Betriebsartenregister und auf ein Verfahren zum Senden von Register-Steuerworten zu einem Systemregister.
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HINTERGRUND
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Speichersysteme werden beispielsweise in Computern, speziell in Serverrechnern, verwendet, die eine große Speicherkapazität erfordern. Ein solches Speichersystem kann Speichermodule umfassen, die als Dual-in-line-Speichermodule (DIMM) verwirklicht sein können. Ein Speichercontroller kann die Speichermodule treiben. Die Controllerausgänge müssen die geforderten Befehls-/Adressensignale (CA) zu allen zugehörigen Speichermodulen liefern, wobei den kapazitiven und ohmschen Belastungen und der geforderten zeitlichen Steuerung bezüglich des Taktsignals Rechnung getragen wird.
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Sogenannte registrierte Speichermodule umfassen zusätzlich ein Systemregister, das die Belastungsanforderungen an den Speichercontroller verringert. Ein registriertes DIMM, auch RDIMM genannt, kann mehrere DRAM-Chips enthalten und verwendet ein Adressen-/Befehlsregister, um das System von der großen Menge an Adressenleitungskapazität zu entlasten.
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In einem registrierten DIMM müssen alle Befehle das Systemregister an dem DIMM durchlaufen, bevor sie zu den DRAM-Vorrichtungen gehen. Solche Befehle können das Schreiben oder Lesen von Daten sein.
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Gemäß dem Stand der Technik verwendet das Systemregister in registrierten DIMMs die Adresseninversion bei den DRAM-Adressenleitungen zu einer Hälfte der Speichermodule oder mit anderen Worten zu einer Gruppe oder Reihe von DRAMs, um das Schaltrauschen zu reduzieren und um die Abschlussströme in den Mutterplatinen-Abschlussspannungsregler (VTT-Regler) zu reduzieren.
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Ein Speichersystem kann durch Konfigurationsbefehle konfiguriert werden. Daher umfasst in registrierten DIMMs das Systemregister ein oder mehrere Konfigurationsregister und enthalten die DRAMs ein oder mehrere Betriebsartenregister.
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Konfigurationsbefehle für die DRAMs werden als Betriebsartenregister-Einstellbefehle (MRS-Befehle) bezeichnet und zu einem Speicher gesendet, um beispielsweise verschiedene Betriebsarten zu steuern, Zustandsaktualisierungen einzuleiten und andere Operationen auszuführen. Ein MRS-Befehl enthält Adressenbits, um ein Betriebsartenregister zu bezeichnen, und Konfigurationsbits für die Konfigurationsdaten selbst. In einem DIMM oder RDIMM wird derselbe MRS-Befehl an alle DRAMs gesendet, die in dem DIMM enthalten sind, und in jedem DRAM an dieselbe Betriebsartenregisteradresse.
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Somit überträgt beim Konfigurieren der DRAMs in einem registrierten DIMM der Controller einen MRS-Befehl an das Systemregister, das dann den Befehl über alle DRAM-Adressenleitungen an alle DRAMs überträgt. Im Fall von registrierten DIMMs mit Adresseninversion würden die MRS-Befehle über die invertierten und die nicht invertierten Adressenleitungen übertragen. Um dieselben Logikpegel zu allen DRAMs gleichzeitig zu senden, wird gemäß dem Stand der Technik die Adresseninversion für das Senden der MRS-Befehle abgeschaltet.
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Daher muss das Systemregister MRS-Befehle erfassen, die von dem Mutterplatinen-Controller-Host zu den DRAMs gehen. Diese Erfassung oder Decodierung muss in Echtzeit erfolgen, bevor Informationen durch das Register verbreitet werden.
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Sobald ein MRS-Befehl erfasst worden ist, blockiert das Systemregister das Verbreiten eines zugeordneten Chip-Auswahlsignals zu dem DRAM für den ersten von drei Zyklen, schaltet die Adresseninversion ab und treibt alle Signale mit demselben Pegel zu beiden Seiten. Dies erhöht das Schaltrauschen und erfordert von dem Register ein schnelles Handeln zum Blockieren des Chip-Auswahlsignals zu dem DRAM. Infolge des erhöhten Schaltrauschens muss das Register seine Ausgabezeitsteuerung von einem Takt pro Befehl (1T-Zeitsteuerung) in drei Takte pro Befehl (3T-Zeitsteuerung) verändern, um den Signalen mehr Einschwingzeit zu verschaffen. Der Mechanismus erhöht die Registerkomplexität und wirkt sich nachteilig auf die Latenz des Registers aus.
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Die Konfiguration des Systemregisters in einem registrierten DIMM wird gemäß dem Stand der Technik durch Übertragen der Informationen von dem Controller zu dem Register unter Verwendung eines Zugriffsmechanismus ausgeführt, der während des normalen Betriebs nicht verwendet wird. Der normale Zugriff auf ein Speichermodul wird im Allgemeinen durch Ziehen eines Chip-Auswahlsignals auf Tiefpegel gleichzeitig mit den Adressen-/Befehlsinformationen auf den Adressen- und Befehlsignalleitungen. Die Signalkombination wird durch das Systemregister erfasst und zu den DRAMs weitergeleitet. Da ein Speichermodul aus zwei sogenannten Reihen (ranks) gebildet ist, jede mit ihrem eigenen Chip-Auswahlsignal, benötigt jedes Modul einen Satz von zwei Chip-Auswahlsignalen an seiner Verbindung mit dem Speichercontroller. Während des normalen Betriebs werden die beiden Chip-Auswahlsignale niemals gleichzeitig auf Tiefpegel gezogen.
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Durch Ziehen beider Chip-Auswahlsignale gleichzeitig auf Tiefpegel leitet der Controller das Konfigurationsschreiben in das Systemregister ein. Dieser Zugriff darf nicht durch die DRAMs geleitet werden, da die DRAMs ihn fälschlicherweise als DRAM-Zugriff interpretieren würden. Daher blockiert das Systemregister den Zugriff durch Halten der Chip-Auswahlausgänge auf Hochpegel. Dieses Blockieren wird in Echtzeit ausgeführt und begrenzt die Registerleistung.
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Aus der
US 2009/0141564 A1 , der
US 2011/0156934 A1 und dem Standard „JEDEC Standard No. 79-2A Revision of JESD79-2, January 2004, JEDEC STANDARD DDR2 SDRAM SPECIFICATION” sind weitere Aspekte bekannter Speichersysteme sowie allgemein der JEDEC Standard bekannt, die jedoch die zuvor genannten Nachteile nicht beseitigen.
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ZUSAMMENFASSUNG
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Es ist eine Aufgabe der Erfindung, die Komplexität und die Latenz des Systemregisters beim Konfigurieren der DRAMs zu beseitigen.
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Es ist eine weitere Aufgabe der Erfindung, die Signalintegrität und die Abschlussströme beim Weiterleiten der MRS-Befehle zu steigern.
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Es ist eine weitere Aufgabe der Erfindung, die Systemregisterleistung beim Konfigurieren des Systemregisters und/oder der Betriebsartenregister zu verbessern.
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Die Aufgaben der Erfindung werden durch die Gegenstände der Ansprüche 1 und 7 gelöst.
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In einem Aspekt der Erfindung wird ein Speichersystem geschaffen, das ein Systemregister sowie eine erste und eine zweite Gruppe von DRAMs umfasst. Jeder DRAM umfasst wenigstens ein erstes und ein zweites adressierbares Betriebsartenregister. Die Binäradresse des zweiten Betriebsartenregisters ist die invertierte Binäradresse des ersten Betriebsartenregisters. Das Systemregister umfasst einen Eingang, der konfiguriert ist, um mit einem Controller gekoppelt zu sein. Das Systemregister umfasst einen Ausgang und einen invertierten Ausgang. Der Ausgang ist über erste Adressenleitungen mit der ersten Gruppe von DRAMs gekoppelt. Der invertierte Ausgang ist über zweite Adressenleitungen mit der zweiten Gruppe von DRAMs gekoppelt.
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Das Systemregister ist so konfiguriert, dass es Betriebsartenregister-Einstellbefehle, die Adressenbits und Konfigurationsbits umfassen, an dem Eingang empfängt. Das Systemregister ist ferner so konfiguriert, dass es die Betriebsartenregister-Einstellbefehle nicht invertiert über den Ausgang an die erste Gruppe von DRAMs und die Betriebsartenregister-Einstellbefehle in invertierter Form über den invertierten Ausgang an die zweite Gruppe von DRAMs ausgibt.
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Mit anderen Worten, die Adresseninversion wird während des Übertragens der MRS-Befehle beibehalten. Es ist daher nicht notwendig, die Übertragung von MRS-Befehlen in Echtzeit zu erfassen. Das Schaltrauschen wird verringert, und die Abschlussströme werden reduziert. Es ist nicht notwendig, die Ausgabezeitsteuerung in drei Zyklen pro Befehl (3T-Zeitsteuerung) zu verändern, um den Signalen mehr Einschwingzeit zu verschaffen.
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In einer Ausführungsform der Erfindung umfasst das Speichersystem ferner einen Controller. Der Controller kann so konfiguriert sein, dass er jeden Betriebsartenregister-Einstellbefehl, gefolgt von einer invertierten Kopie des Befehls, zu dem Systemregister sendet. Ferner können die DRAMs so konfiguriert sein, dass sie jeglichen Zugriff auf das zweite adressierbare Betriebsartenregister ignorieren.
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Dies bedeutet, dass der Controller beispielsweise zuerst einen Betriebsartenregister-Einstellbefehl (MRS-Befehl) sendet, der Adressenbits, die ein erstes Betriebsartenregister bezeichnen, und Konfigurationsbits umfasst. Das Systemregister sendet diesen ersten Befehl nicht invertiert über den Ausgang zu der ersten Gruppe von DRAMs, die die in dem MRS-Befehl enthaltenen Konfigurationsbits empfängt und sie in dem durch die Adressenbits bezeichneten ersten Betriebsartenregister speichert. Das Systemregister sendet außerdem diesen ersten Befehl invertiert über den invertierten Ausgang zu der zweiten Gruppe von DRAMs, die die in dem MRS-Befehl in invertierter Form enthaltenen Konfigurationsbits empfängt. Jedoch bezeichnen die invertierten Adressenbits ein zweites (Schein-)Betriebsartenregister, weshalb die DRAMs der zweiten Gruppe den Befehl ignorieren.
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Der Controller sendet dann die invertierte Kopie des Befehls. Somit umfasst der Befehl Adressenbits, die ein zweites adressierbares Betriebsartenregister bezeichnen, weil die Binäradresse des zweiten Betriebsartenregisters die invertierte Binäradresse des ersten Betriebsartenregisters ist. Das Systemregister sendet die invertierte Kopie nicht invertiert über den Ausgang zu der ersten Gruppe von DRAMs, die die invertierte Kopie der ursprünglichen Konfigurationsbits empfangen. Jedoch sind die Adressenbits ebenfalls invertiert und bezeichnen somit das zweite (Schein-)Betriebsartenregister, weshalb die DRAMs der ersten Gruppe den Befehl ignorieren. Das Systemregister sendet außerdem die invertierte Kopie invertiert über den invertierten Ausgang zu der zweiten Gruppe von DRAMs, die die in dem MRS-Befehl enthaltenen Konfigurationsbits in ihrer ursprünglichen Form (zweimal invertiert) empfangen. Die in dem MRS-Befehl enthaltenen Adressenbits sind ebenfalls zweimal invertiert und bezeichnen somit in ihrer ursprünglichen Form ein erstes Betriebsartenregister. Die DRAMs der zweiten Gruppe speichern daher die Konfigurationsbits in dem durch die Adressenbits bezeichneten ersten Betriebsartenregister.
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Nachdem die zwei Befehle gesendet worden sind, sind in den ersten adressierbaren Betriebsartenregistern in den DRAMs beider Gruppen dieselben Konfigurationsbits gespeichert. Die zweiten Betriebsartenregister werden in beiden Gruppen ignoriert.
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Die Adresseninversion kann beibehalten werden, wobei anstelle der Dreitakt-Zeitsteuerung (3T-Zeitsteuerung) eine Zweitakt-Zeitsteuerung (2T-Zeitsteuerung) zustande gebracht wird.
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In einer anderen Ausführungsform der Erfindung können die DRAMs so konfiguriert sein, dass sie einen Zugriff auf die zweiten adressierbaren Betriebsartenregister als Zugriff auf die ersten adressierbaren Betriebsartenregister mit invertierten Konfigurationsbits behandeln. Gemäß diesem Aspekt der Erfindung sendet der Controller den Betriebsartenregister-Einstellbefehl nur einmal.
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Dies bedeutet, dass das Systemregister beispielsweise einen Betriebsartenregister-Einstellbefehl (MRS-Befehl), der Adressenbits umfasst, die ein erstes Betriebsartenregister bezeichnet, und Konfigurationsbits empfängt. Das Systemregister sendet über den Ausgang den Befehl nicht invertiert zu den DRAMs der ersten Gruppe, die die darin enthaltenen Konfigurationsbits in dem durch die Adressenbits bezeichneten ersten Betriebsartenregister speichern.
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Das Systemregister sendet über den invertierten Ausgang den Befehl in invertierter Form zu den DRAMs der zweiten Gruppe. Die invertierten Adressenbits bezeichnen ein zweites Betriebsartenregister, weshalb die DRAMs der zweiten Gruppe den Befehl als Zugriff auf das entsprechende erste Betriebsartenregister behandeln und die in dem MRS-Befehl enthaltenen Konfigurationsbits in invertierter Form, somit in der ursprünglichen Form, speichern. Hinterher enthalten die ersten Betriebsartenregister beider Gruppen von DRAMs dieselben Konfigurationsbits.
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Die Adressenumwandlung kann beibehalten werden, wobei anstelle der Dreitakt-Zeitsteuerung (3T-Zeitsteuerung) eine Eintakt-Zeitsteuerung (1T-Zeitsteuerung) zustande gebracht wird.
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In einer weitern Ausführungsform kann jeder DRAM mehrere Paare erster und zweiter adressierbarer Betriebsartenregister umfassen, wobei in einem Paar die Binäradresse des zweiten Betriebsartenregisters die invertierte Binäradresse des ersten Betriebsartenregisters sein kann. Wenn es beispielsweise acht Paare gibt, besitzt in einem ersten Paar das erste adressierbare Betriebsartenregister die Binäradresse ”0000” und besitzt das entsprechende zweite adressierbare Betriebsartenregister die Adresse ”1111” ein weiteres Paar wären ”0001” und ”1110” und so weiter.
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In einer Ausführungsform mit acht Paaren von Betriebsartenregistern pro DRAM können acht verschiedene Betriebsartenregister pro DRAM für verschiedene Betriebsartenregistereinstellungen verwendet werde; mit den Worten der Erfindung sind dies erste Betriebsartenregister. Die anderen acht Betriebsartenregister werden nicht dazu verwendet, um Konfigurationsdaten zu speichern; mit den Worten der Erfindung sind dies zweite Betriebsartenregister.
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In einer weiteren Ausführungsform kann der Zugriff auf ein spezifisches der ersten adressierbaren Betriebsartenregister von den DRAMs als ”Keine-Operation-ausgeführt” Zugriff betrachtet werden. Stattdessen wird die Adresse des spezifischen der ersten adressierbaren Betriebsartenregister verwendet, um Konfigurationsinformationen von dem Controller zu dem Systemregister zu senden.
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In einem Beispiel mit acht Paaren von Betriebsartenregister pro DRAM kann ein MRS-Befehl die Adresse des achten der ersten adressierbaren Betriebsartenregister ”0111” umfassen. Die DRAMs können so konfiguriert sein, dass sie einen Befehl, der diese Adresse umfasst, als ”Keine-Operation-ausgeführt” betrachten. Der Befehl kann dann anstelle der Konfigurationsbits eine Register-Steuerwort-(RCW)-Adresse und ein Register-Steuerwort als Konfigurationsdaten für das Systemregister umfassen.
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Diese Konfigurationsinformationen können beispielsweise für eine Taktfreigabe, ein weiches Rücksetzen (soft reset) oder ein weiches Abschalten (soft power down) verwendet werden. Somit ist es im Gegensatz zum Stand der Technik nicht notwendig, einen eigenen Anschlussstift für diese Funktionen bereitzustellen.
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Die vorliegende Erfindung schafft ferner ein Verfahren zum Übermitteln von Betriebsartenregister-Einstellbefehlen an adressierbare Betriebsartenregister in einem Speichersystem. Das Speichersystem umfasst ein Systemregister sowie eine erste und eine zweite Gruppe von DRAMs. Jeder DRAM umfasst wenigstens ein Paar aus einem ersten und einem zweiten adressierbaren Betriebsartenregister, wobei die Binäradresse des zweiten Betriebsartenregisters die invertierte Binäradresse des ersten Betriebsartenregisters ist.
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Das Systemregister empfängt einen Betriebsartenregister-Einstellbefehl, der Adressenbits und Konfigurationsbits umfasst. Das Systemregister sendet den Betriebsartenregister-Einstellbefehl zu den DRAMs der ersten Gruppe. Das Systemregister sendet den Betriebsartenregister-Einstellbefehl in invertierter Form zu den DRAMs der zweiten Gruppe.
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In einer Ausführungsform empfängt das Systemregister den Betriebsartenregister-Einstellbefehl ein zweites Mal in invertierter Form. Das Systemregister kann den invertierten Betriebsartenregister-Einstellbefehl zu den DRAMs der ersten Gruppe senden. Das Systemregister kann den invertierten Betriebsartenregister-Einstellbefehl in invertierter Form zu den DRAMs der zweiten Gruppe senden. Die in dem Register-Einstellbefehl enthaltenden Konfigurationsbits werden in jenen ersten Betriebsartenregistern gespeichert, die in beiden Gruppen von DRAMs adressiert sind.
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In einer weiteren Ausführungsform sind die DRAMs so konfiguriert, dass sie den Betriebsartenregister-Einstellbefehl invertieren, wenn die darin enthaltene Adresse die Adresse eines zweiten Betriebsartenregisters ist. Nach der Inversion ist die Adresse die Adresse eines ersten Betriebsartenregisters und werden die Konfigurationsbits in den adressierten ersten Betriebsartenregistern gespeichert.
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In einem Aspekt der Erfindung wird ein Verfahren zum Senden von Register-Steuerworten zu einem Systemregister in einem Speichersystem geschaffen. Das Speichersystem umfasst das Systemregister sowie eine erste und eine zweite Gruppe von DRAMs. Jeder DRAM umfasst wenigstens ein Paar aus einem ersten und einem zweiten adressierbaren Betriebsartenregister. Die Binäradresse des zweiten Betriebsartenregisters in einem Paar ist die invertierte Binäradresse des ersten Betriebsartenregisters. Das Systemregister empfängt einen Betriebsartenregister-Einstellbefehl, der Adressenbits und Konfigurationsbits umfasst. Die Adressenbits bezeichnen ein spezifisches der adressierbaren Betriebsartenregister, was von den DRAMs als ”Keine-Operation-ausgeführt”-(NOP)-Zugriff betrachtet wird. Die Konfigurationsbits umfassen eine Register-Steuerwortadresse und Konfigurationsdaten für das Systemregister. Das Systemregister erfasst die Adresse des spezifischen der Betriebsartenregister. Das Systemregister speichert die Konfigurationsdaten in dem Konfigurationsregister an der Register-Steuerwortadresse.
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Somit muss das Systemregister den Zugriff nicht durch Halten von Chip-Auswahlausgängen auf Hochpegel blockieren. Es ist kein Blockieren in Echtzeit erforderlich, und die Registerleistung ist verbessert.
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KURZBESCHREIBUNG DER ZEICHNUNGEN
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Weitere Details und Merkmale der Erfindung ergeben sich aus der folgenden Beschreibung einer beispielhaften Ausführungsform der Erfindung unter Bezugnahme auf die begleitenden Zeichnungen, worin:
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1 eine vereinfachte und schematische Darstellung eines Speichersystems gemäß einer Ausführungsform der Erfindung ist;
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2 eine vereinfachte und schematische Darstellung eines Systemregisters gemäß einer Ausführungsform der Erfindung ist;
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3 eine Tabelle, die ein vereinfachtes Beispiel eines MRS-Befehls und Änderungen an dem MRS-Befehl zeigt, gemäß einer Ausführungsform der Erfindung ist;
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4 eine Tabelle, die ein vereinfachtes Beispiel eines MRS-Befehls und Änderungen an dem MRS-Befehl zeigt, gemäß einer Ausführungsform der Erfindung ist;
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5 eine Tabelle, die ein vereinfachtes Beispiel eines für die Konfiguration des Systemregisters verwendeten MRS-Befehls und Änderungen an dem MRS-Befehl zeigt, gemäß einer Ausführungsform der Erfindung ist.
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GENAUE BESCHREIBUNG EINER BEISPIELHAFTEN AUSFÜHRUNGSFORM
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1 zeigt schematisch eine elektronische Vorrichtung, die ein Speichersystem 10 und einen Speichercontroller 12 umfasst. In der gezeigten Ausführungsform ist der Speichercontroller 12 nicht Teil des Speichersystems 10. In anderen Ausführungsformen kann der Controller in dem Speichersystem enthalten sein.
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Das Speichersystem 10 umfasst ein Systemregister 14, eine erste Gruppe von Speichern mit wahlfreiem Zugriff (DRAMs) mit DRAMs 16A und 16B und eine zweite Gruppe von DRAMs mit DRAMs 16C und 16D. Jeder DRAM (16A bis 16C) umfasst mehrere Betriebsartenregister (18A bis 18D). Es kann beispielsweise 16 Betriebsartenregister in jedem DRAM, d. h. MR0 bis MR15, geben. Es kann auch nur 8 Betriebsartenregister in jedem DRAM geben. Es gibt wenigstens 2 Betriebsartenregister in jedem DRAM. Die Betriebsartenregister können Paare von Betriebsartenregistern und insbesondere Paare aus ersten adressierbaren Betriebsartenregistern und zweiten adressierbaren Betriebsartenregistern bilden. In einem Paar kann die Binäradresse des zweiten Betriebsartenregisters die invertierte Binäradresse des ersten Betriebsartenregisters sein. Dies ist so zu verstehen, dass jeder DRAM Betriebsartenregister umfasst, die unter derselben Adresse adressierbar sind. MR0 kann in jedem DRAM beispielsweise die Binäradresse ”0000” haben und MR15 die Binäradresse ”1111”.
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Die Speicher 16A bis 16D können zusammen mit dem Systemregister 14 auf einem Dual-in-line-Speichermodul (DIMM), das auch RDIMM (registriertes DIMM) genannt werden kann, verwirklicht sein. Das in 1 gezeigte Speichersystem 10 umfasst nur ein RDIMM, das durch den Speichercontroller 12 gesteuert wird. Der Fachmann auf dem Gebiet wird erkennen, dass der Speichercontroller 12 mehrere Speichermodulel steuern kann, wovon jedes ein Systemregister und mehrere DRAMs mit jeweils mehreren Betriebsartenregistern umfasst.
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Das Systemregister 14 umfasst einen Eingang 20, der durch Leitungen 22 mit dem Speichercontroller 12 verbunden ist. Die Leitungen 22 können DRAM-Reihenadressenleitungen umfassen. Der Speichercontroller 12 ist ferner mit dem Systemregister 12 durch die Leitung 24 verbunden, auf der ein Takt übertragen wird. Fachleute auf dem Gebiet werden erkennen, dass der Speichercontroller 12 zusätzlich durch Daten- und Strobeimpulsleitungen direkt mit den DRAMs 16A bis 16D verbunden sein kann. Diese Verbindungen sind für die Erfindung nicht wichtig und zur vereinfachten Darstellung weggelassen.
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Das Systemregister 14 umfasst einen Ausgang 26, der durch erste Adressenleitungen 27 mit der ersten Gruppe von DRAMs 16A und 16B gekoppelt ist. Das Systemregister 14 ist ferner durch eine Taktleitung 28 mit den DRAMs 16A und 16B verbunden.
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Das Systemregister 14 umfasst ferner einer invertierten Ausgang 30, der durch zweite Adressenleitungen 31 mit der zweiten Gruppe von DRAMs 16C und 16D gekoppelt ist. Das Systemregister 14 ist ferner durch eine Taktleitung 32 mit den DRAMs 16C und 16D verbunden. Jede Gruppe von DRAMs kann mehr als zwei DRAMs umfassen.
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Im Betrieb werden von dem Speichercontroller 12 über die Leitungen 22 binäre Betriebsartenregister-Einstellbefehle (MRS-Befehle) als sogenannte DB-Signale zu dem Systemregister 14 gesendet. Die Leitungen 22 können DRAM-Reihenadressenleitungen sein. Das Systemregister 14 kann so konfiguriert sein, dass es die empfangenen MRS-Befehle über den Ausgang 26 als sogenannte QA-Signale in nicht invertierter Form auf den Leitungen 27 zu den DRAMs 16A und 166 und genauer zu den Betriebsartenregistern 18A und 18B sendet. Die Leitungen 27 können DRAM-Reihenadressenleitungen sein. Das Systemregister 14 kann so konfiguriert sein, dass es die empfangenen MRS-Befehle über den invertierten Ausgang 30 als sogenannte QB-Signale in invertierter Form auf den Leitungen 31 zu den DRAMs 16C und 16D und genauer zu den Betriebsartenregistern 18C und 18D sendet. Die Leitungen 31 können DRAM-Reihenadressenleitungen sein.
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2 zeigt das Systemregister 14 genauer. Die Taktleitungen 24, 28 und 32 sind nicht dargestellt. Das Systemregister 14 umfasst vier Verstärker 34A, 34B, 34C und 34D und vier invertierende Verstärker 36A, 36B, 36C und 36D. Das Systemregister 14 umfasst ferner vier Eingänge 20A, 20B, 20C und 20D, die dem in 1 gezeigten Eingang 20 entsprechen und mit Leitungen 22A, 22B, 22C bzw. 22D, die den Leitungen 22 in 1 entsprechen, verbunden sind. Über die Leitungen 22A, 22B, 22C und 22D werden DRAM-Reihenadressensignale DBA0, DBA1, DBG0 bzw. DBG1 übertragen.
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Das Systemregister 14 umfasst ferner vier Ausgänge 26A, 26B, 26C und 26D, die dem in 1 gezeigten Ausgang 26 entsprechen und mit Leitungen 27A, 27B, 27C bzw. 27D, die den Leitungen 27 in 1 entsprechen, verbunden sind. Über die Leitungen 27A, 27B, 27C und 27D werden Ausgangssignale QABA0, QABA1, QABG0 bzw. QABG1 übertragen. Das Systemregister 14 umfasst ferner vier invertierte Ausgänge 30A, 30B, 30C und 30D, die dem in 1 gezeigten Ausgang 30 entsprechen und mit Leitungen 31A, 31B, 31C bzw. 31D verbunden sind. Über die Leitungen 31A, 31B, 31C und 31D werden Ausgangssignale QBBA0, QBBA1, QBBG0 bzw. QBBG1 übertragen.
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Im Betrieb wird das Signal DBA0 über die Leitung 22A in das Systemregister 14 eingegeben und am Ausgang 26A als Ausgangssignal QABA0 ausgegeben, das zu den DRAMs 16A und 16B der ersten Reihe oder Gruppe von DRAMs übertragen wird. Das Signal DBA0 wird ferner in invertierter Form als Signal QBBA0 am Ausgang 30A ausgegeben und zu den DRAMs 16C und 16D der zweiten Gruppe von DRAMs übertragen.
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Das Signal DBA1 wird in das Register 14 am Eingang 20B eingegeben und über den Ausgang 26B als Signal QABA1 zu den DRAMs 16A und 16B und in invertierter Form über den Ausgang 30B als Signal QBBA1 zu den DRAMs 16C und 16D übertragen. Ähnlich werden die Signale DBG0 und DBG1 in das Systemregister 14 eingegeben und in nicht invertierter Form als Signale QABG0 und QABG1 an die DRAMs 16A und 16B und in invertierter Form als Signale QBBG0 und QBBG1 an die DRAMs 16C und 16D ausgegeben.
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Die 3 bis 5 zeigen Änderungen an einem MRS-Befehl gemäß einer Ausführungsform der Erfindung. Das Systemregister 14 empfängt an seinem Eingang 20 einen ersten MRS-Befehl von dem Controller 12. Der MRS-Befehl kann, wie in der dritten Zeile der Tabelle in 3 gezeigt ist, die Adressenbits ”0001” und die Konfigurationsbits ”111111111111” umfassen. Der Befehl kann am Ausgang 26 an die erste Gruppe von DRAMs 16A und 16B nicht invertiert, wie in der nächsten Zeile der Tabelle gezeigt ist, ausgegeben werden. Der Befehl kann außerdem am invertierten Ausgang 30 an die zweite Gruppe von DRAMs 16C und 16D in invertierter Form, wie in der fünften Zeile der Tabelle gezeigt ist, mit einer Adresse ”1000” und den Konfigurationsbits ”000000000000” ausgegeben werden.
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Dann kann der Controller 12 einen zweiten MRS-Befehl senden, der eine invertierte Kopie des ersten MRS-Befehls ist. Die Adressenbits und Konfigurationsbits der invertierten Kopie sind in 3 und der ”Überschrift ”Zweiter Befehl” gezeigt. Der Befehl kann am Ausgang 26 nicht invertiert an die erste Gruppe von DRAMs 16A und 16B ausgegeben werden, wie in der nächsten Zeile der Tabelle gezeigt ist. Der Befehl kann außerdem am invertierten Ausgang 30 an die zweite Gruppe von DRAMs 16C und 16D in invertierter Form, wie in der letzten Zeile der Tabelle in 3 gezeigt ist, ausgegeben werden.
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Die in den Befehlen enthaltenen Konfigurationsbits werden nur an Adressen der ersten Betriebsartenregister gespeichert. Die Adresse ”0001” ist eine Adresse eines ersten Betriebsartenregisters, wohingegen die Adresse ”1110” eine Adresse eines zweiten Betriebsartenregisters ist. Somit sind nach dem ersten Befehl die Konfigurationsbits ”111111111111” in allen ersten Betriebsartenregistern mit der Adresse ”0001” der DRAMs der ersten Gruppe gespeichert. In den Betriebsartenregistern der DRAMs der zweiten Gruppe ist nichts gespeichert, weil die Adressenbits ”1110” ein zweites Betriebsartenregister angeben.
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Nach dem zweiten Befehl sind die Konfigurationsbits ”111111111111” in allen ersten Betriebsartenregistern mit der Adresse ”0001” der DRAMs der zweiten Gruppe gespeichert. In den Betriebsartenregistern der DRAMs der ersten Gruppe ist nichts gespeichert, weil die Adressenbits ”1110” ein zweites Betriebsartenregister angeben.
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Nach den zwei Befehlen enthalten alle ersten Betriebsartenregister mit der Adresse ”0001” in allen DRAMs beider Gruppen dieselben Konfigurationsbits.
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In einer weiteren Ausführungsform kann der MRS-Befehl nur einmal von dem Controller 12 zu dem Systemregister 14 gesendet werden. Der MRS-Befehl kann, wie in der zweiten Zeile der Tabelle in 4 gezeigt ist, die Adressenbits ”0001” und die Konfigurationsbits ”111111111111” enthalten. Der Befehl kann am Ausgang 26 nicht invertiert an die erste Gruppe von DRAMs 16A und 16B ausgegeben werden, wie in der nächsten Zeile der Tabelle gezeigt ist. Der Befehl kann außerdem am invertierten Ausgang 30 an die zweite Gruppe von DRAMs 16C und 16D in invertierter Form ausgegeben werden, wie in der vorletzten Zeile der Tabelle gezeigt ist.
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Gemäß der Ausführungsform sind die DRAMs so konfiguriert, dass sie erfassen, ob die in dem Befehl enthaltene Adresse die Adresse eines zweiten Betriebsartenregisters ist. In diesem Fall wird der Befehl invertiert. Ferner werden die in den Befehlen enthaltenen Konfigurationsbits nur an Adressen von ersten Betriebsartenregistern gespeichert.
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Somit werden die Konfigurationsbits ”111111111111” in allen ersten Betriebsartenregistern mit der Adresse ”0001” der DRAMs der ersten Gruppe gespeichert. Die DRAMs der zweiten Gruppe erfassen eine Adresse ”1110”, die ein zweites Betriebsartenregister angegeben, und invertieren somit den Befehl, wie in der letzten Zeile der Tabelle in 4 gezeigt ist. Dann speichern die DRAMs der zweiten Gruppe die Konfigurationsbits ”111111111111” in allen ersten Betriebsartenregistern mit der Adresse ”0001”.
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Mit anderen Worten, alle ersten Betriebsartenregister mit der Adresse ”0001” in allen DRAMs beider Gruppen enthalten dieselben Konfigurationsbits.
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Gemäß einer weiteren Ausführungsform kann unter Verwendung eines MRS-Befehls ein Register-Steuerwort zu dem Systemregister gesendet werden. Der Controller 12 kann einen MRS-Befehl, wie er in 5, zweite Zeile angegeben ist, der die Adressenbits ”0111” und die Konfigurationsbits ”101011111111” enthält, senden. Der Befehl kann am Ausgang 26 nicht invertiert an die erste Gruppe von DRAMs 16A und 16B ausgegeben werden, wie in der nächsten Zeile der Tabelle gezeigt ist. Der Befehl kann außerdem am invertierten Ausgang 30 an die zweite Gruppe von DRAMs 16C und 16D in invertierter Form ausgegeben werden, wie in der vierten Zeile der Tabelle gezeigt ist. Die Adressenbits ”0111” können ein erstes Betriebsartenregister bezeichnen, jedoch wird es von allen DRAMs als ”Keine-Operation-ausgeführt”-Zugriff betrachtet. Mit anderen Worten, die DRAMs reagieren nicht auf den Befehl. Die (invertierten) Adressenbits ”1000” können ein zweites Betriebsartenregister bezeichnen und werden daher von den DRAMs nicht berücksichtigt. Jedoch kann das Systemregister 14 so konfiguriert sein, dass es die Adressenbits ”0111” als Information, dass ein Registerwort gesendet wird, das heißt als Konfigurationsinformationen für das Systemregister selbst nimmt. Dann können die ersten vier Bits der Konfigurationsbits ”0101” eine Register-Steuerwortadresse sein, während die weiteren Bits ”11111111” die Konfigurationsdaten vor das Systemregister selbst darstellen können.
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Gemäß der Erfindung kann das Speichersystem die Adresseninversion während des MRS-Zugriffs beibehalten. Somit werden die Signalintegrität und der Strom des VTT-Reglers nicht gestört. Die Spannung VTT entspricht gewöhnlich der halben Betriebsspannung und liegt daher beispielsweise zwischen 500 mV und 600 mV. Im Stand der Technik ist die Adresseninversion abgeschaltet worden und musste die zeitliche Steuerung von einem Takt pro Befehl in drei Takte pro Befehl verändert werden. Im Fall mehrerer aufeinander folgender MRS-Befehle musste das Speichersystem gemäß dem Stand der Technik sicherstellen, dass der VTT-Regler stark genug war, um die große Menge von Ausgängen, die gleichzeitig auf denselben Pegel schalteten, zu unterstützen. Im Gegensatz dazu ist es bei einem System gemäß der Erfindung nicht notwendig, den VTT-Regler überzudimensionieren, um das gleichzeitige Schalten einer großen Menge von Ausgängen während MRS-Befehlen zu unterstützen.
