KR20070017651A - 입력핀에 터미네이션 저항을 갖는 반도체 메모리 장치 및방법 - Google Patents

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Abstract

모드 선택 신호에 응답하여 반도체 메모리 장치의 입력핀에 노말 터미네이션 저항 또는 테스트 터미네이션 저항을 연결하는 반도체 메모리 장치의 입력핀 터미네이션 장치는 테스트 모드 레지스터 세트 신호 발생기, 및 터미네이션 저항 선택기를 포함한다. 테스트 모드 레지스터 세트 신호 발생기는 모드 선택 신호에 응답하여 테스트 모드 레지스터 세트 신호를 생성한다. 터미네이션 저항 선택기는 테스트 모드 레지스터 세트 신호에 응답하여 입력핀에 연결된 노말 터미네이션 저항을 차단시키고, 테스트 터미네이션 저항을 연결시킨다.
반도체 메모리 장치의 입력핀을 테스트 시에 터미네이션 시킴으로써 입력 신호의 노이즈 크기를 줄일 수 있어서 셋업 타임 및 홀드 타임 등의 특성이 좋아진다.

Description

입력핀에 터미네이션 저항을 갖는 반도체 메모리 장치 및 방법{An apparatus and method for semiconductor memory device having a termination resister on input pin}
도 1은 일반적인 4분기 병렬 테스트의 간략한 구성도이다.
도 2는 본 발명의 일실시예에 따른 입력핀 터미네이션을 위한 회로도이다.
도 3은 노말 모드시, 본 발명에 의한 블럭도이다.
도 4는 노말 모드시, 4분기 병렬 테스트의 간략한 구성도이다.
도 5는 테스트 모드시, 본발명에 의한 블록도이다.
도 6은 테스트 모드시, 4분기 병렬 테스트의 간략한 구성도이다.
도 7은 동작 주파수에 따른 출력신호/입력신호의 비를 나타낸 그래프이다.
도 8은 반도체 메모리 장치의 AC 특성을 나타낸 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 터미네이션 저항 선택기 110 : 제2 전송게이트
120 : 제1 전송 게이트 130 : 인버터
140 : 래치 150 : 노말 터미네이션 저항
160 : 테스트 터미네이션 저항 200 : 테스트 MRS 신호 발생기
본 발명은 반도체 메모리 장치의 온-다이 터미네이션에 관한 것으로, 더 자세히는 반도체 메모리 장치의 병렬 테스트시 입력 신호의 보존성(integrity)을 향상시키기 위해 입력핀에 온-다이 터미네이션 회로를 갖는 반도체 메모리 장치 및 방법에 관한 것이다.
일반적으로 반도체 메모리 장치의 테스트는 메모리 테스터(memory tester)라는 측정 시스템을 이용하여 DC(Direct Current), AC(Alternating Current) 및 기능(function)의 3가지 특성을 측정한다.
통상적인 반도체 메모리 장치의 제조 과정에서는 메모리 장치의 테스트 시간을 절감하기 위하여 복수의 메모리 장치를 동시에 테스트하는 병렬 테스트(parallel test)를 실시한다.
상기 반도체 메모리 장치의 병렬 테스트는 다수개의 메모리 장치에 각종 구동 신호, 데이터 및 전원 전압을 공통으로 인가하여 복수의 메모리 장치의 동시 테스트를 가능하게 하는 테스트 방식이다.
고속의 동작 주파수를 갖는 DDR2 램의 병렬 테스트(parallel test)에 있어서 메모리 테스터의 채널 효율(channel efficiency)의 향상을 위하여 어드레스 핀(address pin), 커맨드 핀(command pin), 클록 핀(clock pin)들을 다분기로 사용하는데 상기 반도체 메모리 장치의 동작 속도가 빨라질수록 입력핀(input pin)에서의 신호 왜곡(signal distortion)으로 인해 디바이스의 성능을 정확히 테스트하는데 제약이 있는 문제가 있다.
예를 들어, 상대적으로 저속(약 100MHz)의 동작 주파수를갖는 동기식 디램(SDRAM)의 경우, 별도의 터미네이션 처리 없이 칩셋(chipset)과 동기식 디램(DRAM)을 PCB상에서 바로 연결하는 저전압 TTL 방식으로도 신호의 왜곡 없이 데이터의 전달이 가능하였다. 그러나, 200MHz 이상의 고속의 동작 주파수를 갖는 DDR2(Double Data Rate) 램에서는 기존의 저전압 TTL 방식으로는 신호의 왜곡을 막을 수 없다. 따라서 DDR2 램에서는 수동 저항 소자를 터미네이션으로 이용하는 직렬 스텁 종단 방식(Stub Series Terminated Logic : SSTL)을 이용하여 신호의 왜곡을 방지한다. 특히 스터브(stub) 버스 구조를 가지는 전자 시스템에 있어서는 마더 보드 터미네이션(Mother Board Termination: MBT)을 사용하는 방식보다는 온-다이 터미네이션(On-Die Termination: ODT)을 사용하는 방식이 신호 보존성 측면에서 더 유리하다.
ODT 기술은 SSTL(Stub Series Termination Logic) II를 기반으로 하는 시스템과 반도체 메모리 장치 사이의 인터페이스 시에 신호 반사(signal reflection) 등을 최소화함으로써 신호의 보존성을 향상시키기 위하여 도입되었다. 종래에는 마더보드(motherboard)가 제공하던 터미네이션 전압(VTT: Termination Voltage) 및 터미네이션 저항을 DDR2 SDRAM에서는 ODT기술을 이용함으로써 메모리 컨트롤러(memory controller)의 제어에 의해 DRAM 내에서 터미네이션을 제공할 수 있게 된 것이다.
종래 방식의 병렬 테스트(parallel test)에서는 어드레스 핀, 커맨드 핀, 클 록 핀등 입력핀들(input pins)이 터미네이션 되어 있지 않아도 반도체 메모리 장치의 동작 주파수가 그다지 높지 않아서 신호 왜곡이 큰 문제가 되지 않았다. 하지만 앞서 언급한 바와 같은 DDR2 SDRAM과 같은 반도체 메모리 장치들은 고속 주파수에서 동작하기 때문에 어드레스 핀, 커맨드 핀, 클록 핀과 같은 입력 신호들의 왜곡(distortion)으로 인해 디바이스의 성능을 정확히 테스트하는데 제약이 있는 문제가 있다.
따라서, 본 발명의 제1 목적은 높은 동작 주파수를 갖는 반도체 메모리 장치의 병렬 테스트 시 입력 신호의 보존성 향상을 위해 입력핀을 칩 내부에서 온-다이 터미네이션 하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 제2 목적은 높은 동작 주파수를 갖는 반도체 메모리 장치의 병렬 테스트 시 입력 신호의 보존성 향상을 위해 입력핀을 칩 내부에서 온-다이 터미네이션 하는 반도체 메모리 장치의 테스트 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위한 반도체 메모리 장치의 입력핀 터미네이션 장치는 모드 선택 신호에 응답하여 테스트 모드 레지스터 세트 신호를 생성하는 테스트 모드 레지스터 세트 신호 발생기 및 상기 테스트 모드 레지스터 세트 신호에 응답하여 입력핀에 노말 터미네이션 저항의 연결을 차단시키고, 테스트 터미네이션 저항을 연결시키는 터미네이션 저항 선택기를 포함한다.
또한, 본 발명의 제2 목적을 달성하기 위한 반도체 메모리 장치의 입력핀 터 미네이션 방법은 상기 모드 선택 신호에 응답하여 테스트 모드 레지스터 세트 신호를 생성하는 단계 및 상기 테스트 모드 레지스터 세트 신호에 응답하여 입력핀에 노말 터미네이션 저항의 연결을 차단시키고, 테스트 터미네이션 저항을 연결시키는 단계를 포함한다.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예를 보다 상세하게 설명하고자 한다.
도 1은 일반적인 4분기 병렬 테스트의 간략한 구성도이다.
도 1을 참고하면, 메모리 장치의 테스트 시간을 절감하기 위하여 4개의 반도체 메모리 장치들을 동시에 테스트하는 병렬 테스트 환경에서, P1은 병렬 테스터의 출력 포트를 나타내고 P2, P3, P4 및 P5는 각각의 반도체 메모리 장치의 입력 포트들을 나타낸다.
상기 P1은 상기 병렬 테스터에 연결된다. 상기 병렬 테스터는 전체 시스템을 제어하는 컴퓨터, 반도체 메모리 장치의 모든 전원 전압의 공급을 측정할 수 있는 DC 측정 유니트, 상기 컴퓨터의 제어에 의해 어드레스와 데이터를 발생시키고 특정 알고리즘에 맞추어 데이터와 어드레스의 형태와 순서를 변화시키는 테스트 패턴 발생기, 상기 테스트 패턴 발생기와 함께 반도체 메모리 장치의 측정 신호 파형을 생성하는 타이밍 발생기 등을 구비하면 반도체 메모리 장치의 DC 특성, AC 특성, 및 동작 특성을 시험한다.
상기 P2, P3, P4 및 P5는 각각 반도체 메모리 장치의 입력핀에 연결된다. 예를 들어 상기 병렬 테스터의 A12와 연결되어 있다면 4개의 반도체 메모리 장치 각각의 A12의 입력핀과 연결된다.
본 발명에 의한 반도체 메모리 장치의 병렬 테스트 방법은 복수의 반도체 메모리 장치들의 각 입력핀들을 메모리 테스터의 출력핀에 공통 연결하는 단계, 상기 메모리 테스터에서 상기 복수의 반도체 메모리 장치들로 모드 선택 신호를 제공하여 상기 복수의 반도체 메모리 장치들의 각 입력핀들의 터미네이션 저항을 테스트 터미네이션 저항으로 설정시키는 단계, 및 상기 메모리 테스터에서, 공통 연결된 상기 복수의 반도체 메모리 장치들의 각 입력핀들에 테스트 패턴을 인가하는 단계를 포함한다.
도 2는 본 발명의 일실시예에 따른 입력핀 터미네이션을 위한 회로도이다.
도 2를 참고하면, 테스트 모드 레지스터 세트(MRS) 신호에 의해 테스트 터미네이션 저항과 노말 터미네이션 저항을 선택할 수 있는 입력핀 터미네이션 장치는 터미네이션 저항 선택기(100) 및 테스트 모드 레지스터 세트 신호 발생기(200)를 포함한다.
상기 터미네이션 저항 선택기(100)는 제1 및 제2 전송게이트(110,120), 인버터(130), 래치(140), 노말 터미네이션 저항(150), 및 테스트 터미네이션 저항(160)으로 구성된다. 테스트 모드 시에는 테스트 모드 레지스터 세트 신호가 하이(High) 상태를 유지하고 제1 전송 게이트(120)이 활성화 되어 상기 테스트 터미네이션 저항이 선택된다. 노말 모드 시에는 상기 테스트 모드 레지스터 세트(MRS) 신호가 로우(Low) 상태를 유지하고 제2 전송 게이트(110)가 활성화 되어 상기 노말 터미네이션 저항이 선택된다. 따라서 상기 테스트 모드 레지스터 세트(MRS) 신호에 의해 상 기 반도체 메모리의 입력핀에 연결된 테스트 터미네이션 저항과 노말 터미네이션 저항을 선택적으로 사용하여 동작 모드 별로 입력핀을 터미네이션 시킬 수 있다.
상기 테스트 모드 레지스터 세트 신호 발생기(200)는 모드 선택 신호에 응답하여 테스트 모드 레지스터 세트 신호를 생성한다.
도 2에서 일실시예로 풀다운(pull-down) 저항을 이용한 입력핀 터미네이션 장치를 설명하였지만 또 다른 실시예로 풀업(pull-up) 저항 또는 풀다운 및 풀업 저항을 동시에 구비한 입력핀 터미네이션 장치도 사용 할 수 있다.
도 3은 노말 모드시, 본 발명에 의한 블럭도이다.
도 4는 노말 모드시, 4분기 병렬 테스트의 간략한 구성도이다.
도 3 및 도 4를 참고하면, 반도체 메모리 장치의 테스트를 위한 메모리 테스터와 연결될 필요 없는 노말 모드의 경우에는 테스트 모드 레지스터 세트(MRS) 신호에 의해 노말 터미네이션 저항만 활성화 된다. 따라서 노말 모드 시에는 상기 반도체 메모리 장치의 입력핀은 50옴으로 터미네이션 된다.
도 5는 테스트 모드시, 본 발명에 의한 블록도이다.
도 6은 테스트 모드시, 4분기 병렬 테스트의 간략한 구성도이다.
도 5 및 도 6을 참고하면, 고속으로 동작하는 반도체 메모리 장치를 테스트 할 때, 메모리 테스터의 채널 효율의 향상을 위해 채널을 4분기하여 4개의 반도체 메모리 장치를 동시에 테스트 할 수 있다. 이때 분기된 채널의 임피던스 미스매칭(mismatching) 및 반사 신호에 의해 상기 메모리 테스터에서 출력된 공통신호가 각각의 반도체 메모리 장치의 입력핀에 도달할 때 입력신호의 왜곡이 발생하여 상기 반도체 메모리 장치의 성능을 정확히 테스트 하지 못하는 문제가 발생할 수 있다. 상기 신호 왜곡을 방지하기 위해서는 메모리 테스터 채널의 분기수를 고려한 터미네이션 저항의 추가가 필요하다. 상기 메모리 테스터 채널의 분기수를 고려하여 (분기수x50)옴 저항으로 터미네이션 하는 방법은 입력 신호 보존성(integrity)을 향상시킨다. 일예로 메모리 테스터 채널의 입력 신호를 4분기한 경우에 200옴의 테스트 터미네이션 저항을 사용하여 입력핀을 터미네이션 할 수 있다.
따라서 상기 반도체 메모리 장치의 4분기 테스트 시에는 테스트 모드 레지스터 세트(MRS) 신호에 의해 입력핀에 연결된 상기 노말 터미네이션 저항(50옴: 150)은 차단되고 상기 테스트 터미네이션 저항(200옴: 160)이 연결된다.
도 7은 동작 주파수에 따른 출력신호/입력신호의 비를 나타낸 그래프이다.
도 8은 반도체 메모리 장치의 AC 특성을 나타낸 그래프이다.
도 7을 참고하면, 반도체 메모리 장치의 입력핀을 200옴으로 터미네이션 한 경우의 입력핀의 입출력 신호비가 터미네이션을 하지 않은 경우의 입력핀의 입출력 신호비 보다 낮은 것을 인식할 수 있다. 따라서 상기 반도체 메모리 장치의 입력핀에 동일한 신호 레벨을 인가하기 위해서는 메모리 테스터의 전압을 높여주어야 한다.
도 8을 참조하면, 상기한 바와 같인 상기 반도체 메모리 장치의 입력핀에 동일한 입력 신호를 인가하기 위하여 상기 메모리 테스터에서 200옴 터미네이션을 적용하지 않은 경우 보다 높은 전압을 인가한 경우 EYE window가 넓어지는 효과를 얻는다. 즉, 입력 신호의 셋업 타임 및 홀드 타임의 개선효과 가 있다. 따라서 반도 체 메모리 장치의 테스트를 위한 입력신호의 셋업 타임 및 홀드 타임의 개선으로 DDR2 SDRAM과 같이 고속의 동작 주파수에서도 반도체 메모리 장치의 성능을 정확하게 측정할 수 있다.
상기와 같은 반도체 메모리 장치의 입력핀 터미네이션 장치는 상기 모드 선택 신호에 응답하여 테스트 모드 레지스터 세트 신호를 생성하는 테스트 모드 레지스터 세트 신호 발생기 및 상기 테스트 모드 레지스터 세트 신호에 응답하여 입력핀에 연결된 노말 터미네이션 저항을 차단시키고, 테스트 터미네이션 저항을 연결시키는 터미네이션 저항 선택기를 포함한다.
또한 본 발명에 의한 반도체 메모리 장치의 병렬 테스트 방법은 복수의 반도체 메모리 장치들의 각 입력핀들을 메모리 테스터의 출력핀에 공통 연결하는 단계, 상기 메모리 테스터에서 상기 복수의 반도체 메모리 장치들로 모드 선택 신호를 제공하여 상기 복수의 반도체 메모리 장치들의 각 입력핀들의 터미네이션 저항을 테스트 터미네이션 저항으로 설정시키는 단계, 및 상기 메모리 테스터에서, 공통 연결된 상기 복수의 반도체 메모리 장치들의 각 입력핀들에 테스트 패턴을 인가하는 단계를 포함한다.
따라서, 입력핀을 터미네이션 함으로써 반사 신호의 크기를 줄일 수 있고 셋업 타임 및 홀드 타임 등 타이밍 특성이 좋아진다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

  1. 모드 선택 신호에 응답하여 반도체 메모리 장치의 입력핀에 노말 터미네이션 저항 또는 테스트 터미네이션 저항을 연결하는 것을 특징으로 하는 반도체 메모리 장치의 입력핀 터미네이션 장치.
  2. 제 1항에 있어서, 상기 입력핀 터미네이션 장치는
    상기 모드 선택 신호에 응답하여 테스트 모드 레지스터 세트 신호를 생성하는 테스트 모드 레지스터 세트 신호 발생기; 및
    상기 테스트 모드 레지스터 세트 신호에 응답하여 입력핀에 노말 터미네이션 저항의 연결을 차단시키고, 테스트 터미네이션 저항을 연결시키는 터미네이션 저항 선택기를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입력핀 터미네이션 장치.
  3. 모드 선택 신호에 응답하여 반도체 메모리 장치의 입력핀에 노말 터미네이션 저항 또는 테스트 터미네이션 저항을 연결하는 것을 특징으로 하는 반도체 메모리 장치의 입력핀 터미네이션 방법.
  4. 제 3항에 있어서, 상기 입력핀 터미네이션 방법은
    상기 모드 선택 신호에 응답하여 테스트 모드 레지스터 세트 신호를 생성하 는 단계; 및
    상기 테스트 모드 레지스터 세트 신호에 응답하여 입력핀에 노말 터미네이션 저항의 연결을 차단시키고, 테스트 터미네이션 저항을 연결시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입력핀 터미네이션 방법.
  5. 복수의 반도체 메모리 장치들의 각 입력핀들을 메모리 테스터의 출력핀에 공통 연결하는 단계;
    상기 메모리 테스터에서 상기 복수의 반도체 메모리 장치들로 모드 선택 신호를 제공하여 상기 복수의 반도체 메모리 장치들의 각 입력핀들의 터미네이션 저항을 테스트 터미네이션 저항으로 설정시키는 단계; 및
    상기 메모리 테스터에서, 공통 연결된 상기 복수의 반도체 메모리 장치들의 각 입력핀들에 테스트 패턴을 인가하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 병렬 테스트 방법.
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KR100958800B1 (ko) * 2008-09-11 2010-05-24 주식회사 하이닉스반도체 반도체 메모리 소자

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