CN112103265A - 主控芯片、pcb板以及电子设备 - Google Patents

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Abstract

本公开涉及一种主控芯片、PCB板以及电子设备，以在PCB板上实现主控芯片与不同类型的DDR SDRAM之间的单层走线，减少PCB设计成本。该主控芯片用于与不同类型的双倍速率同步动态随机存储器DDR SDRAM连接；所述主控芯片包括复用控制单元，所述复用控制单元用于确定与所述主控芯片连接的DDR SDRAM的类型，并根据与所述类型的DDR SDRAM的地址引脚相匹配的各逻辑地址之间的排列顺序，对所述主控芯片的地址引脚进行封装；所述主控芯片的数据引脚按照预设排列顺序设置，使得在PCB板上实现所述主控芯片的引脚与所述DDR SDRAM的引脚之间的走线无交叉。

Description

主控芯片、PCB板以及电子设备
技术领域
本公开涉及电子技术领域，具体地，涉及一种主控芯片、PCB板以及电子设备。
背景技术
随着智能手机和平板电脑等终端设备的飞速发展，用户对于终端设备内的PCB板(Printed Circuit Board，印刷电路板)的性能要求越来越高，但是对PCB板的成本却要求越来越低。因此，主控芯片和DDR SDRAM(Double Data Rate SDRAM，双倍速率同步动态随机存储器)作为终端设备内部的关键器件，其在PCB板上的布局走线就显得尤为重要。
相关技术中，主要通过以下三种方式实现主控芯片和DDR SDRAM的PCB设计：
第一种方式，多层板PCB设计。由于主控芯片的数据、地址等信号线引脚的排布顺序与DDR SDRAM颗粒的引脚排布顺序不相符，导致在进行单层PCB设计时，PCB走线存在交叉，必须使用过孔进行换层走线，致使PCB设计需要两层以上的多层板，增加了PCB板的制造成本。
第二种方式，仅支持单一类型DDR SDRAM的两层板PCB设计。主控芯片引脚排布顺序经过调整与某一类型DDR SDRAM颗粒的引脚排布顺序相符，PCB走线不存在交叉，可实现单层走线，不需要过孔、换层。但是，当更换另外一种类型的DDR SDRAM时，引脚顺序就会出现不相符的情况。例如，某主控芯片在进行DDR3 SDRAM的PCB设计时，引脚顺序相符，PCB走线无交叉，但是该芯片在进行DDR2 SDRAM的PCB设计时，引脚顺序就会出现不相符的情况，PCB走线会存在交叉，必须使用过孔进行换层走线，也增加了PCB板的制造成本。
第三种方式，可同时支持DDR2 SDRAM和DDR3 SDRAM，或其他类型DDR SDRAM的两层板PCB设计，但是主控芯片上对某些引脚需要多留一个备份。例如，信号LDM，其会在主控芯片上多设计一个LDM’，当连接DDR3时，使用LDM引脚，LDM’引脚悬空；当连接DDR2时，使用LDM’引脚，LDM引脚悬空。对于引脚资源本身就紧张的小封装器件来说，备份引脚是一种资源浪费，而且兼容的DDR种类越多，所使用的备份引脚可能会越多，浪费的引脚资源也越多。
发明内容
本公开的目的是提供一种主控芯片、PCB板以及电子设备，以在PCB板上实现主控芯片与不同类型的DDR SDRAM之间的单层走线，减少PCB板的制造成本。
为了实现上述目的，第一方面，本公开提供一种主控芯片，用于与不同类型的双倍速率同步动态随机存储器DDR SDRAM连接；
所述主控芯片包括复用控制单元，所述复用控制单元用于确定与所述主控芯片连接的DDR SDRAM的类型，并根据与所述类型的DDR SDRAM的地址引脚相匹配的各逻辑地址之间的排列顺序，对所述主控芯片的地址引脚进行封装；
所述主控芯片的数据引脚按照预设排列顺序设置，使得在PCB板上实现所述主控芯片的引脚与所述DDR SDRAM的引脚之间的走线无交叉。
可选地，所述PCB板为单层PCB板或多层PCB板。
可选地，所述主控芯片的至少两个侧边封装有引脚，所述主控芯片的时钟引脚位于所述至少两个侧边中目标侧边引脚的起始位置或末尾位置，其中，所述目标侧边为所述至少两个侧边中的任一侧边。
可选地，所述主控芯片数据引脚的所述预设排列顺序依次为3个DQL引脚、4个DQU引脚、1个DMU引脚、1个DQL引脚、一对DQSL引脚、2个DQL引脚、一对DQSU引脚、4个DQU引脚、1个DML引脚、2个DQL引脚。
可选地，所述主控芯片的正时钟引脚为所述主控芯片的所述目标侧边引脚的起始第一个引脚，负时钟引脚为所述目标侧边引脚的起始第二个引脚；或者
所述主控芯片的正时钟引脚为所述主控芯片的所述目标侧边引脚的末尾第二个引脚，负时钟引脚为所述目标侧边引脚的末尾第一个引脚。
可选地，所述复用控制单元还用于：
检测所述主控芯片中与所述DDR SDRAM连接的引脚的输入电压；
根据所述输入电压，确定与所述主控芯片连接的DDR SDRAM的类型。
第二方面，本公开还提供一种印刷电路PCB板，所述PCB板包括用于连接第一方面中的主控芯片的引脚的第一类连接点；
所述PCB板还包括用于连接DDR SDRAM的引脚的第二类连接点；
其中，所述第一类连接点与所述第二类连接点位于所述PCB板的同一层，且所述第一类连接点与所述第二类连接点之间具有与所述DDR SDRAM的类型适配的走线。
可选地，所述DDR SDRAM为DDR1 SDRAM，所述PCB板上所述主控芯片的PCB封装的负极DQSL引脚悬空。
可选地，所述PCB板上所述负极DQSL引脚处设置有丝印层。
可选地，所述第一类连接点为焊盘，用于焊接所述主控芯片。
第三方面，本公开还提供一种电子设备，包括第二方面中所述的PCB板，所述PCB板上设置有第一方面中所述的主控芯片以及任一类型的DDR SDRAM。
通过上述技术方案，主控芯片可以包括复用控制单元，该复用控制单元可以确定与主控芯片连接的DDR SDRAM的类型，并根据与该类型的DDR SDRAM的地址引脚相匹配的各逻辑地址之间的排列顺序，对主控芯片的地址引脚进行封装。通过这样的方式，可以在主控芯片内部通过映射的方式调整地址功能引脚的顺序，从而兼容多种类型DDR SDRAM。并且，通过对主控芯片的数据引脚按照预设排列顺序设置，可以使得在PCB板上实现主控芯片的引脚与多种类型的DDR SDRAM的引脚之间的单层走线，无需换层走线，另外还无需设置备份引脚，从而可以避免引脚资源的浪费。
本公开的其他特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：
图1是根据本公开一示例性实施例示出的一种主控芯片的结构示意图；
图2是根据本公开一示例性实施例示出的一种主控芯片与DDR3 SDRAM连接时的地址引脚映射关系示意图；
图3是根据本公开另一示例性实施例示出的一种主控芯片与DDR3 SDRAM连接时的地址引脚映射关系示意图；
图4是根据本公开一示例性实施例示出的一种主控芯片与DDR2 SDRAM连接时的地址引脚映射关系示意图；
图5是根据本公开一示例性实施例示出的一种主控芯片与DDR1 SDRAM连接时的地址引脚映射关系示意图；
图6是根据本公开一示例性实施例示出的一种主控芯片与DDR3 SDRAM连接时的数据引脚连接关系示意图；
图7是根据本公开一示例性实施例示出的一种主控芯片与DDR2 SDRAM连接时的数据引脚连接关系示意图；
图8是根据本公开一示例性实施例示出的一种主控芯片与DDR1 SDRAM连接时的数据引脚连接关系示意图；
图9是相关技术中DDR1 SDRAM的时钟引脚位置示意图；
图10是相关技术中DDR2 SDRAM的时钟引脚位置示意图；
图11是相关技术中DDR3 SDRAM的时钟引脚位置示意图；
图12是根据本公开一示例性实施例示出的一种主控芯片中时钟引脚的封装位置示意图；
图13是根据本公开一示例性实施例示出的一种主控芯片中时钟引脚与DDR2SDRAM或DDR3 SDRAM的时钟引脚连接的示意图；
图14是根据本公开一示例性实施例示出的一种主控芯片中时钟引脚与DDR1SDRAM的时钟引脚连接的示意图。
具体实施方式
以下结合附图对本公开的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本公开，并不用于限制本公开。
随着智能手机和平板电脑等终端设备的飞速发展，用户对于终端设备内的PCB板(Printed Circuit Board，印刷电路板)的性能要求越来越高，但是对PCB板的成本却要求越来越低。因此，主控芯片和DDR SDRAM(Double Data Rate SDRAM，双倍速率同步动态随机存储器)作为终端设备内部的关键器件，其在PCB板上的布局走线就显得尤为重要。
相关技术中，主要通过以下三种方式实现主控芯片和DDR SDRAM的PCB设计：
第一种方式，需要多层板PCB设计。由于主控芯片的数据、地址等信号线引脚的排布顺序与DDR SDRAM颗粒的引脚排布顺序不相符，导致在进行单层PCB设计时，PCB走线存在交叉，必须使用过孔进行换层走线，致使PCB设计需要两层以上的多层板，增加了PCB板的制造成本。
第二种方式，仅支持单一类型DDR SDRAM的两层板PCB设计。主控芯片引脚排布顺序经过调整与某一类型DDR SDRAM颗粒的引脚排布顺序相符，PCB走线不存在交叉，可实现单层走线，不需要过孔、换层。但是，当更换另外一种类型的DDR SDRAM时，引脚顺序就会出现不相符的情况。例如，某主控芯片在进行DDR3 SDRAM的PCB设计时，引脚顺序相符，PCB走线无交叉，但是该芯片在进行DDR2 SDRAM的PCB设计时，引脚顺序就会出现不相符的情况，PCB走线会存在交叉，必须使用过孔进行换层走线，也增加了PCB板的制造成本。
第三种方式，可同时支持DDR2 SDRAM和DDR3 SDRAM，或其他类型DDR SDRAM的两层板PCB设计，但是主控芯片上对某些引脚需要多留一个备份。例如，信号LDM，其会在主控芯片上多设计一个LDM’，当连接DDR3时，使用LDM引脚，LDM’引脚悬空；当连接DDR2时，使用LDM’引脚，LDM引脚悬空。对于引脚资源本身就紧张的小封装器件来说，备份引脚是一种资源浪费，而且兼容的DDR种类越多，所使用的备份引脚可能会越多，浪费的引脚资源也越多。
有鉴于此，本公开实施例提供一种主控芯片、PCB板及电子设备，以实现在PCB板上实现主控芯片的引脚与所述DDR SDRAM的引脚之间的单层走线，避免引脚资源的浪费，降低PCB板的制造成本。
首先对本公开实施例提供的主控芯片进行说明。
该主控芯片可以用于与不同类型的双倍速率同步动态随机存储器DDR SDRAM连接。其中，该不同类型的DDR SDRAM可以包括DDR1 SDRAM、DDR2 SDRAM和DDR3 SDRAM中的任一者，本公开实施例对此不作限定。参照图1，以主控芯片与DDR3 SDRAM连接进行示意。
应当理解的是，对于32位和64位的DDR SDRAM，其引脚数目众多，为了实现主控芯片与32位或64位的DDR SDRAM的走线无交叉通常需要多层板走线，因此本公开中的主控芯片优选为用于与不同类型的16位DDR SDRAM进行连接。
在本公开实施例中，该主控芯片可以包括复用控制单元，该复用控制单元用于确定与主控芯片连接的DDR SDRAM的类型，并根据与该类型的DDR SDRAM的地址引脚相匹配的各逻辑地址之间的排列顺序，对主控芯片的地址引脚进行封装。并且，该主控芯片的数据引脚可以按照预设排列顺序设置，使得在PCB板上实现主控芯片的引脚与DDR SDRAM的引脚之间的走线无交叉。其中，PCB板可以为单层PCB板或者多层PCB板。
参照图1，该主控芯片还可以包括DDR SDRAM控制单元，用于通过控制器地址/命令线接口与复用控制单元连接，从而复用控制单元可以根据与主控芯片连接的DDR SDRAM的类型，对控制器地址/命令线接口进行封装，使得主控芯片可以兼容不同类型的DDR SDRAM。
其中，由于不同类型的DDR SDRAM，其与主控芯片连接时的输入电压不同，因此在可能的方式中，复用控制单元可以根据输入电压自动检测与主控芯片连接的DDR SDRAM的类型。具体的，复用控制单元可以用于检测主控芯片中与DDR SDRAM连接的引脚的输入电压，然后根据该输入电压，确定与主控芯片连接的DDR SDRAM的类型，以实现对DDR SDRAM的类型的自动检测。
在确定与主控芯片连接的DDR SDRAM的类型后，复用控制单元可以根据与该类型的DDR SDRAM的地址引脚相匹配的各逻辑地址之间的排列顺序，对主控芯片的地址引脚进行封装。其中，对主控芯片的地址引脚进行封装即指配置主控芯片外部与DDR SDRAM连接的地址引脚顺序。
另外，与某一类型的DDR SDRAM的地址引脚相匹配的各逻辑地址之间的排列顺序即为与该类型DDR SDRAM的地址引脚在PCB板上单层走线的地址引脚顺序。应当理解的是，与某一类型DDR SDRAM的地址引脚在PCB板上单层走线的地址引脚顺序可以是预先确定并存储在主控芯片内部的，从而在后续确定DDR SDRAM的类型之后，可以根据该类型，获取预存储的对应地址引脚顺序，实现对主控芯片地址引脚的封装，进而实现在PCB板上主控芯片的地址引脚与DDR SDRAM的地址引脚之间的单层走线。
例如，参照图1，主控芯片与DDR3 SDRAM连接，那么复用控制单元可以先获取预存储的与DDR3 SDRAM的地址引脚顺序相匹配的逻辑地址引脚顺序，然后根据该逻辑地址引脚顺序，对主控芯片的物理地址引脚进行封装。具体地，参照图2，与DDR3 SDRAM的相匹配的各逻辑地址之间的排列顺序依次为：CKE、A10、BA1、A4、A6、A8、A11、A14、A1、A12、RAS#、CAS#、WE#、BA2、A0、A2、A13、A9、A7、A5、A3、BA0、ODT。在此种情况下，可以通过复用控制单元按上述顺序将主控芯片的第一个地址引脚(物理引脚)封装为CKE，第二地址引脚(物理引脚)封装为A15，以此类推，从而实现对主控芯片地址引脚的封装。
应当理解的是，在可能的方式中，为了减少对主控芯片的地址引脚封装映射关系的调整次数，可以先将主控芯片的地址引脚顺序调整为与某一类型的DDR SDRAM相适配的地址引脚顺序，这样在主控芯片连接该类型的DDR SDRAM时，无需再调整地址引脚的封装映射关系。比如，参照图3所示，可以先将主控芯片的地址引脚顺序调整为与DDR3 SDRAM相适配的地址引脚顺序。
进一步，在主控芯片的地址引脚的封装映射关系如图3所示的情况下，如果与主控芯片连接的DDR SDRAM从DDR3 SDRAM更改为DDR2 SDRAM，那么可以根据与DDR2 SDRAM的地址引脚相匹配的各逻辑地址之间的排列顺序，重新确定主控芯片的地址引脚的封装映射关系，从而根据该重新确定的封装映射关系，对主控芯片的地址引脚重新进行封装。
例如，参照图4，主控芯片的地址引脚顺序依次为图4左边所示的引脚顺序，与DDR2SDRAM的地址引脚顺序相匹配的逻辑地址引脚顺序依次为图4右边所示的引脚顺序。为了实现主控芯片的地址引脚与DDR2 SDRAM的地址引脚之间的走线无交叉，可以按照图4所示的方式在主控芯片内部通过映射的方式调整地址功能引脚的顺序，从而根据调整后的地址功能引脚的顺序，即与DDR2 SDRAM的地址引脚相匹配的各逻辑地址之间的排列顺序，对主控芯片的地址引脚进行重新封装。
又或者，在主控芯片的地址引脚的预设映射关系如图3所示的情况下，与主控芯片连接的DDR SDRAM从DDR3 SDRAM更改为DDR1 SDRAM，那么可以根据与DDR1 SDRAM的地址引脚相匹配的各逻辑地址之间的排列顺序，重新确定主控芯片的地址引脚的封装映射关系，从而根据该重新确定的封装映射关系，对主控芯片的地址引脚重新进行封装。
例如，参照图5，主控芯片的地址引脚顺序依次为图5左边所示的引脚顺序，与DDR1SDRAM的地址引脚顺序相匹配的逻辑地址引脚顺序依次为图5右边所示的引脚顺序。为了实现主控芯片的地址引脚与DDR1 SDRAM的地址引脚之间的走线无交叉，可以按照图5所示的方式在主控芯片内部通过映射的方式调整地址功能引脚的顺序，从而根据调整后的地址功能引脚的顺序，即与DDR1 SDRAM的地址引脚相匹配的各逻辑地址之间的排列顺序，对主控芯片的地址引脚进行重新封装。
通过上述方式，可以通过复用控制单元确定与主控芯片连接的DDR SDRAM的类型，然后在主控芯片内部通过映射的方式调整地址功能引脚的顺序，以使调整后的主控芯片的地址功能引脚顺序与该类型的DDR SDRAM的地址引脚相匹配，从而实现在PCB板上主控芯片的地址引脚与不同类型的DDR SDRAM的地址引脚之间的单层走线，减少PCB板的设计成本。
对于主控芯片的数据引脚，可以按照预设排列顺序进行设置。在可能的方式中，该预设排列顺序可以是依次为3个DQL引脚、4个DQU引脚、1个DMU引脚、1个DQL引脚、一对DQSL引脚、2个DQL引脚、一对DQSU引脚、4个DQU引脚、1个DML引脚、2个DQL引脚。其中，一对DQSU引脚包括正极DQSU引脚(表示为“DQSU”))和负极DQSU引脚(表示为“DQSU#”)，一对DQSL引脚包括正极DQSL引脚(表示为“DQSL”)和负极DQSL引脚(表示为“DQSL#”)。
应当理解的是，根据DDR SDRAM的存储特性，对于16位DDR SDRAM来说，高8位的数据引脚DQ与低8位的数据引脚DQ可进行交换，并且高8位中的数据引脚DQU0-DQU7也可随意进行交换，低8位中的数据引脚DQL0-DQL7也可随意进行交换。因此，在本公开实施例中，为了实现在PCB板上实现主控芯片的数据引脚与DDR SDRAM的数据引脚之间的单层走线，并不限定数据引脚DQ的具体位置，只限定数据引脚DQ与数据掩码引脚DM，以及数据选通引脚DQS的相对位置。
在可能的方式中，根据JEDEC标准中描述的DDR SDRAM芯片引脚的排布，结合PCB设计时DDR SDRAM颗粒的单层布线顺序，可以确定主控芯片封装上DDR SDRAM的数据引脚的预设排列顺序依次为：DQL5、DQL2、DQL1、DQU0、DQU3、DQU1、DQU2、DMU、DQL0、DQSL、DQSL#、DQL6、DQL3、DQSU、DQSU#、DQU5、DQU6、DQU7、DQU4、DML、DQL4、DQL7。其中，DMU表示高位的DM引脚，DML表示低位的DM引脚，DQSL和DQSL#表示低位的DQS引脚，DQSU和DQSU#表示高位的DQSU引脚。
根据上述预设排列顺序，参照图6，该主控芯片的数据引脚与DDR3 SDRAM的数据引脚之间的走线可以全部从主控芯片引脚的正面引出，走线无交叉。参照图7，该主控芯片的数据引脚与DDR2SDRAM的数据引脚之间的走线有2根信号线从主控芯片引脚的背面引出，其余信号线可以全部从主控芯片引脚的正面引出，走线无交叉。参照图8，该主控芯片的数据引脚与DDR1 SDRAM的数据引脚之间的走线部分信号线从主控芯片引脚的背面引出，部分信号线从主控芯片引脚的正面引出，走线无交叉。
对于主控芯片的时钟引脚，根据JEDEC标准中的描述，参照图9，DDR1 SDRAM的时钟信号引脚顺序从上而下的顺序为CK-、CK+。参照图10，DDR2 SDRAM的时钟信号引脚顺序从上而下的顺序为CK+、CK-。参照图11，DDR3 SDRAM的时钟信号引脚顺序从上而下的顺序为CK+、CK-。
因此，为了实现主控芯片的时钟引脚与DDR SDRAM的时钟引脚在PCB板上的单层走线，在本公开实施例中，主控芯片的至少两个侧边可以封装有引脚，相应地，主控芯片的时钟引脚可以位于至少两个侧边中目标侧边引脚的起始位置或末尾位置，其中，目标侧边为至少两个侧边中的任一侧边。
例如，参照图12，主控芯片为四边形，且主控芯片的四个侧边封装有引脚。在此种情况下，主控芯片的时钟引脚可以封装在目标侧边的起始位置或末尾位置，其中，目标侧边为主控芯片的四个侧边的任一侧边，即可以将主控芯片的时钟信号引脚设置在封装的转角处。具体的，参照图12，该主控芯片的时钟引脚可以封装在图12中的方框标识的任一引脚位置处。
进一步，主控芯片的正时钟引脚可以为主控芯片的目标侧边引脚的起始第一个引脚，负时钟引脚可以为目标侧边引脚的起始第二个引脚；或者，主控芯片的正时钟引脚可以为主控芯片的目标侧边引脚的末尾第二个引脚，负时钟引脚为目标侧边引脚的末尾第一个引脚。
例如，参照图13和图14，主控芯片的正时钟引脚为主控芯片的目标侧边引脚的起始第一个引脚，负时钟引脚为目标侧边引脚的起始第二个引脚。对于DDR2 SDRAM或DDR3SDRAM可以选择从主控芯片引脚的正面引出走线，而对于DDR1 SDRAM可以选择从主控芯片引脚的背面引出走线，从而实现正时钟引脚CK+和负时钟引脚CK-的顺序交换，进而在PCB板上实现主控芯片的时钟引脚与不同类型的DDR SDRAM的时钟引脚之间的单层走线。
通过上述方式，主控芯片的时钟引脚封装在单侧边引脚的起始位置或末尾位置，数据引脚按照预设排列顺序进行设置，地址引脚通过芯片内部映射关系调整引脚封装顺序，从而可以实现在PCB板上主控芯片的引脚与不同类型的DDR SDRAM的引脚之间的单层走线，避免引脚资源的浪费，减少PCB板的制造成本。
基于同一发明构思，本公开实施例还提供一种印刷电路PCB板，该PCB板包括用于连接上述主控芯片的引脚的第一类连接点，该PCB板还包括用于连接DDR SDRAM的引脚的第二类连接点。其中，第一类连接点与第二类连接点位于PCB板的同一层，且第一类连接点与第二类连接点之间具有与DDR SDRAM的类型适配的走线。
示例地，第一类连接点为焊盘，用于焊接主控芯片。同样地，第二连接点也可以为焊盘，用于焊接DDR SDRAM。
或者，在其他可能的方式中，还可以在PCB板上预置连接器，比如排母等等。在此种情况下，用于连接主控芯片的连接器上的连接点为第一类连接点，用于连接DDR SDRAM的连接器的连接点为第二类连接点。当然，在其他可能的方式中，第一类连接点与第二类连接点还可以有其他形式，本公开实施例对此不作限定。
在可能的方式中，若DDR SDRAM为DDR1 SDRAM，由于DDR1 SDRAM无需与主控芯片的数据引脚DQSL#(即负极DQSL引脚)连接，因此可以在PCB板上将主控芯片的PCB封装的负极DQSL引脚悬空。也即是说，可以在主控芯片的PCB封装上将DQSL#引脚焊盘去掉。
进一步，还可以在PCB板上该负极DQSL引脚处设置丝印层。具体的，可以在该负极DQSL引脚处铺设与主控芯片的其他数据引脚封装大小一样的丝印层。由于该丝印层没有电连接属性，因此可以将该丝印层作为空白引脚区域，进行主控芯片与其他引脚的PCB布线，有利于实现主控芯片与DDR1 SDRAM的单层布线，尤其适合小封装、引脚数目少的主控芯片与DDR1 SDRAM之间的布线。
基于同一发明构思，本公开实施例还提供一种电子设备，包括上述的PCB板，该PCB板上设置有上述的主控芯片以及任一类型的DDR SDRAM。
由于主控芯片的时钟引脚封装在单侧边引脚的起始位置或末尾位置，数据引脚按照预设排列顺序进行设置，地址引脚通过芯片内部映射关系调整引脚封装顺序，从而可以实现在PCB板上主控芯片的引脚与不同类型的DDR SDRAM的引脚之间的单层走线，无需过孔换层。既可以有效降低PCB板的制造成本，也可以灵活选择满足技术要求且成本最低的DDRSDRAM类型，从而降低整个电子设备的成本。
并且，对于DDR1的兼容，采用去掉主控芯片PCB封装无用焊盘的方法，实现单层PCB布线，无多余的备用引脚，不造成引脚资源浪费，尤其适合小封装、引脚数目少的主控芯片。
以上结合附图详细描述了本公开的优选实施方式，但是，本公开并不限于上述实施方式中的具体细节，在本公开的技术构思范围内，可以对本公开的技术方案进行多种简单变型，这些简单变型均属于本公开的保护范围。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合，为了避免不必要的重复，本公开对各种可能的组合方式不再另行说明。
此外，本公开的各种不同的实施方式之间也可以进行任意组合，只要其不违背本公开的思想，其同样应当视为本公开所公开的内容。

Claims (11)

1.一种主控芯片，其特征在于，用于与不同类型的双倍速率同步动态随机存储器DDRSDRAM连接；
所述主控芯片包括复用控制单元，所述复用控制单元用于确定与所述主控芯片连接的DDR SDRAM的类型，并根据与所述类型的DDR SDRAM的地址引脚相匹配的各逻辑地址之间的排列顺序，对所述主控芯片的地址引脚进行封装；
所述主控芯片的数据引脚按照预设排列顺序设置，使得在PCB板上实现所述主控芯片的引脚与所述DDR SDRAM的引脚之间的走线无交叉。
2.根据权利要求1所述的方法，其特征在于，所述PCB板为单层PCB板或多层PCB板。
3.根据权利要求1所述主控芯片，其特征在于，所述主控芯片的至少两个侧边封装有引脚，所述主控芯片的时钟引脚位于所述至少两个侧边中目标侧边引脚的起始位置或末尾位置，其中，所述目标侧边为所述至少两个侧边中的任一侧边。
4.根据权利要求1所述的主控芯片，其特征在于，所述主控芯片数据引脚的所述预设排列顺序依次为3个DQL引脚、4个DQU引脚、1个DMU引脚、1个DQL引脚、一对DQSL引脚、2个DQL引脚、一对DQSU引脚、4个DQU引脚、1个DML引脚、2个DQL引脚。
5.根据权利要求3所述的主控芯片，其特征在于，所述主控芯片的正时钟引脚为所述主控芯片的所述目标侧边引脚的起始第一个引脚，负时钟引脚为所述目标侧边引脚的起始第二个引脚；或者
所述主控芯片的正时钟引脚为所述主控芯片的所述目标侧边引脚的末尾第二个引脚，负时钟引脚为所述目标侧边引脚的末尾第一个引脚。
6.根据权利要求1-5任一所述的主控芯片，其特征在于，所述复用控制单元还用于：
检测所述主控芯片中与所述DDR SDRAM连接的引脚的输入电压；
根据所述输入电压，确定与所述主控芯片连接的DDR SDRAM的类型。
7.一种印刷电路PCB板，其特征在于，所述PCB板包括用于连接权利要求1-6的主控芯片的引脚的第一类连接点；
所述PCB板还包括用于连接DDR SDRAM的引脚的第二类连接点；
其中，所述第一类连接点与所述第二类连接点位于所述PCB板的同一层，且所述第一类连接点与所述第二类连接点之间具有与所述DDR SDRAM的类型适配的走线。
8.根据权利要求7所述的PCB板，其特征在于，所述DDR SDRAM为DDR1SDRAM，所述PCB板上所述主控芯片的PCB封装的负极DQSL引脚悬空。
9.根据权利要求8所述的PCB板，其特征在于，所述PCB板上所述负极DQSL引脚处设置有丝印层。
10.根据权利要求7-9任一所述的PCB板，其特征在于，所述第一类连接点为焊盘，用于焊接所述主控芯片。
11.一种电子设备，其特征在于，包括权利要求7所述的PCB板，所述PCB板上设置有权利要求1-6任一所述的主控芯片以及任一类型的DDR SDRAM。
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