CN104636229A - 调整ddr线序的方法以及系统 - Google Patents

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Abstract

本发明公开了一种调整双倍数据率同步动态随机存取存储器DDR线序的方法以及系统。所述方法包括：获取与片上系统SoC连接的所述DDR的线序，所述DDR的线序为所述DDR连接至印刷电路板PCB上的引脚对应的信号顺序；以及根据所述DDR的线序，调整所述SoC的引脚对应的信号顺序，使得所述SoC的引脚与所述DDR的引脚通过所述PCB直连，也就是说可以保证在SoC与DDR连通时不管是SoC的封装走线还是PCB的走线都能够顺畅、没有交叉，从而可以保证板级时序与信号质量为最优。

Description

调整DDR线序的方法以及系统
技术领域
本发明涉及计算机技术领域，尤其涉及一种调整DDR线序的方法以及系统。
背景技术
目前第三代的双倍数据率同步动态随机存取存储器（Double Data RateSynchronous Dynamic Random Access Memory，DDR3）已大量应用于各种消费类设备中，为了适应消费者各式各样的需求，同一个片上系统（System onChip，SoC）有可能会需要同时适配8bit-DDR3和16bit-DDR3。其中，一颗8bit-DDR3具有一个访问字节，一颗16bit-DDR3拥有两个访问字节，根据电子器件工程联合委员会（Joint Electron Device Engineering Council，JEDEC）标准，DDR3的同一个访问字节内部可以互相交换线序，但是同一个DDR中不同访问字节之间的线序不能互换，例如：DQ0～DQ7对应同一个访问字节，DQ8～DQ15对应同一访问字节，这种情况下，DQ0与DQ5可以互换，DQ9可以与DQ15互换，DQ0与DQ15不能互换。
当某个SoC需要适配单颗16bit-DDR3时，可以很容易实现印刷电路板（Printed Circuit Board，PCB）的走线最顺。但是当该SoC需要适配两颗8bit-DDR3布线时，也就是说需要用两颗8bit-DDR3去代替一颗16bit-DDR3时，由于8bit-DDR3颗粒和16bit-DDR3颗粒的管脚排布不同，而且SoC与DDR3连接的管脚信号已经固定，因此需要通过封装绕线或PCB板级交叉走线才能实现。由于两层PCB板之间的走线是无法交叉的，现有技术无法实现两层PCB板设计时，SoC能够同时适配16bit-DDR3和8bit-DDR3，只能通过增加PCB的板层这种增加成本的方式实现。然而，通过封装绕线或PCB板级交叉走线实现的SoC同时适配两种位宽DDR的设计，会导致信号质量差等问题。
发明内容
为了解决上述技术问题，根据本发明的一实施例，提供了一种调整双倍数据率同步动态随机存取存储器DDR线序的方法，包括：获取与片上系统SoC连接的所述DDR的线序，所述DDR的线序为所述DDR连接至印刷电路板PCB上的引脚对应的信号顺序；根据所述DDR的线序，调整所述SoC的引脚对应的信号顺序，以使得所述SoC的引脚与所述DDR的引脚通过所述PCB直连。
对于上述调整DDR线序的方法，在一种可能的实现方式中，在所述DDR通过数据引脚与所述SoC连接的情况下，所述DDR的线序包括DDR物理层辅助校准模块PACK的数据引脚对应的数据信号顺序和DDR物理层的数据引脚对应的采样信号顺序，所述获取与片上系统SoC连接的所述DDR的线序，包括：所述PACK根据接收到的所述SoC的处理器发送的数据引脚选择命令，在所述SoC的寄存器存储的第一对应关系中，查找所述PACK的数据引脚对应的数据信号顺序，所述第一对应关系为所述SoC的处理器在所述寄存器中预先配置的数据引脚选择命令和数据信号顺序的对应关系；所述DDR物理层根据接收到的所述SoC的处理器发送的数据引脚选择命令，在所述SoC的寄存器存储的所述第一对应关系和第二对应关系中，查找所述DDR物理层的数据引脚对应的采样信号顺序，所述第二对应关系为所述SoC的处理器在所述寄存器中预先配置的数据信号和采样信号的对应关系。
对于上述调整DDR线序的方法，在一种可能的实现方式中，所述根据所述DDR的线序，调整所述SoC的引脚对应的信号顺序，包括：所述PACK按照查找到的数据信号顺序，将所述PACK的数据引脚连接至所述DDR物理层的数据引脚；所述DDR物理层将所述DDR物理层的数据引脚，按照查找到的采样信号顺序选通；其中，所述DDR物理层的数据引脚直连至所述SoC的封装接口的数据引脚，所述封装接口的数据引脚在所述PCB上与所述DDR的数据引脚直连。
对于上述调整DDR线序的方法，在一种可能的实现方式中，在所述DDR通过地址引脚与所述SoC连接的情况下，所述DDR的线序包括DDR物理层辅助校准模块PACK的地址引脚对应的地址信号顺序，所述获取与片上系统SoC连接的所述DDR的线序，包括：所述PACK根据接收到的所述SoC的处理器发送的地址引脚选择命令，在所述SoC的寄存器存储的第三对应关系中，查找所述PACK的地址引脚对应的地址信号顺序，所述第三对应关系为所述SoC的处理器在所述寄存器中预先配置的地址引脚选择命令和地址信号顺序的对应关系。
对于上述调整DDR线序的方法，在一种可能的实现方式中，所述根据所述DDR的线序，调整所述SoC的引脚对应的信号顺序，包括：所述PACK按照查找到的地址信号顺序，将所述PACK的地址引脚连接至所述DDR物理层的地址引脚；其中，所述DDR物理层的地址引脚直连至所述SoC的封装接口的地址引脚，所述封装接口的地址引脚在所述PCB上与所述DDR的地址引脚直连。
为了解决上述技术问题，根据本发明的一实施例，提供了一种调整DDR线序的系统，包括：片上系统SoC，包括DDR物理层辅助校准模块PACK、DDR物理层和封装接口，其中，所述PACK与所述DDR物理层连接，所述DDR物理层与所述封装接口连接；所述PACK中设置有第一获取模块和信号调整模块，所述第一获取模块用于获取与片上系统SoC连接的所述DDR的线序，所述DDR的线序为所述DDR连接至印刷电路板PCB上的引脚对应的信号顺序；所述信号调整模块与所述第一获取模块连接，用于根据所述DDR的线序，调整所述SoC的引脚对应的信号顺序，以使得所述SoC的引脚与所述DDR的引脚通过所述PCB直连。
对于上述调整DDR线序的系统，在一种可能的实现方式中，所述SoC还包括处理器和寄存器，在所述DDR通过数据引脚与所述SoC连接的情况下，所述DDR的线序包括所述PACK的数据引脚对应的数据信号顺序和所述DDR物理层的数据引脚对应的采样信号顺序，所述处理器用于在所述寄存器中预先配置数据引脚选择命令和数据信号顺序的第一对应关系，以及数据信号和采样信号的第二对应关系，并将所述数据引脚选择命令发送至所述PACK和所述DDR物理层；所述第一获取模块，具体用于接收所述处理器发送的数据引脚选择命令，并在所述寄存器存储的第一对应关系中，查找所述PACK的数据引脚对应的数据信号顺序；所述信号调整模块，具体用于按照所述第一获取模块查找到的数据信号顺序，将所述PACK的数据引脚连接至所述DDR物理层的数据引脚；所述DDR物理层中设置有：第二获取模块，用于接收所述处理器发送的数据引脚选择命令，并在所述寄存器存储的所述第一对应关系和第二对应关系中，查找所述DDR物理层的数据引脚对应的采样信号顺序；以及信号选通模块，与所述第二获取模块连接，用于将所述DDR物理层的数据引脚，按照查找到的采样信号顺序选通，其中，所述DDR物理层的数据引脚直连至所述SoC的封装接口的数据引脚，所述封装接口的数据引脚在所述PCB上与所述DDR的数据引脚直连。
对于上述调整DDR线序的系统，在一种可能的实现方式中，在所述DDR通过地址引脚与所述SoC连接的情况下，所述DDR的线序包括DDR物理层辅助校准模块PACK的地址引脚对应的地址信号顺序，所述处理器还用于在所述寄存器中预先配置地址引脚选择命令和地址信号顺序的第三对应关系，并将所述地址引脚选择命令发送至所述PACK；所述第一获取模块，具体还用于接收所述处理器发送的地址引脚选择命令，并在所述寄存器存储的第三对应关系中，查找所述PACK的地址引脚对应的地址信号顺序；所述信号调整模块，具体还用于按照所述第一获取模块查找到的地址信号顺序，将所述PACK的地址引脚连接至所述DDR物理层的地址引脚，其中，所述DDR物理层的地址引脚直连至所述SoC的封装接口的地址引脚，所述封装接口的地址引脚在所述PCB上与所述DDR的地址引脚直连。
通过首先获取与片上系统SoC连接的DDR的线序，所述DDR的线序为所述DDR连接至印刷电路板PCB上的引脚对应的信号顺序；然后根据所述DDR的线序，调整所述SoC的引脚对应的信号顺序。根据本发明实施例的调整DDR线序的方法可以使得所述SoC的引脚与所述DDR的引脚通过所述PCB直连，也就是说可以保证在SoC与DDR连通时不管是SoC的封装走线还是PCB的走线都能够顺畅、没有交叉，从而可以保证板级时序与信号质量为最优。
附图说明
包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了本发明的示例性实施例、特征和方面，并且用于解释本发明的原理。
图1示出根据本发明一实施例的调整DDR线序的方法的流程图；
图2示出根据本发明另一实施例的调整DDR线序的方法的流程图；
图3a至图3c分别为SoC与DDR的第一种线序连接时的信号调整模块框架图、SoC与DDR连接的总体框图、SoC与DDR单板连接的示意图；
图4a至图4c分别为SoC与DDR的第二种线序连接时的信号调整模块框架图、SoC与DDR连接的总体框图、SoC与DDR单板连接的示意图；
图5示出根据本发明又一实施例的调整DDR线序的方法的流程图；
图6a至图6b分别为SoC与DDR的第三种线序连接时的信号调整模块框架图、SoC与DDR连接的总体框图；
图7a至图7b分别为SoC与DDR的第四种线序连接时的信号调整模块框架图、SoC与DDR连接的总体框图；
图8示出根据本发明一实施例的调整DDR线序的系统的框图；
图9示出根据本发明另一实施例的调整DDR线序的系统的框图。
具体实施方式
以下将参考附图详细说明本发明的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。
在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。
另外，为了更好的说明本发明，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本发明同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本发明的主旨。
实施例1
图1示出根据本发明一实施例的调整DDR线序的方法的流程图。如图1所示，该方法可以包括以下步骤：
S110、获取与片上系统SoC连接的所述DDR的线序，所述DDR的线序为所述DDR连接至印刷电路板PCB上的引脚对应的信号顺序；
其中，DDR的引脚对应的信号包括数据信号DQ0～DQ15、地址信号A0～A15、地址信号BA0～BA2和命令信号，一颗8bit-DDR3具有一个访问字节，一颗16bit-DDR3拥有两个访问字节，一个访问字节可以包括数据信号DQ0～DQ7，也可以包括数据信号DQ8～DQ15，具体可以根据DDR中的采样信号DQS0和采样信号DQS1确定，通常，采样信号DQS0可以将数据信号DQ0～DQ7选通，采样信号DQS1可以将数据信号DQ8～DQ15选通。
S120、根据所述DDR的线序，调整所述SoC的引脚对应的信号顺序，以使得所述SoC的引脚与所述DDR的引脚通过所述PCB直连。
具体地，可以在所述SoC的寄存器中预先配置数据引脚选择命令和数据信号顺序的对应关系、数据信号和采样信号的对应关系、以及地址引脚选择命令和地址信号顺序的对应关系，SoC的DDR物理层辅助校准模块（DDRPhysical Auxiliary and Calibration Kit，PACK）根据接收到的数据引脚选择命令或地址引脚选择命令，在寄存器中获取与SoC连接的DDR的数据信号顺序或地址信号顺序，并将其自身的数据引脚或地址引脚连接至所述DDR物理层的数据引脚或地址引脚，DDR物理层根据接收到的数据引脚选择命令，在寄存器中获取其自身的数据引脚对应的采样信号顺序，并按照该采样信号顺序将其自身的数据引脚选通。所述DDR物理层的数据引脚和地址引脚分别直连至所述SoC的封装接口的数据引脚和地址引脚，所述封装接口的数据引脚和地址引脚在所述PCB上分别与所述DDR的数据引脚和地址引脚直连。
根据本实施例的调整DDR线序的方法，可以使得所述SoC的引脚与所述DDR的引脚通过所述PCB直连，也就是说可以保证在SoC与DDR连通时不管是SoC的封装走线还是PCB的走线都能够顺畅、没有交叉，从而可以保证板级时序与信号质量为最优。
实施例2
图2示出根据本发明另一实施例的调整DDR线序的方法的流程图。如图2所示，在所述DDR通过数据引脚与所述SoC连接的情况下，所述DDR的线序包括DDR物理层辅助校准模块PACK的数据引脚对应的数据信号顺序和DDR物理层的数据引脚对应的采样信号顺序，所述调整DDR线序的方法可以包括以下步骤：
S210、PACK根据接收到的所述SoC的处理器发送的数据引脚选择命令，在所述SoC的寄存器存储的第一对应关系中，查找所述PACK的数据引脚对应的数据信号顺序，所述第一对应关系为所述SoC的处理器在所述寄存器中预先配置的数据引脚选择命令和数据信号顺序的对应关系；
S220、SoC的DDR物理层根据接收到的所述SoC的处理器发送的数据引脚选择命令，在所述寄存器存储的所述第一对应关系和第二对应关系中，查找所述DDR物理层的数据引脚对应的采样信号顺序，所述第二对应关系为所述SoC的处理器在所述寄存器中预先配置的数据信号和采样信号的对应关系；
S230、所述PACK按照查找到的数据信号顺序，将所述PACK的数据引脚连接至所述DDR物理层的数据引脚；
S240、所述DDR物理层将所述DDR物理层的数据引脚，按照查找到的采样信号顺序选通，其中，所述DDR物理层的数据引脚直连至所述SoC的封装接口的数据引脚，所述封装接口的数据引脚在所述PCB上与所述DDR的数据引脚直连。
例如：需要实现SoC可以与两种DDR的线序连通。第一种线序是DQ0、DQ1、DQ2、DQ3、DQ4、DQ5、DQ6、DQ7、DQ8、DQ9、DQ10、DQ11、DQ12、DQ13、DQ14、DQ15。第二种线序是DQ0、DQ15、DQ2、DQ13、DQ4、DQ5、DQ6、DQ7、DQ8、DQ9、DQ10、DQ11、DQ12、DQ1、DQ14、DQ3。其中，第二种线序与第一种线序的区别在于第二种线序将第一种线序中的DQ1换成了DQ15、DQ3换成了DQ13、DQ13换成了DQ1、DQ15换成了DQ3。则可以在所述PACK中内置一种信号调整模块，该信号调整模块可以是一个多路复用器MUX，可以通过该多路复用器MUX的选择管脚SEL_DQ对DDR的线序进行选择，例如，当SEL_DQ=0时，选择DDR的第一种线序，并将所述PACK的数据引脚按照第一种线序连接至所述DDR物理层的数据引脚，当SEL_DQ=1时，选择DDR的第二种线序，并将所述PACK的数据引脚按照第二种线序连接至所述DDR物理层的数据引脚。
需要说明的是，用户完全可根据个人喜好和/或实际应用场景灵活设定能够与SoC连通的DDR的数据引脚对应的信号顺序，也可以同时选择4种或更多种顺序。如果需要选择四种顺序，则可以将SEL_DQ的值设置为00、01、10、11以对应这四种顺序；如果需要选择更多种顺序，则以此类推。
此外，为了配合所述PACK的信号调整模块的使用，还需要在DDR物理层内部每根数据线上增加一个信号选通模块，用于在数据信号顺序更换时选择相应的参考信号去采样。具体地，可以通过信号选通模块的选择管脚SEL_DQS选择该数据线参考第一字节通道DQS0还是第二字节通道DQS1，例如，当SEL_DQS=0时表示该数据线参考DQS0，当SEL_DQS=1时表示该数据线参考DQS1。DDR物理层根据接收到的数据引脚选择命令，在所述寄存器中查找到所述DDR物理层的数据引脚对应的采样信号顺序，然后根据采样信号顺序赋予每根数据线的信号选通模块的选择管脚SEL_DQS相应的值，从而可以将所述DDR物理层的数据引脚，按照第一种线序或第二种线序选通。
当需要实现SoC与DDR的第一种线序的连通时，PACK的信号调整模块框架如图3a所示，SoC与DDR连接的总体框图如图3b所示，由于其他数据信号的顺序没有改变，故图3b只保留DQ1、DQ3、DQ13、DQ15作为示例。这四根数据线无需在PACK的信号调整模块中将信号顺序做调整，直接连接至所述DDR物理层的数据引脚，但是，应通过各自通过的信号选通模块在DDR物理层中选择对应的字节通道，即DQ1和DQ3应选择第一字节通道DQS0，DQ13和DQ15应选择第二字节通道DQS1。从而使得通过所述DDR物理层连接至所述SoC的封装接口的数据信号顺序与所述第一种线序一致，才能保证SoC的封装接口在通过PCB与DDR连通的时候，SoC的封装走线以及PCB的走线均为最顺、且没有交叉。单板连接示意图如图3c所示，这种调整DDR线序的方法能够适应SoC与1颗16bit-DDR3芯片连接的情况。
当需要实现SoC与DDR的第二种线序的连通时，PACK的信号调整模块框架如图4a所示，SoC与DDR连接的总体框图如图4b所示，由于其他数据信号的顺序没有改变，故图4b只保留DQ1、DQ3、DQ13、DQ15作为示例。这四根数据线首先需要在PACK的信号调整模块中将信号顺序做相应的调整，然后将调整后的信号顺序连接至所述DDR物理层的数据引脚，并通过各自通过的信号选通模块在DDR物理层中选择对应的字节通道，也就是原来DQ1的信号（现在为DQ15）和原来DQ3的信号（现在为DQ13）在DDR物理层里需参考第二字节通道DQS1，原来DQ13的信号（现在为DQ1）和原来DQ15的信号（现在为DQ3）在DDR物理层里需参考第一字节通道DQS0。从而使得通过所述DDR物理层连接至所述SoC的封装接口的数据信号顺序与所述第二种线序一致，才能保证SoC的封装接口在通过PCB与DDR连通的时候，SoC的封装走线以及PCB的走线均为最顺、且没有交叉。单板连接示意图如图4c所示，这种调整DDR线序的方法能够适应SoC与两颗8bit-DDR3芯片连接的情况。
需要说明的是，尽管如上介绍的调整DDR线序的方法可以实现SoC同时兼容一颗16bit-DDR3芯片和两颗8bit-DDR3芯片的设计，但本领域技术人员能够理解，本发明应不限于此。事实上，根据本实施例的调整DDR线序的原理也可以实现SoC同时兼容一颗16bit-DDR2芯片和两颗8bit-DDR2芯片的设计。
根据本实施例的调整DDR线序的方法，可以使得所述SoC的数据引脚与所述DDR的数据引脚通过所述PCB直连，也就是说在SoC与DDR连通时不管是SoC的封装走线还是PCB的走线都能够顺畅、没有交叉，从而可以保证板级时序与信号质量最优。另外，根据本实施例的调整DDR线序的方法能够实现两层PCB设计时SoC同时兼容一颗16bit-DDR芯片和两颗8bit-DDR芯片，也能够实现将一颗16bit-DDR芯片不同访问字节内的数据信号任意互换，并且可以使得SoC的封装走线与PCB的走线均为顺畅、没有交叉，在减少成本的同时保证了板级时序与信号质量为最优。
实施例3
图5示出根据本发明另一实施例的调整DDR线序的方法的流程图。如图5所示，在所述DDR通过地址引脚与所述SoC连接的情况下，所述DDR的线序包括DDR物理层辅助校准模块PACK的地址引脚对应的地址信号顺序，所述调整DDR线序的方法可以包括以下步骤：
S510、所述PACK根据接收到的所述SoC的处理器发送的地址引脚选择命令，在所述SoC的寄存器存储的第三对应关系中，查找所述PACK的地址引脚对应的地址信号顺序，所述第三对应关系为所述SoC的处理器在所述寄存器中预先配置的地址引脚选择命令和地址信号顺序的对应关系；
S520、所述PACK按照查找到的地址信号顺序，将所述PACK的地址引脚连接至所述DDR物理层的地址引脚，其中，所述DDR物理层的地址引脚直连至所述SoC的封装接口的地址引脚，所述封装接口的地址引脚在所述PCB上与所述DDR的地址引脚直连
具体地，如果现在需要实现SoC与另外两种DDR的线序的连通，第三种线序是A0、A1、A2、A3、A4、A5、A6、A7、A8、A9、A10、A11、A12、A13、A14、A15。第四种线序是A0、A15、A2、A13、A4、A5、A6、A7、A8、A9、A10、A11、A12、A1、A14、A3。其中，第四种线序与第三种线序的区别在于第四种线序将第三种线序中的A1换成A15、A3换成A13、A13换成A1、A15换成A3。则可以如实施例2所述，在PACK中内置一种信号调整模块，该信号调整模块可以是一个多路复用器MUX，可以通过该多路复用器MUX的选择管脚SEL_ADDR对DDR的线序进行选择。例如，当SEL_ADDR=0时，选择DDR的第三种线序，并将所述PACK的数据引脚按照第三种线序连接至所述DDR物理层的数据引脚，当SEL_ADDR=1时，选择DDR的第四种线序，并将所述PACK的数据引脚按照第四种线序连接至所述DDR物理层的数据引脚。
同样地，与实施例2类似，用户完全可根据个人喜好和/或实际应用场景灵活设定与SoC连接的DDR的地址引脚对应的信号顺序，也可以同时选择4种或更多种顺序。如果需要选择四种顺序，则可以将SEL_ADDR的值设置为00、01、10、11以对应这四种顺序；如果需要选择更多种顺序，则以此类推。
当需要实现SoC与DDR的第三种线序的连通时，PACK的信号调整模块框架如图6a所示，SoC与DDR连接的总体框图如图6b所示；当需要实现SoC与DDR的第四种线序的连通时，信号调整模块框架如图7a所示，SoC与DDR连接的总体框图如图7b所示，由于其他地址信号的顺序没有改变，故图6b和图7b只保留A1、A3、A13、A15作为示例。
需要说明的是，尽管以调整与SoC连接的DDR的地址信号A0～A15的两种信号顺序的方法作为示例介绍了调整DDR线序的方法如上，但本领域技术人员能够理解，本发明应不限于此。事实上，根据本实施例的调整DDR线序的原理也可以实现BA0、BA1、BA2三个地址信号的信号顺序的相互调整。
根据本实施例的调整DDR线序的方法，可以使得所述SoC的地址引脚与所述DDR的地址引脚通过所述PCB直连，也就是说在SoC与DDR连通时不管是SoC的封装走线还是PCB的走线都能够顺畅、没有交叉，从而可以保证板级时序与信号质量最优。从而可以使得两层PCB板设计时，同一个SoC在兼容不同拓扑设计时不需要在SoC的封装走线和/或PCB的走线上进行交叉，在减少成本的同时保证了板级时序与信号质量为最优。
实施例4
图8示出根据本发明一实施例的DDR线序调整系统的框图，如图8所示，所述DDR线序调整系统可以包括：片上系统SoC810。其中，片上系统SoC810可以包括PACK811、DDR物理层812和封装接口813，PACK811与DDR物理层812连接，DDR物理层812与封装接口813连接，封装接口813通过PCB820与DDR830连接。
在一种可能的实现方式中，PACK811中设置有第一获取模块8111以及信号调整模块8112。其中，第一获取模块8111用于获取与片上系统SoC连接的所述DDR的线序，所述DDR的线序为所述DDR连接至印刷电路板PCB上的引脚对应的信号顺序；信号调整模块8112用于根据所述DDR的线序，调整所述SoC的引脚对应的信号顺序，以使得所述SoC的引脚与所述DDR的引脚通过所述PCB直连，信号调整模块8112的结构框架图可以参考图3a和图4a。
在一种可能的实现方式中，SoC810还包括处理器814和寄存器815。
在所述DDR通过数据引脚与所述SoC连接的情况下，所述DDR的线序包括所述PACK的数据引脚对应的数据信号顺序和所述DDR物理层的数据引脚对应的采样信号顺序，处理器814用于在寄存器815中预先配置数据引脚选择命令和数据信号顺序的第一对应关系，以及数据信号和采样信号的第二对应关系，并将所述数据引脚选择命令发送至PACK811和DDR物理层812。
第一获取模块8111，具体用于接收处理器814发送的数据引脚选择命令，并在寄存器815存储的第一对应关系中，查找所述PACK的数据引脚对应的数据信号顺序；信号调整模块8112，与第一获取模块8111连接，具体用于按照第一获取模块8111查找到的数据信号顺序，将PACK811的数据引脚连接至DDR物理层812的数据引脚；
DDR物理层812中设置有：第二获取模块8121，用于接收处理器814发送的数据引脚选择命令，并在寄存器815存储的所述第一对应关系和第二对应关系中，查找DDR物理层812的数据引脚对应的采样信号顺序；以及信号选通模块8122，与第二获取模块8121连接，用于将DDR物理层812的数据引脚，按照查找到的采样信号顺序选通，其中，DDR物理层812的数据引脚直连至SoC810的封装接口813的数据引脚，封装接口813的数据引脚在所述PCB上与所述DDR的数据引脚直连。
所述调整DDR线序的系统调整所述DDR数据引脚对应的信号顺序的具体机制可以参考实施例2所述，PACK的信号调整模块框架图可以参考图3a和图4a。
根据本实施例的调整DDR线序的系统，可以使得所述SoC的数据引脚与所述DDR的数据引脚通过所述PCB直连，也就是说在SoC与DDR连通时不管是SoC的封装走线还是PCB的走线都能够顺畅、没有交叉，从而可以保证板级时序与信号质量最优。另外，根据本实施例的调整DDR线序的系统能够实现两层PCB设计时SoC同时兼容一颗16bit-DDR芯片和两颗8bit-DDR芯片，也能够实现将一颗16bit-DDR芯片不同访问字节内的数据信号任意互换，并且可以使得SoC的封装走线与PCB的走线均为顺畅、没有交叉，在减少成本的同时保证了板级时序与信号质量为最优。
实施例5
图9示出根据本发明另一实施例的DDR线序调整系统的框图，图9中标号与图8相同的组件具有相同的功能，为简明起见，省略对这些组件的详细说明。
如图9所示，图9所示的DDR线序调整系统框图与图8所示DDR线序调整系统框图的主要区别在于，在一种可能的实现方式中，DDR物理层812可以不包括第二获取模块8121以及信号选通模块8122。PACK811的信号调整模块8112的结构框架图可以参考图6a和图7a。
具体地，在所述DDR通过地址引脚与SoC810连接的情况下，所述DDR的线序包括PACK811的地址引脚对应的地址信号顺序，处理器814还用于在寄存器815中预先配置地址引脚选择命令和地址信号顺序的第三对应关系，并将所述地址引脚选择命令发送至PACK811；第一获取模块8111具体还用于接收处理器814发送的地址引脚选择命令，并在寄存器815存储的第三对应关系中，查找PACK811的地址引脚对应的地址信号顺序；信号调整模块8112具体还用于按照第一获取模块8111查找到的地址信号顺序，将PACK811的地址引脚连接至DDR物理层812的地址引脚，其中，DDR物理层812的地址引脚直连至SoC810的封装接口813的地址引脚，封装接口813的地址引脚在所述PCB上与所述DDR的地址引脚直连。所述调整DDR线序的系统调整所述DDR地址引脚对应的信号顺序的具体机制可以参考实施例3所述，PACK的信号调整模块框架图可以参考图6a和图7a。
根据本实施例的调整DDR线序的系统，可以使得所述SoC的地址引脚与所述DDR的地址引脚通过所述PCB直连，也就是说在SoC与DDR连通时不管是SoC的封装走线还是PCB的走线都能够顺畅、没有交叉，从而可以保证板级时序与信号质量最优。从而可以使得两层PCB板设计时，同一个SoC在兼容不同拓扑设计时不需要在SoC的封装走线和/或PCB的走线上进行交叉，在减少成本的同时保证了板级时序与信号质量为最优。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (8)

1.一种调整双倍数据率同步动态随机存取存储器DDR线序的方法，其特征在于，包括：
获取与片上系统SoC连接的所述DDR的线序，所述DDR的线序为所述DDR连接至印刷电路板PCB上的引脚对应的信号顺序；
根据所述DDR的线序，调整所述SoC的引脚对应的信号顺序，以使得所述SoC的引脚与所述DDR的引脚通过所述PCB直连。
2.根据权利要求1所述的方法，其特征在于，在所述DDR通过数据引脚与所述SoC连接的情况下，所述DDR的线序包括DDR物理层辅助校准模块PACK的数据引脚对应的数据信号顺序和DDR物理层的数据引脚对应的采样信号顺序，所述获取与片上系统SoC连接的所述DDR的线序，包括：
所述PACK根据接收到的所述SoC的处理器发送的数据引脚选择命令，在所述SoC的寄存器存储的第一对应关系中，查找所述PACK的数据引脚对应的数据信号顺序，所述第一对应关系为所述SoC的处理器在所述寄存器中预先配置的数据引脚选择命令和数据信号顺序的对应关系；
所述DDR物理层根据接收到的所述SoC的处理器发送的数据引脚选择命令，在所述SoC的寄存器存储的所述第一对应关系和第二对应关系中，查找所述DDR物理层的数据引脚对应的采样信号顺序，所述第二对应关系为所述SoC的处理器在所述寄存器中预先配置的数据信号和采样信号的对应关系。
3.根据权利要求2所述的方法，其特征在于，所述根据所述DDR的线序，调整所述SoC的引脚对应的信号顺序，包括：
所述PACK按照查找到的数据信号顺序，将所述PACK的数据引脚连接至所述DDR物理层的数据引脚；
所述DDR物理层将所述DDR物理层的数据引脚，按照查找到的采样信号顺序选通；
其中，所述DDR物理层的数据引脚直连至所述SoC的封装接口的数据引脚，所述封装接口的数据引脚在所述PCB上与所述DDR的数据引脚直连。
4.根据权利要求1所述的方法，其特征在于，在所述DDR通过地址引脚与所述SoC连接的情况下，所述DDR的线序包括DDR物理层辅助校准模块PACK的地址引脚对应的地址信号顺序，所述获取与片上系统SoC连接的所述DDR的线序，包括：
所述PACK根据接收到的所述SoC的处理器发送的地址引脚选择命令，在所述SoC的寄存器存储的第三对应关系中，查找所述PACK的地址引脚对应的地址信号顺序，所述第三对应关系为所述SoC的处理器在所述寄存器中预先配置的地址引脚选择命令和地址信号顺序的对应关系。
5.根据权利要求4所述的方法，其特征在于，所述根据所述DDR的线序，调整所述SoC的引脚对应的信号顺序，包括：
所述PACK按照查找到的地址信号顺序，将所述PACK的地址引脚连接至所述DDR物理层的地址引脚；
其中，所述DDR物理层的地址引脚直连至所述SoC的封装接口的地址引脚，所述封装接口的地址引脚在所述PCB上与所述DDR的地址引脚直连。
6.一种调整DDR线序的系统，其特征在于，包括：
片上系统SoC，包括DDR物理层辅助校准模块PACK、DDR物理层和封装接口，其中，所述PACK与所述DDR物理层连接，所述DDR物理层与所述封装接口连接；
所述PACK中设置有第一获取模块和信号调整模块，所述第一获取模块用于获取与片上系统SoC连接的所述DDR的线序，所述DDR的线序为所述DDR连接至印刷电路板PCB上的引脚对应的信号顺序；所述信号调整模块与所述第一获取模块连接，用于根据所述DDR的线序，调整所述SoC的引脚对应的信号顺序，以使得所述SoC的引脚与所述DDR的引脚通过所述PCB直连。
7.根据权利要求6所述的系统，其特征在于，所述SoC还包括处理器和寄存器，在所述DDR通过数据引脚与所述SoC连接的情况下，所述DDR的线序包括所述PACK的数据引脚对应的数据信号顺序和所述DDR物理层的数据引脚对应的采样信号顺序，
所述处理器用于在所述寄存器中预先配置数据引脚选择命令和数据信号顺序的第一对应关系，以及数据信号和采样信号的第二对应关系，并将所述数据引脚选择命令发送至所述PACK和所述DDR物理层；
所述第一获取模块，具体用于接收所述处理器发送的数据引脚选择命令，并在所述寄存器存储的第一对应关系中，查找所述PACK的数据引脚对应的数据信号顺序；
所述信号调整模块，具体用于按照所述第一获取模块查找到的数据信号顺序，将所述PACK的数据引脚连接至所述DDR物理层的数据引脚；
所述DDR物理层中设置有：
第二获取模块，用于接收所述处理器发送的数据引脚选择命令，并在所述寄存器存储的所述第一对应关系和第二对应关系中，查找所述DDR物理层的数据引脚对应的采样信号顺序；以及
信号选通模块，与所述第二获取模块连接，用于将所述DDR物理层的数据引脚，按照查找到的采样信号顺序选通，其中，所述DDR物理层的数据引脚直连至所述SoC的封装接口的数据引脚，所述封装接口的数据引脚在所述PCB上与所述DDR的数据引脚直连。
8.根据权利要求7所述的系统，其特征在于，在所述DDR通过地址引脚与所述SoC连接的情况下，所述DDR的线序包括DDR物理层辅助校准模块PACK的地址引脚对应的地址信号顺序，
所述处理器还用于在所述寄存器中预先配置地址引脚选择命令和地址信号顺序的第三对应关系，并将所述地址引脚选择命令发送至所述PACK；
所述第一获取模块，具体还用于接收所述处理器发送的地址引脚选择命令，并在所述寄存器存储的第三对应关系中，查找所述PACK的地址引脚对应的地址信号顺序；
所述信号调整模块，具体还用于按照所述第一获取模块查找到的地址信号顺序，将所述PACK的地址引脚连接至所述DDR物理层的地址引脚，其中，所述DDR物理层的地址引脚直连至所述SoC的封装接口的地址引脚，所述封装接口的地址引脚在所述PCB上与所述DDR的地址引脚直连。
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