CN101375391A - 用于存储器件的多芯片模块和封装叠置方法 - Google Patents

用于存储器件的多芯片模块和封装叠置方法 Download PDF

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Abstract

在本发明的示范性实施例中举例说明了叠置技术，其中，将半导体管芯安装到模块内，使之变成起着基本构建块的作用的MCM。在基板内组合这些模块和管芯创建了具有特定功能或一定范围的存储容量的封装。采用BGA和PGA提供了几种示范性系统配置，从而对所述叠置技术进行了举例说明。举例说明了几种引脚分配和信号按特定路径传送技术，其中，将内部和外部信号从主板按特定路径传送至各种叠置模块。可以既沿垂直取向又沿水平取向完成扩展。

Description

用于存储器件的多芯片模块和封装叠置方法
相关申请的交叉引用
本申请要求2005年12月29日提交的题为“Multiple Chip Module andPackage Stacking Method for Storage Devices”的美国非临时申请11/322442的权益。
技术领域
本发明涉及计算机系统。更具体而言，本发明涉及基于闪速存储器的半导体盘片驱动器以及采用多芯片模块(MCM)和封装叠置技术来支持微型化和存储器可扩展性的方法。
背景技术
基于闪速存储器的半导体盘片驱动器通常为接口控制器、DMA控制器、处理器采用独立封装，并且为闪存器件、FPROM和RAM采用独立封装。这一当前的方法限制了整个存储器件的微型化。为了进一步实现微型化，需要叠置芯片模块和封装。芯片模块和封装级的叠置使有限面积内的容量最大化，从而进一步实现了对整个存储器件的微型化。因此，从策略的角度提出了一种叠置芯片模块和封装的技术，从而支持沿垂直和水平两方向的微型化和存储器可扩展性。
发明内容
在本发明的示范性实施例示出的叠置技术中，将半导体管芯安装到模块内，使之变成起着基本构建块作用的MCM。在基板内组合这些模块和管芯将创建具有特定功能或者一定范围的存储容量的封装。叠置这些封装，以提高容量或者添加功能。采用不同的现有技术，例如，倒装、引线键合、MCM、模块叠置、先进封装等的组合完成高度可靠的模块到模块、封装到封装的互连和可扩展性。单个封装可以依赖于所采用的管芯的存储容量和封装内叠置的模块的数量而具有宽范围的容量。在所提出的封装叠置技术中，封装内叠置的模块起着用于封装级叠置的构建块(building block)的作用。通过叠置多个封装来创建期望的存储容量，通过叠置不同的封装来创建期望的功能。可以既沿垂直取向又沿水平取向完成扩展。所述技术还在于引脚分配。小容量微型存储器件可以采用垂直扩展，同时具有较大外形因子的高容量器件能够采用垂直和水平扩展二者来使容量最大化。利用这一技术，在小封装器件内实现了大容量存储器件，而更大的外形因子则实现了更大的存储容量。
本发明利用了模块和封装级的现有叠置技术。其使小区域内的容量最大化，实现了微型化变换。在创建能够在最终封装之前得到单独测试并且能够容易地更换的基本构建块的过程中采用了模块化方法，从而使该技术可靠，并且成本效率高。可以通过管芯容量以及叠置模块和/或封装的变化来配置宽范围的容量。根据板面积和期望的容量，既沿垂直方向又沿水平方向实现了扩展。
附图说明
为了阐述本发明的上述特征、优点和目的，并使其得到详细理解，可以通过参考在附图中对其给出了图示的实施例更为详细地说明本发明，尽管上文已经给出了简要总结。
但是，应当指出，附图仅示出了本发明的典型实施例，因此不应将其视为对本发明的范围的限制，因为本发明可以容许其他具有等同效果的实施例。
图1a示出了根据本发明的示范性实施例的用于高性能、高容量器件的可叠置系统的方框图。
图1b示出了根据本发明的示范性实施例的用于较低性能、较低容量的器件的可叠置系统的方框图。
图2a、2b、2c示出了根据本发明的示范性实施例的SDRAM模块的顶部和底部视图以及叠置的多个SDRAM模块的截面图。
图3a、3b、3c示出了根据本发明的示范性实施例的闪存模块(flashmodule)的顶部和底部视图以及叠置的多个闪存模块的截面图。
图4a、4b示出了根据本发明的示范性实施例的第一高端控制器模块的顶部和底部视图。
图5a、5b示出了根据本发明的示范性实施例的存储器模块的顶部和底部视图。
图6a、6b示出了根据本发明的示范性实施例的第一低端控制器模块的顶部和底部视图。
图7a、7b示出了根据本发明的示范性实施例的第二高端控制器模块的顶部和底部视图。
图8a、8b示出了根据本发明的示范性实施例的第二低端控制器模块的顶部和底部视图。
图9示出了根据本发明的示范性实施例的进一步叠置于所述控制器模块上的叠置SDRAM模块。这一构造用于高端应用。该图还示出了球如何占据(have)用于模块间连接的对应焊盘。
图10示出了根据本发明的示范性实施例的进一步叠置在存储器模块上的叠置闪存模块。该图还示出了球如何占据用于模块间连接的对应焊盘。
图11示出了根据本发明的示范性实施例的针对第一高端控制器模块和存储器模块的可能的叠置选项。采用基板接口将一组叠置模块附着到另一组叠置模块。
图12a是根据本发明的示范性实施例的图11所示的叠置技术的轴测分解图。该图不包括多个等同的叠置。
图12b是根据本发明的示范性实施例的采用针栅阵列(PGA)而不是球栅阵列(BGA)的另一封装叠置技术。这被用于简单的更换和扩展。
图13示出了根据本发明的示范性实施例的具有叠置闪存模块的低端控制器模块配置。该图还示出了球如何占据用于模块间连接的对应焊盘。
图14是根据本发明的示范性实施例的图11所示的叠置技术的轴测分解图。
图15a、15b示出了根据本发明的示范性实施例的带有叠置存储器模块的第二高端控制器模块配置。所述图还示出了球如何占据用于模块间连接的对应焊盘。
图16是根据本发明的示范性实施例的图14所示的叠置技术的轴测分解图。
图17a、17b示出了根据本发明的示范性实施例的带有叠置存储器模块的第二低端控制器模块配置。所述图还示出了球如何占据用于模块间连接的对应焊盘。
图18是根据本发明的示范性实施例的图17所示的叠置技术的轴测分解图。
图19示出了根据本发明的示范性实施例的能够选择多重叠置模块内的特定层的引脚分配和连接技术。
图20a示出了根据本发明的示范性实施例的另一引脚分配技术，其采用了旋转叠置取向，从而允许叠置四个代表不同总线接口的等同模块。
图20b示出了根据本发明的示范性实施例的旋转叠置技术的四个叠置模块的截面图，并且示出了其引脚是如何匹配的。
图21a示出了根据本发明的示范性实施例的另一种引脚分配和连接技术，其能够连接叠置体中的多个模块的串联链式通路。
图21b示出了根据本发明的示范性实施例如何将串联链式连接从一个叠置位置选路连接(route)到另一叠置位置，其允许单独或同时应用垂直和水平扩展。
具体实施方式
图1a是根据本发明的第一示范性实施例的闪速存储系统的方框图。所述方框图示出了整个高端系统，其被模块化、叠置和封装，以实现该技术的期望特征。所述系统的核心为主控制器处理器101，其与闪速存储器、闪速PROM和SDRAM存储器块连接。根据期望容量，将SDRAM配置成单个存储体(bank)102到最多四个存储体。诸如102的每一存储体包括三个SDRAM。通过诸如105的闪存接口控制器控制诸如107的闪存装置。每一控制器支持诸如闪存总线A11 106的四个闪存总线，每一闪存总线最多支持8个闪存器件。主控制器处理器通过诸如B总线104的4个不同的总线支持四个闪存接口控制器。所述四个带有其对应的闪存器件的闪存接口控制器包括存储器组108。主控制器处理器能够支持一个存储器组到最多15个存储器组。也就是说最多支持1920个闪存器件。
图1b示出了根据本发明的第二示范性实施例的闪速存储系统的方框图。所述方框图示出了整个低端系统，所述系统被模块化、叠置和封装，以实现该技术的期望特征。由于低端系统不需要很多存储容量，因而SDRAM可以是一个存储体109或者根本不存在，并且所支持的闪存器件也最少仅为两组闪存总线。一组闪存总线110由四条闪存总线构成，每条闪存总线支持8个闪存器件。也就是说最多支持64个闪存器件。
由诸如SDRAM、FPROM、闪速存储器、闪存接口控制器和主控制器处理器等基础管芯来创建单个和多个芯片模块，使之成为本发明给出的叠置技术的基本构建块。参考作为SDRAM模块的顶视图的图2a，将三个SDRAM管芯201置于单个基板203内，使之成为用作基本构建块之一的SDRAM模块。在图1中示出了作为单个存储体102的SDRAM模块，其由连接到SDRAM接口103的SDRAM 00、SDRAM 01和SDRAM 02构成。将需要连接到控制器模块和其他SDRAM模块的所有信号分别分配到底部球204和顶部焊盘202二者内。作为SDRAM模块的底部视图的图2b示出了底部球204，在SDRAM管芯的焊盘下创建三个狭缝，以容纳底部引线键合。图2c是叠置模块的截面图。顶部焊盘202和底部球204起着所有SDRAM模块之间以及到控制器模块的垂直互连的作用。通过根据产品应用改变SDRAM管芯容量和叠置数量将得到宽范围的总SDRAM容量。主控制器处理器的SDRAM接口技术要求限定了SDRAM器件组织、容量以及存储体的限制。旨在用于本发明的这一示范性实施例的主控制器处理器支持32位宽的最大4存储体的SDRAM配置。
图3a为顶视图，其示出了处于单个基板303内的四个闪存管芯301，其成为也是基本构建块的闪存模块。将需要与存储器模块和其他闪存模块连接(interface)的所有信号分别分配到底部球304和顶部焊盘302当中。在图3c中，闪存模块被叠置。最大叠置数量取决于闪存接口控制器技术要求。顶部焊盘302和底部球304起着叠置的闪存模块之间以及到存储器模块的垂直互连的作用。通过根据产品应用和容量要求改变闪存管芯容量和叠置数量将得到宽范围的总闪存容量。按照闪存接口控制器的技术要求限定闪存器件组织和容量限制。旨在用于本发明的这一示范性实施例的闪存接口控制器支持每条闪存总线8个闪存器件，因而最多允许叠置8个闪存模块。
图4a示出了本发明的第一示范性实施例的顶视图，其被示出为第一高端控制器模块配置。将单个FPROM管芯401置于基板404的中心。焊盘由两个部分构成，一个如402所示用于SDRAM模块接口，而另一个如403所示用于存储器接口模块。这一技术能够实现在单个封装内多重叠置SDRAM模块和存储器模块二者。图4b示出了控制器模块的底部视图。将单个主控制器处理器管芯406置于基板的中心。控制器模块变成了封装的基础模块。球405用于连接到通常为印刷电路板(PCB)的主基板。
图5a示出了也为基本构建块的存储器模块的顶视图。将单个闪存接口控制器管芯501置于基板504的中心。焊盘由两个部分构成，一个如502所示用于闪存模块接口，而另一个如503所示用于其他存储器模块接口。这一技术能够实现在单个封装内对闪存模块和存储器模块进行多重叠置。存储器模块变成了封装的基础模块。图5b示出了存储器模块的底部视图。根据所期望的配置类型，将存储器模块球505用于连接到主基板PCB、控制器模块或者其他存储器模块。
图6a示出了本发明的第二示范性实施例的顶视图，其被示出为第一低端控制器模块配置。将两个SDRAM 601和单个FPROM 602置于模块的顶部。这一配置具有灵活性。在低性能应用中可以不设置SDRAM。主控制器处理器内的内部SRAM将接管SDRAM的功能。将主控制器处理器605置于模块的底部。这一配置不允许叠置对于低容量应用来说不必要的SDRAM。将闪存模块叠置到顶部，从而连接到焊盘603。基板604与闪存模块具有相同的尺寸，从而使其最终封装更小。采用底部球606与主PCB连接。
图7a示出了本发明的第一示范性实施例的顶视图，其被示出为第二高端控制器模块配置，其中，将四个存储器模块701安装到彼此相邻的分离的位置上。为多个叠置配置分配存储器模块接口焊盘704。在存储器模块接口焊盘的中间安装3个SDRAM管芯702。每一区域对应于一个SDRAM存储体703，该封装中总共最多具有4个SDRAM存储体。在图7b中示出了底部视图，其中，使主控制器处理器管芯705和FPROM管芯706彼此相邻安装。将模块的球707用于外部连接到主PCB。
图8a示出了本发明的第二示范性实施例的顶视图，其被示出为第二低端控制器模块配置，其中，仅并排安装了两个存储器模块801。将存储器模块接口焊盘802分配给多个叠置配置。在存储器模块接口焊盘的中间安装3个SDRAM管芯803。每一区域对应于一个SDRAM存储体804，该封装内总计最多有2个SDRAM存储体。可以根据应用选择是否安装SDRAM。还可以采用内部SRAM替代SDRAM。还可以将叠置存储器模块配置为支持内部和外部闪存接口控制器应用二者。在图8b中示出了底部视图，其中，彼此相邻安装主控制器处理器管芯805和FPROM管芯806。将模块球807用于与主PCB的外部连接。
图9示出了SDRAM模块901和控制器模块902的叠置。可以将单个或叠置的SDRAM模块置于控制器模块的顶部。用于SDRAM模块接口903的焊盘必须与SDRAM模块球904对准。最下部的SDRAM模块905起着存储体0的作用，最上部模块906起着存储体3的作用。对于低容量SDRAM需求而言，一个或两个存储体就足够了。高容量器件需要具有最大的SDRAM容量，因而最多叠置4个模块。外部焊盘907用于存储器模块接口。
图10示出了闪存模块1001和存储器模块1002的叠置。将四叠置或八叠置闪存模块置于存储器模块的顶部。用于闪存模块接口1003的焊盘必须与闪存模块球1004对准。外部焊盘1005用于其他存储器模块接口。旨在用于本发明的这一示范性实施例的闪存接口控制器最多支持4条闪存总线，每条闪存总线最多支持8个闪存器件。最底部的闪存模块1006含有4条闪存总线的Flash00器件，而最上部的模块1007含有4条闪存总线的Flash07器件。
图11示出了可以通过垂直、水平或组合扩展配置的最大化叠置技术的样本。多重叠置将提高模块的总高度，因而需要填充件(filler)1101来对两个叠置模块进行物理互连。可以根据取决于所采用的叠层数量的模块之间的高度差而采用较薄的填充件1102。具有叠置的SDRAM模块的控制器模块起着控制器封装1103的作用。具有叠置的闪存模块的存储器模块起着存储器封装1104的作用。四个叠置到一起的存储器封装形成了存储器组1105。在使控制器封装与单个或多个存储器组叠置时产生了垂直扩展。该图示出了待叠置到控制器封装上的单个存储器组。在将控制器封装设置在PCB上相对于存储器组的不同位置上时，产生了水平扩展。而且，可以将多个存储器组设置在PCB上的不同位置处。在同时实施垂直和水平扩展技术时产生了组合扩展。所述扩展技术根据所期望的存储容量、主PCB尺寸限制和高度限制而具有非常高的灵活性。
图12a示出了针对所述第一高端控制器配置的叠置技术的轴测分解图。从策略的角度分配引脚，并对模块进行叠置，从而使封装内的整个系统的微型化成为可能。
1201—闪存模块
1202—闪存管芯
1203—与其他闪存模块的闪存模块焊盘接口
1204—闪存模块焊料球
1205—存储器模块
1206—闪存接口控制器管芯
1207—用于闪存模块的存储器模块焊盘接口
1208—用于其他存储器模块的存储器模块焊盘接口
1209—存储器模块焊料球
1210—SDRAM模块
1211—SDRAM管芯
1212—与其他SDRAM模块的SDRAM模块焊盘接口
1213—SDRAM模块焊料球
1214—控制器模块
1215—处于顶部一侧的FPROM管芯和处于底部一侧的主控制器处理器管芯
1216—与SDRAM模块的控制器模块焊盘接口
1217—与存储器模块的控制器模块焊盘接口
1218—控制器模块焊料球
图12b是本发明所采用的使更换更简单并促进扩展的另一技术。未采用球栅阵列(BGA)，而是采用了针栅阵列(PGA)1219。由于所述技术的在不涉及任何组装工艺的情况下迅速完成更换的固有特征，这一方法使其更具灵活性。在这一技术中，对水平扩展也有好处。该图示出了作为例子的叠置存储器模块。采用PGA技术封装存储器模块，其中，封装的顶部部分变成了插槽1220，底部部分变成了引脚阵列1219。填充件1221变成了封装的顶部插槽，并且通过BGA 1223连接到基础模块1222内。基础模块采用PGA连接到底部封装，或者连接到主板1224。还将填充件1225安装到主板内，从而连接叠置存储器模块。
图13示出了闪存模块1301和第一低端类型的控制器模块1302的叠置。可以将单个或叠置的闪存模块置于控制器模块的顶部。用于闪存模块接口1303的焊盘必须与闪存模块球1304对准。这一配置用于低容量低性能应用。待叠置的闪存模块的数量取决于所期望的容量，并且受限于主控制器处理器的支持特征。主控制器处理器的闪存接口最多可以支持8条总线，每条总线最多可以支持8个闪存器件。
图14示出了针对第一低端控制器配置的叠置技术的轴测分解图。从策略的角度分配引脚，并且对模块进行叠置，从而使封装内的整个系统的微型化成为可能。
1401—闪存模块
1402—闪存管芯
1403—与其他闪存模块的闪存模块焊盘接口
1404—闪存模块焊料球
1405—控制器模块
1406—处于底部的FPROM管芯和主控制器处理器管芯
1407—SDRAM管芯
1408—与闪存模块的控制器模块焊盘接口
1409—控制器模块焊料球
图15a示出了用于第二高端控制器配置的叠置技术。将叠置的闪存模块1501进一步叠置到存储器模块1502上的顶部，之后将存储器模块1502安装在控制器模块1503上的四个不同位置上。可以将四个存储器模块安装在控制器模块上的四个不同位置上，以创建存储器组。叠置更多的存储器组将提高总容量。图15b示出了所述叠置技术的截面图。存储器模块球1504必须与控制器模块上的焊盘接口1505对准。如上面在图11中讨论的，采用填充件对两个连续的叠置的模块进行物理连接。控制器球1506将称为与主板的外部接口。最后的封装将比第一高端选项大4倍(4X bigger)。
图16示出了在图15中所讨论的叠置技术的轴测分解图。从策略的角度分配引脚，并且对模块进行叠置，从而使模块之间的最大叠置和互连成为可能。如之前在图11中所讨论的那样，采用填充件对两个连续的叠置的模块进行物理连接。
1601—闪存模块
1602—闪存管芯
1603—与其他闪存模块的闪存模块焊盘接口
1604—闪存模块焊料球
1605—存储器模块
1606—闪存接口控制器管芯
1607—与闪存模块的存储器模块焊盘接口
1608—与其他存储器模块的存储器模块焊盘接口
1609—存储器模块焊料球
1610—控制器模块
1611—处于顶部一侧的SDRAM管芯以及处于底部一侧的FPROM和主控制器处理器
1612—与存储器模块的控制器模块焊盘接口
1613—控制器模块焊料球
图17a示出了针对第二低端配置的叠置技术。将叠置的闪存模块1701进一步叠置到存储器模块1702的顶部，之后，将存储器模块1702安装到控制器模块1703的两个不同位置上。这一技术既可以采用内部又可以采用外部闪存接口控制器配置，从而使这一技术具有灵活性。图17b示出了截面图。存储器模块球1704必须与控制器模块上的焊盘接口1705对准。控制器球1706将变成与主板的外部接口。最后的封装是第一高端选项的尺寸的两倍。
图18示出了在图17中所讨论的叠置技术的轴测分解图。从策略的角度分配引脚，并对模块进行叠置，从而使模块之间的最大叠置和互连成为可能。如上文在图11中所讨论的那样，采用填充件对两个连续叠置的叠置模块进行物理连接。
1801—闪存模块
1802—闪存管芯
1803—与其他闪存模块的闪存模块焊盘接口
1804—闪存模块焊料球
1805—存储器模块
1806—闪存接口控制器管芯
1807—与闪存模块的存储器模块焊盘接口
1808—与其他存储器模块的存储器模块焊盘接口
1809—存储器模块焊料球
1810—控制器模块
1811—处于顶部一侧的SDRAM管芯以及处于底部一侧的FPROM和主控制器处理器
1812—与存储器模块的控制器模块焊盘接口
1813—控制器模块焊料球
在下述段落中将更为详细地讨论如何分配引脚以及如何在叠置体内按照不同的取向设置模块。
图19示出了第一引脚分配和连接技术，其能够选择多模块叠置体内的特定模块。该图示出了作为例子的控制器和SDRAM模块。大椭圆形表示诸如1907的SDRAM模块的球，而较小的椭圆形表示诸如1908的焊盘。诸如1906的矩形表示焊盘到球的连接。控制器模块具有四个诸如1904的有源焊盘，每一有源焊盘用于诸如1901的四个SDRAM模块。将控制器模块的焊盘001904连接到SDRAM模块0的X0球1903，将焊盘01连接到SDRAM模块1的X0球1902，等等。X0球是用于SDRAM模块的有源球。所有的SDRAM模块都是相同的，其包括如下连接：将X1球连接到X1焊盘，将X2球连接到X2焊盘，等等。该技术涉及叠置模块上的诸如1905的梯状选路连接(ladderlike routing)。该技术能够将控制器模块的有源焊盘选路连接到所述叠置体内的期望的特定模块。图19所示的示范性实施例包括球和焊盘的重复图案。在每一模块内将无源球连接到无源焊盘，其偏移距离等于重复图案的一个周期距离。其重要性在于所述方法采用了重复图案，并且在每一模块内使无源球相对于无源焊盘偏移，在本发明的其他实施例中还可以采用其他偏移距离，例如，采用2个或任意多个重复图案的周期距离。所述示范性实施例不对本发明的范围构成限制。
在本发明中引入的另一引脚分配、连接和叠置组合方法为旋转叠置技术。图20a示出了用于某一基础模块的焊盘互连，并且分配了战略编号(strategic numbering)。带有编号1到4标记的焊盘表示4个不同的信号组。将带有编号5标记的焊盘用于垂直叠置IO(图21中示出了更多细节)。为叠置体内的所有模块共用的电源和地预留带有编号6标记的焊盘。由于叠置模块是等同的，因而我们可以采用旋转叠置而将一个模块连接到一组信号，将接下来的经旋转的叠置模块连接到另一组信号，等等。这种方式确保了叠置四个等同的模块，并将其连接到来自通常为控制器的基础模块的不同的四组信号。处于顺时针旋转90度的基板上的焊盘1 2001相对于未经旋转的基板，例如，通常为控制器的基础基板，占据了焊盘2 2002的位置。按照类似的方式，焊盘1 2001可以设置在焊盘3 2003的位置，于是基板上的焊盘4 2004的位置分别顺时针旋转了180度和270度。图20b示出了叠置在基础模块上的四个这样的模块的截面图。作为例子采用了存储和控制器模块。处于叠置模块上的诸如2005的引脚1是仅有的该模块的有源信号引脚。将其余的(编号2到4)2006直接连接到位于其下的球，而不具有其他连接。这样，连接从底部延续到顶部。将第一模块2008的有源引脚2007对准到基础模块上的引脚1焊盘2009，将第二模块的有源引脚2010对准到基础模块的被示出为附图标记2011的引脚2，其中，第二模块被顺时针旋转90度。由于第一模块上的由附图标记2012所示的引脚2被直接连接到其下的球，因而其允许第二模块2013上的引脚1连接到基础模块的引脚2 2011。将下一叠置模块再旋转90度将使其有源引脚对准到基础模块引脚3，等等，直到下一次旋转。
将上一连接技术用于叠置体内的所有模块的串联通路，并允许所述模块可以被从外部访问，从而实现PCB上的水平扩展。图21a示出了如何按照叠置方法实现这一技术。主板2101含有输入信号2102，之后，将输入信号2102连接到基础模块2103的IN球2104。将基础模块的OUT焊盘2105连接到第一叠置模块2106的IN球2107，等等。顶部模块2108将所述信号终止于顶部焊盘2109，并利用连接2112将所述信号在内部按特定路径传送至另一焊盘2110，焊盘2110直接连接到其下的球2113。由于所述模块是等同的，因而这一按特定路径传送的信号穿过叠置体的焊盘和球2111，直到其抵达主板的OUT焊盘2114，以供外部访问。图21b示出了所述顶部模块如何终止所述串联链，并将其分支到其他焊盘。所有的模块均具有可选的缓冲器2115，在被拉低时其使输入呈三态。来自IN球2116的信号进入内部电路2117，并从连接到OUT焊盘2118的电路离开。缓冲器2115的控制线被从内部略微拉起。从内部将“StkLow”球连接到GND 2119，因而当在其上叠置了模块时下拉缓冲器控制线，当在其上未直接叠置模块时上拉缓冲器的控制线。在拉高缓冲器时，其将使输入信号分支2120到其他焊盘，因而使所述迹线返回至基础模块的焊料球成为可能。当在模块上叠置了模块时，拉低缓冲器控制信号，其使输入信号呈三态，从而不允许出现分支效应。这一技术允许从基础模块的外部球访问所述信号，因而可以实现串行信号的水平扩展。之后，利用连接2121将所述球选路连接到处于其他位置上的其他模块2122。在主板2123上采用相同的技术，当在“StkLow”焊盘上未探测到任何封装时，缓冲器允许将输入连接到处于其他位置的指定焊盘。三态缓冲器技术对于所有的位置都是冗余的。一个例子是JTAGTDI-TDO信号。驱动电路2125将TDI信号发送至所述焊盘，所述闭合(closing)TDO信号2124返回至驱动电路。
将这些叠置、引脚分配和连接技术结合起来能够实现带有并行和串行信号的模块之间的互连，从而实现垂直和水平扩展。这一技术根据具体应用、容量、板尺寸和高度限制而具有非常高的灵活性。

Claims (26)

1.一种用于叠置多个模块的方法，其包括以下步骤：
在多个模块上提供一个或多个有源端口，其用于承载一个或多个有源信号；
在多个模块上提供一个或多个无源端口，其用于使所述一个或多个有源信号通过；以及
叠置所述多个模块。
2.根据权利要求1所述的方法，其中，所述一个或多个无源端口形成梯状选路连接路径。
3.根据权利要求1所述的方法，其中，在叠置之前旋转所述多个模块中的一个或多个，并且所述一个或多个无源端口形成旋转的选路连接路径。
4.根据权利要求1所述的方法，还包括以下步骤：提供一对或多对菊花链输入端口和菊花链输出端口以形成第一菊花链连接，其中，通过菊花链电路连接每对所述菊花链输入端口和所述菊花链输出端口。
5.根据权利要求4所述的方法，还包括以下步骤：提供一个或多个控制端口，从而使选路连接路径在末端模块内延伸所述第一菊花链连接。
6.根据权利要求5所述的方法，其中，将所述末端模块内的所述选路连接路径连接到第二菊花链连接。
7.根据权利要求1所述的方法，其中，所述多个模块中的一个或多个为主板。
8.根据权利要求7所述的方法，其中，将一个或多个垂直叠置模块连接到所述主板。
9.根据权利要求2所述的方法：
其中，所述多个模块中的每一个包括第一侧和第二侧；
其中，将所述一个或多个有源端口连接到一个或多个对应模块的所述第一侧上的一个或多个有源球；
其中，将所述一个或多个无源端口连接到一个或多个对应模块的所述第一侧上的一个或多个无源球以及所述第二侧上的一个或多个无源焊盘；
其中，按照重复图案将连接到同一无源端口的所述一个或多个无源球中的每一个以及所述一个或多个无源焊盘中的每一个设置在相对于彼此的预定距离之间，所述预定距离等于所述重复图案的周期距离的若干倍；
其中，将基础模块的一个或多个有源端口通过所述梯状选路连接路径选路连接到一个或多个模块上的同一位置；并且
其中，所述梯状选路连接路径包括一个或多个无源球以及一个或多个无源焊盘。
10.根据权利要求3所述的方法：
其中，所述多个模块中的每一个包括第一侧和第二侧；
其中，将所述一个或多个有源端口连接到一个或多个对应模块的所述第一侧上的一个或多个有源球；
其中，将所述一个或多个无源端口连接到一个或多个对应模块的所述第一侧上的一个或多个无源球以及所述第二侧上的一个或多个无源焊盘；
其中，按照重复图案将连接到同一无源端口的一个或多个无源球中的每一个以及一个或多个无源焊盘中的每一个彼此相对设置；
其中，将基础模块的一个或多个有源端口通过所述旋转的选路连接路径选路连接到一个或多个模块上的同一位置；并且
其中，所述旋转的选路连接路径包括一个或多个无源球以及一个或多个无源焊盘。
11.根据权利要求4所述的方法：
其中，所述多个模块中的每一个包括第一侧和第二侧；
其中，将所述一个或多个菊花链输入端口连接到一个或多个对应模块的所述第一侧上的一个或多个无源球，并将所述一个或多个菊花链输出端口连接到一个或多个对应模块的所述第二侧上的一个或多个无源焊盘；
其中，将对应于同一菊花链端口的所述一个或多个无源球中的每一个以及所述一个或多个无源焊盘中的每一个彼此相对设置；
其中，将基础模块的一个或多个有源端口通过所述菊花链连接而选路连接到一个或多个模块上的同一位置；并且
其中，所述菊花链连接包括一个或多个菊花链电路、一个或多个无源球以及一个或多个无源焊盘。
12.根据权利要求5所述的方法：
其中，所述多个模块中的每一个包括第一侧和第二侧；
其中，将所述一个或多个菊花链输入端口连接到一个或多个对应模块的所述第一侧上的一个或多个无源球，并将所述一个或多个菊花链输出端口连接到一个或多个对应模块的所述第二侧上的一个或多个无源焊盘；
其中，将对应于同一菊花链端口的所述一个或多个无源球中的每一个以及所述一个或多个无源焊盘中的每一个彼此相对设置；
其中，将基础模块的一个或多个有源端口通过所述菊花链连接而选路连接到一个或多个模块上的同一位置；
其中，所述菊花链连接包括一个或多个菊花链电路、一个或多个无源球以及一个或多个无源焊盘；并且
其中，所述选路连接路径包括由所述一个或多个控制端口控制的一个或多个三态驱动器。
13.根据权利要求6所述的方法：
其中，所述多个模块中的每一个包括第一侧和第二侧；
其中，将所述一个或多个菊花链输入端口连接到一个或多个对应模块的所述第一侧上的一个或多个无源球，并将所述一个或多个菊花链输出端口连接到一个或多个对应模块的所述第二侧上的一个或多个无源焊盘；
其中，将对应于同一菊花链端口的所述一个或多个无源球中的每一个以及所述一个或多个无源焊盘中的每一个彼此相对设置；
其中，将基础模块的一个或多个有源端口通过所述菊花链连接而选路连接到一个或多个模块上的同一位置；
其中，所述菊花链连接包括一个或多个菊花链电路、一个或多个无源球以及一个或多个无源焊盘；
其中，所述选路连接路径包括由所述一个或多个控制端口控制的一个或多个三态驱动器；并且
其中，使一个或多个菊花链连接延伸穿过连接到主板的一个或多个垂直叠置模块。
14.一种包括多个模块的叠置模块，所述多个模块中的每一个包括：
用于承载一个或多个有源信号的一个或多个有源端口；以及
用于使所述一个或多个有源信号通过的一个或多个无源端口。
15.根据权利要求14所述的叠置模块，其中，所述一个或多个无源端口形成梯状选路连接路径。
16.根据权利要求14所述的叠置模块，其中，所述多个模块中的一个或多个在叠置之前被旋转，并且所述一个或多个无源端口形成旋转的选路连接路径。
17.根据权利要求1所述的叠置模块，还包括一对或多对菊花链输入端口和菊花链输出端口，以形成第一菊花链连接，其中，每对所述菊花链输入端口和所述菊花链输出端口被通过菊花链电路连接。
18.根据权利要求17所述的叠置模块，还包括一个或多个控制端口，其用于使选路连接路径在末端模块内延伸所述第一菊花链连接。
19.根据权利要求18所述的叠置模块，其中，所述末端模块内的所述选路连接路径被连接到第二菊花链连接。
20.根据权利要求14所述的叠置模块，其中，所述多个模块中的一个或多个为主板。
21.根据权利要求20所述的方法，其中，将一个或多个垂直叠置模块连接到所述主板。
22.根据权利要求15所述的叠置模块：
其中，所述多个模块中的每一个包括第一侧和第二侧；
其中，所述一个或多个有源端口被连接到一个或多个对应模块的所述第一侧上的一个或多个有源球；
其中，所述一个或多个无源端口被连接到一个或多个对应模块的所述第一侧上的一个或多个无源球以及所述第二侧上的一个或多个无源焊盘；
其中，连接到同一无源端口的所述一个或多个无源球中的每一个以及所述一个或多个无源焊盘中的每一个按照重复图案设置在相对于彼此的预定距离之间，所述预定距离等于所述重复图案的周期距离的若干倍；
其中，基础模块的一个或多个有源端口通过所述梯状选路连接路径选路连接到一个或多个模块上的同一位置；并且
其中，所述梯状选路连接路径包括一个或多个无源球以及一个或多个无源焊盘。
23.根据权利要求16所述的叠置模块：
其中，所述多个模块中的每一个包括第一侧和第二侧；
其中，所述一个或多个有源端口被连接到一个或多个对应模块的所述第一侧上的一个或多个有源球；
其中，所述一个或多个无源端口被连接到一个或多个对应模块的所述第一侧上的一个或多个无源球以及所述第二侧上的一个或多个无源焊盘；
其中，连接到同一无源端口的所述一个或多个无源球中的每一个以及所述一个或多个无源焊盘中的每一个按照重复图案彼此相对设置；
其中，基础模块的一个或多个有源端口通过所述旋转的选路连接路径选路连接到一个或多个模块上的同一位置；并且
其中，所述旋转的选路连接路径包括一个或多个无源球以及一个或多个无源焊盘。
24.根据权利要求17所述的叠置模块：
其中，所述多个模块中的每一个包括第一侧和第二侧；
其中，所述一个或多个菊花链输入端口被连接到一个或多个对应模块的所述第一侧上的一个或多个无源球，并且所述一个或多个菊花链输出端口被连接到一个或多个对应模块的所述第二侧上的一个或多个无源焊盘；
其中，对应于同一菊花链端口的所述一个或多个无源球中的每一个以及所述一个或多个无源焊盘中的每一个彼此相对设置；
其中，基础模块的一个或多个有源端口通过所述菊花链连接而选路连接到一个或多个模块上的同一位置；并且
其中，所述菊花链连接包括一个或多个菊花链电路、一个或多个无源球以及一个或多个无源焊盘。
25.根据权利要求18所述的叠置模块：
其中，所述多个模块中的每一个包括第一侧和第二侧；
其中，所述一个或多个菊花链输入端口被连接到一个或多个对应模块的所述第一侧上的一个或多个无源球，并且所述一个或多个菊花链输出端口被连接到一个或多个对应模块的所述第二侧上的一个或多个无源焊盘；
其中，对应于同一菊花链端口的所述一个或多个无源球中的每一个以及所述一个或多个无源焊盘中的每一个彼此相对设置；
其中，基础模块的一个或多个有源端口通过所述菊花链连接而选路连接到一个或多个模块上的同一位置；
其中，所述菊花链连接包括一个或多个菊花链电路、一个或多个无源球以及一个或多个无源焊盘；并且
其中，所述选路连接路径包括由所述一个或多个控制端口控制的一个或多个三态驱动器。
26.根据权利要求19所述的叠置模块：
其中，所述多个模块中的每一个包括第一侧和第二侧；
其中，所述一个或多个菊花链输入端口被连接到一个或多个对应模块的所述第一侧上的一个或多个无源球，并且所述一个或多个菊花链输出端口被连接到一个或多个对应模块的所述第二侧上的一个或多个无源焊盘；
其中，对应于同一菊花链端口的所述一个或多个无源球中的每一个以及所述一个或多个无源焊盘中的每一个彼此相对设置；
其中，基础模块的一个或多个有源端口通过所述菊花链连接而选路连接到一个或多个模块上的同一位置；
其中，所述菊花链连接包括一个或多个菊花链电路、一个或多个无源球以及一个或多个无源焊盘；
其中，所述选路连接路径包括由所述一个或多个控制端口控制的一个或多个三态驱动器；并且
其中，所述一个或多个菊花链连接延伸穿过连接到主板的一个或多个垂直叠置模块。
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