KR20210107454A - 인터포즈 브리지 및 반도체 다이들을 포함한 스택 모듈들이 스택된 반도체 패키지 - Google Patents

인터포즈 브리지 및 반도체 다이들을 포함한 스택 모듈들이 스택된 반도체 패키지 Download PDF

Info

Publication number
KR20210107454A
KR20210107454A KR1020200022474A KR20200022474A KR20210107454A KR 20210107454 A KR20210107454 A KR 20210107454A KR 1020200022474 A KR1020200022474 A KR 1020200022474A KR 20200022474 A KR20200022474 A KR 20200022474A KR 20210107454 A KR20210107454 A KR 20210107454A
Authority
KR
South Korea
Prior art keywords
vias
interpose
bridge
semiconductor
stage
Prior art date
Application number
KR1020200022474A
Other languages
English (en)
Inventor
최복규
은경태
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020200022474A priority Critical patent/KR20210107454A/ko
Priority to US16/984,854 priority patent/US11430763B2/en
Priority to CN202010934494.6A priority patent/CN113299638A/zh
Publication of KR20210107454A publication Critical patent/KR20210107454A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/76—Apparatus for connecting with build-up interconnects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24155—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2512—Layout
    • H01L2224/25175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/76—Apparatus for connecting with build-up interconnects
    • H01L2224/767—Means for aligning
    • H01L2224/76701—Means for aligning in the lower part of the bonding apparatus, e.g. in the apparatus chuck
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/76—Apparatus for connecting with build-up interconnects
    • H01L2224/768—Means for moving parts
    • H01L2224/76801—Lower part of the bonding apparatus, e.g. XY table
    • H01L2224/76802—Rotational mechanism
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
    • H01L2225/1082—Shape of the containers for improving alignment between containers, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

반도체 패키지는, 회전축에 대해 일정 기준 각도의 배수이면서 서로 다른 회전 각도들로 각각 회전하면서, 서로 수직하게 스택된 스택 모듈들을 포함한다. 스택 모듈은 인터포즈 브리지와, 반도체 다이들, 및 재배선층들을 포함한다. 인터포즈 브리지는 복수의 열(rows)들을 이루며 배치된 관통비아들의 세트들을 포함한다. 관통비아들의 세트들 개개는 회전 각도들만큼씩 각각 회전한 형태로 인터포즈 브리지의 분할영역들에 각각 배치된다. 재배선층들은 관통비아들의 세트들 마다 반도체 다이들을 하나씩 연결시키고, 관통비아들의 세트들 마다 관통비아들의 서로 다른 열들에 서로 다른 반도체 다이들을 각각 하나씩 연결시키도록 배치된다.

Description

인터포즈 브리지 및 반도체 다이들을 포함한 스택 모듈들이 스택된 반도체 패키지{Semiconductor package including stack modules of interposing bridge and dies}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히, 인터포즈 브리지(interposing bridge) 및 반도체 다이(semiconductor die)들을 포함한 스택 모듈(stacking module)들이 스택된 반도체 패키지에 관한 것이다.
복수의 반도체 다이들을 하나의 패키지 구조 내에 통합하는 시도들이 다양하게 이루어지고 있다. 반도체 패키지 제품이 고속 동작, 및 대용량 데이터(data) 처리 동작을 수행할 수 있도록, 하나의 반도체 패키지 구조 내에 수직 방향 또는/및 수평 방향으로 복수 개의 반도체 다이들을 배치하려는 시도들이 이루어지고 있다. 복수의 반도체 다이들이 하나의 반도체 패키지 내에 배치되면서, 개별 반도체 다이를 특정하여 할당(assign)할 수 있는 배선 연결 구조(interconnection)가 반도체 패키지에 요구되고 있다.
본 출원은 인터포즈 브리지 및 복수의 반도체 다이들을 포함하여 스택 모듈들을 구성하고, 스택 모듈들을 수직하게 스택한 반도체 패키지 구조를 제시하고자 한다.
본 출원의 일 관점은, 회전축에 대해 일정 기준 각도의 배수이면서 서로 다른 회전 각도들로 각각 회전하면서, 서로 수직하게 스택된 스택 모듈들을 포함하는 반도체 패키지를 제시한다.
상기 스택 모듈들 개개는, 인터포즈 브리지; 상기 인터포즈 브리지 주위에 배치된 복수의 반도체 다이들; 및 상기 반도체 다이들을 상기 인터포즈 브리지에 연결시키는 재배선층들;을 포함한다.
상기 인터포즈 브리지는, 상기 회전축을 기준으로 상기 기준 각도만큼씩 각분할된 분할영역들을 포함한 인터포즈 브리지 몸체; 및 상기 인터포즈 브리지 몸체를 관통하면서 복수의 열(rows)들을 이루며 배치된 관통비아들의 세트들;을 포함한다.
상기 관통비아들의 세트들 개개는, 상기 회전 각도들만큼씩 각각 회전한 형태로 상기 분할영역들에 각각 배치되고, 상기 재배선층들은, 상기 관통비아들의 세트들 마다 상기 반도체 다이들을 하나씩 연결시키고, 상기 관통비아들의 세트들 마다 상기 관통비아들의 서로 다른 상기 열들에 서로 다른 상기 반도체 다이들을 각각 하나씩 연결시키도록 배치된다.
본 출원의 일 관점은, 회전축에 대해 서로 90도(°)의 배수이면서 서로 다른 회전 각도로 각각 회전하면서, 서로 수직하게 스택된 제1단 내지 제4단 스택 모듈들을 포함한다.
상기 제1단 내지 제4단 스택 모듈들 개개는, 인터포즈 브리지; 서로 측면들이 마주보면서 상기 인터포즈 브리지를 둘러싸도록 배치된 제1 내지 제4반도체 다이들; 및 상기 제1 내지 제4 반도체 다이들을 상기 인터포즈 브리지에 각각 연결시키는 재배선층들의 제1그룹 내지 제4그룹들;을 포함한다.
상기 인터포즈 브리지는, 상기 회전축을 기준으로 90도(°)씩 사분할된 제1 내지 제4분할영역들을 포함한 인터포즈 브리지 몸체; 및 상기 제1 내지 제4분할영역들에 각각 배치되고, 상기 제1 내지 제4분할영역들 마다, 서로 90도(°)의 배수만큼 차이나면서 서로 다른 배열 방향들로 상기 관통비아들이 복수의 열들을 이루며 배열된 관통비아들의 제1세트 내지 제4세트들;을 포함한다.
상기 재배선층들의 상기 제1그룹 내지 제4그룹들은, 상기 관통비아들의 제1세트 내지 제4세트들 마다 상기 관통비아들의 서로 다른 상기 열들에 상기 제1 내지 제4반도체 다이들을 각각 하나씩 연결시키도록 배치된다.
본 출원의 일 관점은, 회전축에 대해 일정 기준 각도의 배수이면서 서로 다른 회전 각도들로 각각 회전하면서, 서로 수직하게 스택된 스택 모듈들을 포함한다.
상기 스택 모듈들 개개는, 림 형태를 이루도록 배치된 복수의 반도체 다이들; 상기 반도체 다이들 주위에 각각 배치된 복수의 인터포즈 브리지들; 및 상기 인터포즈 브리지들 마다 상기 반도체 다이들을 하나씩 연결시키는 재배선층들;을 포함한다.
상기 인터포즈 브리지들 개개는, 상기 인터포즈 브리지의 몸체; 및 상기 인터포즈 브리지 몸체를 관통하면서 복수의 열(rows)들을 이루며 배치된 관통비아들을 각각 포함한다.
상기 인터포즈 브리지들은, 상기 회전축을 기준으로 서로에 대해 기준 각도만큼씩 회전하면 서로 중첩되는 위치들에 각각 배치되고, 상기 재배선층들은, 상기 인터포즈 브리지들 마다 상기 관통비아들의 서로 다른 상기 열들에 서로 다른 상기 반도체 다이들을 각각 하나씩 연결시키도록 배치된다.
본 출원의 일 관점은, 회전축에 대해 서로 90도(°)의 배수이면서 서로 다른 회전 각도들로 각각 회전하면서 서로 수직하게 스택된 제1단 내지 제4단의 스택 모듈들을 포함한다.
상기 제1단 내지 제4단 스택 모듈들 개개는, 림 형태를 이루면서 배치된 제1 내지 제4반도체 다이들; 상기 제1 내지 제4반도체 다이들과 서로 측면들이 마주보면서 각각 배치된 제1 내지 제4인터포즈 브리지들; 및 상기 제1 내지 제4인터포즈 브리지들을 상기 제1 내지 제4반도체 다이들 각각에 하나씩 연결시키는 재배선층들;을 포함한다.
상기 제1 내지 제4인터포즈 브리지들 개개는, 상기 인터포즈 브리지의 몸체; 및 상기 인터포즈 브리지 몸체를 관통하는 제1 내지 제4열(rows)들의 관통비아들을 각각 포함한다.
상기 제1 내지 제4인터포즈 브리지들은, 상기 회전축을 기준으로 서로에 대해 90도(°)만큼씩 회전하면 서로 중첩되는 위치들에 각각 배치되고, 상기 재배선층들은, 상기 제1 내지 제4인터포즈 브리지들마다 상기 관통비아들의 서로 다른 상기 열들에 서로 다른 상기 반도체 다이들을 각각 하나씩 연결시키도록 배치된다.
본 출원의 실시예들에 따르면, 인터포즈 브리지 및 복수의 반도체 다이들을 적어도 포함한 스택 모듈의 구조를 제시할 수 있다. 복수의 스택 모듈들을 서로 다른 회전 각도들로 각각 회전(rotation)하면서 서로 수직하게 스택하여, 반도체 패키지를 구성할 수 있다.
도 1은 일 실시예에 따른 반도체 패키지를 보여주는 개략적인 사시도이다.
도 2는 일 실시예에 따른 반도체 패키지의 단위 스택 모듈을 보여주는 개략적인 사시도이다.
도 3은 도 2의 반도체 패키지의 단위 스택 모듈에 재배선층(RDL)들이 배치된 형상을 보여주는 개략적인 평면도이다.
도 4는 도 3의 반도체 패키지의 단위 스택 모듈의 재배선층을 따르는 단면 형상을 보여주는 개략적인 단면도이다.
도 5는 도 3의 반도체 패키지의 인터포즈 브리지의 관통비아들이 배치된 형상을 보여주는 개략적인 평면도이다.
도 6은 일 예에 따라 반도체 패키지의 단위 스택 모듈들이 서로 스택되는 형상을 보여주는 개략적인 결합도이다.
도 7은 도 6의 반도체 패키지의 제1단 및 제2단 스택 모듈들의 관통비아들 및 재배선층들이 배치된 평면 형상들을 함께 펼쳐서 보여주는 개략적인 평면도이다.
도 8은 도 6의 반도체 패키지의 제2단 및 제3단 스택 모듈들의 관통비아들 및 재배선층들이 배치된 평면 형상들을 함께 펼쳐서 보여주는 개략적인 평면도이다.
도 9는 도 6의 반도체 패키지의 제3단 및 제4단 스택 모듈들의 관통비아들 및 재배선층들이 배치된 평면 형상들을 함께 펼쳐서 보여주는 개략적인 평면도이다.
도 10은 일 실시예에 따른 반도체 패키지를 보여주는 개략적인 사시도이다.
도 11은 일 실시예에 따른 반도체 패키지의 스택 모듈의 관통비아들 및 재배선층들이 배치된 평면 형상을 보여주는 개략적인 평면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다.
본 출원의 예의 기재에서 "제1" 및 "제2", "측면(side)", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩, 어플케이션 프로세서(AP: Application Processor), 그래픽 처리 장치(GPU: Graphic Processing Unit), 중앙 처리 장치(CPU: Central Processing Unit), 또는 시스템 온 칩(SoC: System On Chip)과 같은 프로세서를 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다. 반도체 패키지는 사물 인터넷에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 실시예에 따른 반도체 패키지(10)를 보여주는 개략적인 사시도이다.
도 1을 참조하면, 반도체 패키지(10)는 복수의 스택 모듈(20)들이 서로 실질적으로 수직하게 스택되어 구성될 수 있다. 일 실시예에서 4단으로 스택 모듈(20)들이 서로 스택되어 반도체 패키지(10)를 구성할 수 있다. 제1단 스택 모듈(20-1) 상에 제2단 스택 모듈(20-2), 제3단 스택 모듈(20-3), 및 제4단 스택 모듈(20-4)이 순차적으로 수직하게 스택될 수 있다. 일 실시예에서 제4단 스택 모듈(20-4) 상에 추가의 스택 모듈이 더 스택될 수도 있다. 제1단 내지 제4단 스택 모듈들(20-1, 20-2, 20-3, 20-4)은 실질적으로 동일한 구성 요소들로 동일한 형태로 구성된 스택 모듈(20)들로 구성될 수 있다.
도 2는 일 실시예에 따른 단위 스택 모듈(20B)을 보여주는 개략적인 사시도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(10)를 구성하는 스택 모듈(20)들 개개는, 도 2의 단위 스택 모듈(20B)과 동일한 구성 요소들 및 동일한 형태로 구성될 수 있다. 제1단 내지 제4단의 스택 모듈들(20-1, 20-2, 20-3, 20-4) 모두는, 단위 스택 모듈(20B) 형태로 도입될 수 있다. 단위 스택 모듈(20B)은, 스택될 수 있는 기본 단위(basic unit), 스택될 수 있는 기본 요소(basic element), 또는 스택될 수 있는 서브 패키지(basic sub-package)로서 도입될 수 있다.
단위 스택 모듈(20B)은 인터포즈 브리지(interposing bridge: 100)와 복수의 반도체 다이(200)들을 기본 요소들로서 포함하여 구성될 수 있다. 단위 스택 모듈(20B)은 밀봉층(encapsulant: 300)를 더 포함하여 구성될 수 있다. 밀봉층(300)은 인터포즈 브리지(100)와 반도체 다이들(200)을 하나의 모듈화된 부재로 묶어주는 베이스층(base layer)로 도입될 수 있다. 밀봉층(300)은 인터포즈 브리지(100)와 반도체 다이들(200)을 함침하도록 몰딩(molding)될 수 있다. 밀봉층(300)은 다양한 밀봉재로 형성될 수 있다. 밀봉층(300)은 에폭시 몰딩재(EMC: Epoxy Molding Compound)를 몰딩하여 형성될 수 있다. 도 1에서 스택 모듈(20)들 개개는, 설명의 편의를 위해서 도 2의 단위 스택 모듈(20B)에서 밀봉층(300)을 생략한 형태로 도시된 것으로 이해될 수 있다.
도 2를 참조하면, 단위 스택 모듈(20B) 내에서, 반도체 다이(200)들은 바람개비 배치(pin wheel stacking) 형태로 배치될 수 있다. 인터포즈 브리지(100)를 가운데에 두고, 인터포즈 브리지(100) 주위에 복수의 반도체 다이(200)들이 배치될 수 있다. 복수의 반도체 다이(200)들은 서로 측면들이 마주보면서, 인터포즈 브리지(100)를 둘러싸는 림(rim) 형태를 이루도록 배치될 수 있다. 예컨대, 제1, 제2, 제3, 및 제4반도체 다이들(201, 202, 203, 204)이 가운데 인터포즈 브리지(100)를 둘러싸면서 배치될 수 있다. 제1, 제2, 제3, 및 제4반도체 다이들(201, 202, 203, 204)은 실질적으로 동일하게 동작하고, 동일한 구성 요소들로 구성된 동일한 형태의 반도체 다이일 수 있다. 제1, 제2, 제3, 및 제4반도체 다이들(201, 202, 203, 204)은 메모리 반도체 다이일 수 있다.
제1반도체 다이(201)의 일 측면(201S)이 제2반도체 다이(202)의 일 측면(202S)을 마주보도록, 제1반도체 다이(201)가 제2반도체 다이(202) 인근에 배치될 수 있다. 제1반도체 다이(201)의 일 측면(201S)은 제2반도체 다이(202)의 마주보는 일 측면(202S) 보다 짧은 길이를 가지는 측면일 수 있다. 제2반도체 다이(202)는 제1반도체 다이(201)가 단위 스택 모듈(20B)의 회전축(R)에 대해서 90도(°)만큼 회전하면 중첩될 수 있는 위치에 배치될 수 있다. 제1, 제2, 제3, 및 제4반도체 다이들(201, 202, 203, 204) 개개는, 회전축(R)에 대해서 90도(°)만큼씩 회전하면, 서로 중첩되는 위치들에 각각 배치된다. 제1, 제2, 제3, 및 제4반도체 다이들(201, 202, 203, 204) 개개는, 회전축(R)에 대해서 90도(°)만큼씩 회전하면, 서로 동일한 형태를 가지도록 각각 배치된다. 회전축(R)은 단위 스택 모듈(20B)의 일 표면의 면중심(FC: faced center)을 수직하게 지나는 축일 수 있다.
도 3은 도 2의 단위 스택 모듈(20B)에 재배선층(RDL: redistribution layer: 400)들이 배치된 형상(400M)를 보여주는 개략적인 평면도이다.
도 3을 참조하면, 단위 스택 모듈(20B)은 단위 스택 모듈(20B)의 일 표면에 배치된 재배선층(400)들의 구조를 더 포함하여 구성될 수 있다. 재배선층(400)들은 반도체 다이(200)들을 인터포즈 브리지(100)에 연결시키는 도전 패턴들로 형성될 수 있다. 도전 패턴들은 반도체 다이(200)의 일 표면 영역으로부터 인터포즈 브리지(100)의 일 표면 영역으로 이어지도록 형성될 있다. 재배선층(400)들은 반도체 다이(200)의 일 표면에 배치된 칩 패드(chip pad: 210)들과 인터포즈 브리지(100)에 배치된 관통비아(through via: 101)들을 연결시키도록 배치될 수 있다.
도 4는 도 3의 단위 스택 모듈(20B)의 재배선층(400)을 따르는 단면 형상을 보여주는 개략적인 단면도이다.
도 4를 참조하면, 단위 스택 모듈(20B)은, 반도체 다이(200), 인터포즈 브리지(100), 및 밀봉층(300)의 일 표면들을 덮도록 형성된 제1유전층(310)을 더 포함할 수 있다. 제1유전층(310) 상에 재배선층(400)이 형성될 수 있다. 재배선층(400)은 제1중접 부분(401)과, 제2중접 부분(402), 및 이들을 서로 연결시키는 연장 부분(403)을 포함하는 도전 패턴으로 구성될 수 있다. 재배선층(400)의 제1중첩 부분(401)이 제1유전층(310)을 관통하여 칩 패드(210)에 연결되어, 재배선층(400)을 반도체 다이(200)에 전기적으로 접속시킨다. 재배선층(400)의 제2중첩 부분(402)이 제1유전층(310)의 다른 부분을 관통하여 관통비아(101)에 연결된다. 도 3에서 재배선층(400)은, 설명의 편의를 위해서 제1중첩 부분(401), 및 제2중첩 부분(402)을 생략한 형태로 도시된 것으로 이해될 수 있다.
단위 스택 모듈(20B)은 재배선층(400)을 덮어 절연하도록 형성된 제2유전층(320)을 더 포함할 수 있다. 제2유전층(320)은 재배선층(400)의 일부 부분인 제2중첩 부분(402)을 드러내는 오프닝부(opening: 321)를 제공하도록 형성될 수 있다. 오프닝(321)에 의해 드러난 재배선층(400)의 제2중첩 부분(402)에, 다른 스택 모듈의 관통비아가 전기적으로 접속될 수 있다.
인터포즈 브리지(100)는 인터포즈 브리지의 몸체(body: 100B)와, 인터포즈 브리지 몸체(100B)를 수직하게 실질적으로 관통하도록 형성된 관통비아(101)들을 포함하여 구성될 수 있다. 인터포즈 브리지 몸체(100B)는 실리콘 다이(silicon die)로 형성될 수 있다. 관통비아(101)는 실리콘 다이를 관통하는 구리(Cu)와 같은 금속 물질의 도전성 비아로 형성될 수 있다. 관통비아(101)는 관통실리콘비아(TSV: Through Silicon Via)로 알려진 비아 형태로 형성될 수 있다.
도 5는 도 3의 인터포즈 브리지(100)의 관통비아(101)들이 배치된 형상(101M)을 보여주는 개략적인 평면도이다.
도 5를 참조하면, 인터포즈 브리지(100)는 다각형(polygon) 평면 형상 또는 사각형 평면 형상을 가지는 몸체(100B)를 구비할 수 있다. 인터포즈 브리지 몸체(100B)는 복수의 분할영역(150)들을 포함할 수 있다. 분할영역(150)들은 회전축(R)을 기준으로 일정한 기준 각도(A)만큼씩 각분할된 영역일 수 있다. 예컨대, 분할영역(150)들은 제1, 제2, 제3, 및 제4분할영역들(151, 152, 153, 154)을 포함할 수 있다. 제1, 제2, 제3, 및 제4분할영역들(151, 152, 153, 154)은 인터포즈 브리지 몸체(100B)에서 회전축(R)을 기준으로 90도(°)씩 사분할된 영역들일 수 있다.
도 5 및 도 3을 참조하면, 분할영역(150)들은 하나의 단위 스택 모듈(20B)에 속하는 반도체 다이(200)들의 수만큼 분할된 영역들일 수 있다. 도 3에서와 같이, 인터포즈 브리지(100) 주위에 4개의 반도체 다이(200)들이 배치되면, 이에 대응되는 4개의 분할영역(150)들이 인터포즈 브리지(100)에 구성될 수 있다. 제1, 제2, 제3, 및 제4반도체 다이들(201, 202, 203, 204)이 배치되면, 인터포즈 브리지(100)는 제1, 제2, 제3, 및 제4반도체 다이들(201, 202, 203, 204)에 각각 대응되는 제1, 제2, 제3, 및 제4분할영역들(151, 152, 153, 154)을 동수로 구비할 수 있다.
도 5를 다시 참조하면, 관통비아들의 세트(set of through vias: 110)들이 분할영역(150)들에 각각 하나씩 배치될 수 있다. 하나의 관통비아들의 세트(110)는 하나의 분할영역(150) 내에 배치된 관통비아(101)들을 하나의 묶음(group)으로 지칭한다. 관통비아들의 세트(110)들 개개는, 복수의 열(row)을 이루며 배치된 관통비아(101)들을 포함하여 구성된다. 관통비아(101)들은 관통비아들의 세트(110)들 마다, 그리고 분할영역(150)들 마다 서로 다른 배열 방향으로 열들을 이루며 배치될 수 있다.
관통비아들의 제1세트(110A)는 인터포즈 브리지(100)의 제1분할영역(151)에 배치될 수 있다. 관통비아들의 제1세트(110A)는, 제1열(101-1A)과, 제2열(101-2A), 제3열(101-3A), 및 제4열(101-4A)로 배치된 관통비아(101)들을 포함하여 구성될 수 있다. 관통비아들의 제1세트(110A)에 속하는 관통비아들의 제1열 내지 제4열들(101-1A, 101-2A, 101-3A, 101-4A)은, 모두 제1배열 방향(RD1)을 따라 관통비아(101)들이 배열된 열들다.
관통비아들의 제2세트(110B)는 제2분할영역(152)에 배치되고, 모든 관통비아(101)들이 제2배열 방향(RD2)을 따라 배열되어 구성될 수 있다. 관통비아들의 제2세트(110B)는 관통비아들의 제1열 내지 제4열들(101-1B, 101-2B, 101-3B, 101-4B)을 포함하여 구성된다. 관통비아들의 제3세트(110C)는 제3분할영역(153)에 배치되고, 관통비아(101)들이 모두 제3배열 방향(RD3)을 따라 배열된 관통비아들의 제1열 내지 제4열들(101-1C, 101-2C, 101-3C, 101-4C)을 포함하여 구성된다. 관통비아들의 제4세트(110D)는 제4분할영역(154)에 배치되고, 관통비아(101)들이 모두 제4배열 방향(RD4)을 따라 배열된 관통비아들의 제1열 내지 제4열들(101-1D, 101-2D, 101-3D, 101-4D)을 포함하여 구성된다.
제1 내지 제4배열 방향들(RD1, RD2, RD3, RD4)은 서로 다른 방향들을 지칭한다. 제1 내지 제4배열 방향들(RD1, RD2, RD3, RD4)은 서로 기준 각도(A)만큼 또는 기준 각도(A)의 배수만큼 차이나는 각도 방향들일 수 있다. 제1 내지 제4배열 방향들(RD1, RD2, RD3, RD4)은 서로 90도(°)만큼 또는 90도(°)의 배수만큼 차이나는 각도 방향들일 수 있다. 관통비아들의 제1세트 내지 제4세트들(110A, 110B, 110C, 110D)은 제1 내지 제4분할영역들(151, 152, 153, 154)에 각각 배치될 때, 관통비아들의 배열 방향들(RD1, RD2, RD3, RD4) 개개는 제1 내지 제4분할영역들(151, 152, 153, 154) 마다 서로 90도(°)의 배수만큼 차이나면서 서로 다른 배열 방향들일 수 있다.
관통비아들의 세트(110)들 개개는, 회전축(R)을 기준으로 서로 다른 회전 각도들만큼 각각 회전한 형태로, 분할영역들(151, 152, 153, 154)에 각각 배치될 수 있다. 회전 각도들은 일정 기준 각도(A)이러나 또는 일정 기준 각도(A)의 배수이면서, 서로 다른 각도들일 수 있다. 회전 각도들은, 예컨대 0 도(°)(또는 360도(°)), 90도(°), 180도(°), 및 270도(°)일 수 있다.
제1분할영역(151)에 배치된 제1세트(110A)의 관통비아(101)들의 일부는, 제1배열 방향(RD1)을 따라 배열되어 제1열(101-1A)을 이루고, 제2분할영역(152)에 배치된 제2세트(110B)의 관통비아(101)들의 일부는 제2배열 방향(RD2)을 따라 배열되어 제2열(101-2B)을 이룰 수 있다. 제1배열 방향(RD1)은 제2배열 방향(RD2)과 기준 각도(A)인 90도(°)만큼 각도 차이가 나는 방향일 수 있다.
도 5 및 도 3을 다시 참조하면, 단위 스택 모듈(20B)에서, 재배선층(400)들은 관통비아들의 세트(110)들 마다 반도체 다이(200)들을 하나씩 연결시키도록 배치될 수 있다. 재배선층(400)들은 관통비아들의 세트(110)들 마다 서로 다른 열(101-1A, 101-2B, 101-3C, 101-4D)의 관통비아들에 서로 다른 반도체 다이들(201, 202, 203, 204)을 각각 연결시키도록 배치될 수 있다.
재배선층(400)들은 제1, 제2, 제3, 및 제4그룹들(400-1, 400-2, 400-3, 400-4)로 묶어 구분할 수 있다. 재배선층들의 제1, 제2, 제3, 및 제4그룹들(400-1, 400-2, 400-3, 400-4) 개개는, 제1, 제2, 제3, 및 제4반도체 다이(201, 202, 203, 204)들을 인터포즈 브리지(100)에 각각 연결시키도록 배치될 수 있다.
재배선층들의 제1, 제2, 제3, 및 제4그룹들(400-1, 400-2, 400-3, 400-4)은, 관통비아들의 제1, 제2, 제3, 및 제4세트들(110A, 110B, 110C, 110D)에 제1, 제2, 제3, 및 제4반도체 다이(201, 202, 203, 204)들을 각각 연결하도록 배치된다. 재배선층들의 제1, 제2, 제3, 및 제4그룹들(400-1, 400-2, 400-3, 400-4)은, 제1, 제2, 제3, 및 제4반도체 다이들(201, 202, 203, 204) 개개가 관통비아들의 제1, 제2, 제3, 및 제4세트들(110A, 110B, 110C, 110D) 마다 서로 다른 관통비아들의 열들(101-1A, 101-2B, 101-3C, 101-4D)에 각각 연결되도록 배치될 수 있다.
도 3에 묘사된 것과 같이, 재배선층들의 제1그룹(400-1)은 제1반도체 다이(201)의 칩 패드(210)들을 제1세트(110A)의 제1열(101-1A)에 속하는 관통비아(101)들 각각에 연결하도록 배치된다. 재배선층들의 제1그룹(400-1)은 인터포즈 브리지(100)의 제1분할영역(151)에 배치된 관통비아들의 제1세트(110A)의 제1열(101-1A)에만 연결되고, 나머지 열들의 관통비아들에는 연결되지 않는다. 재배선층들의 제1그룹(400-1)은 인터포즈 브리지(100)의 제1분할영역(151) 이외의 나머지 제2, 제3, 및 제4분할영역들(152, 153, 154)에는 연결되지 않는다.
재배선층들의 제2그룹(400-2)은 제2반도체 다이(202)를 제2세트(110B)의 제2열(101-2B)에 속하는 관통비아들 각각에 연결하도록 배치된다. 재배선층들의 제1그룹(400-1)은, 회전축(R)에 대해서 기준 각도(A) 또는 90도(°)만큼 회전할 때, 재배선층의 제2그룹(400-2)과 중첩될 수 있다. 재배선층들의 제3그룹(400-3)은 제3반도체 다이(203)를 제3세트(110C)의 제3열(101-3C)에 속하는 관통비아들 각각에 연결하도록 배치될 수 있다. 재배선층들의 제4그룹(400-4)은 제4반도체 다이(204)를 제4세트(110D)의 제4열(101-4D)에 속하는 관통비아들 각각에 연결하도록 배치될 수 있다.
이와 같이, 재배선층들의 제1 내재 제4그룹들(400-1, 400-2, 400-3, 400-4)은 제1, 제2, 제3, 및 제4반도체 다이들(201, 202, 203, 204)에 각각 독립적으로 연결되는 전기적 경로들을 제공할 수 있다. 재배선층들의 제1 내재 제4그룹들(400-1, 400-2, 400-3, 400-4)에 의해서, 제1, 제2, 제3, 및 제4반도체 다이들(201, 202, 203, 204) 각각에 서로 독립적이면서 또한 배타적으로 전기적 신호를 인가하는 것이 가능하다. 제1, 제2, 제3, 및 제4반도체 다이들(201, 202, 203, 204)은 서로 독립적으로 인식되면서 서로 독립적으로 동작하는 것이 가능하다. 예컨대, 재배선층들의 제1 내재 제4그룹들(400-1, 400-2, 400-3, 400-4)을 통해서 칩 선택 신호(signal of chip selection)들을 제1, 제2, 제3, 및 제4반도체 다이들(201, 202, 203, 204)에 각각 인가함으로써, 반도체 다이(200)들 중 동작할 반도체 다이를 특정할 수 있다.
도 6은 일 예에 따라 단위 스택 모듈(20B)들이 서로 스택되는 형상을 보여주는 개략적인 결합도이다.
도 6을 참조하면, 단위 스택 모듈(20B)을 개개의 스택 모듈(20)들로 이용하여 반도체 패키지(10)를 구성할 수 있다. 단위 스택 모듈(20B)들을 회전축(R)에 대해 서로 다른 회전 각도들만큼 회전(rotation)한 상태로 서로 수직하게 스택시킬 수 있다. 회전축(R)은 스택된 단위 스택 모듈(20B)들의 표면들의 면중심들을 수직하게 지나는 축으로 설정될 수 있다. 회전 각도는 일정한 기준 각도의 배수로 설정될 수 있다. 도 3 및 도 5에 제시된 것과 같이, 기준 각도(A)는 하나의 단위 스택 모듈(20B)에 속하는 반도체 다이(200)들의 수에 의존하여 결정될 수 있다. 예컨대, 기준 각도(A)는 360도(°)를 하나의 단위 스택 모듈(20B)에 속하는 반도체 다이(200)들의 수만큼 나눠준 각도로 설정될 수 있다. 4개의 반도체 다이(200)들이 인터포즈 브리지(100) 주위에 배치될 때, 기준 각도(A)는 90(°)로 설정될 수 있다.
반도체 패키지(10)가 제1단 내지 제4단의 스택 모듈들(20-1, 20-2, 20-3, 20-4)을 포함하여 구성될 때, 제1단 스택 모듈(20-1)은 단위 스택 모듈(20B)을 회전축(R)에 대해 0도(°) 또는 360도(°) 회전한 형태로 도입할 수 있다. 제2단 스택 모듈(20-2)은 단위 스택 모듈(20B)을 제1단 스택 모듈(20-1)에 대해서 90도(°) 회전한 형태로 도입될 수 있다. 제3단 스택 모듈(20-3)은 단위 스택 모듈(20B)을 제1단 스택 모듈(20-1)에 대해서 180도(°) 회전한 형태로 도입될 수 있다. 제4단 스택 모듈(20-4)은 단위 스택 모듈(20B)을 제1단 스택 모듈(20-1)에 대해서 270도(°) 회전한 형태로 도입될 수 있다.
제1단 내지 제4단 스택 모듈들(20-1, 20-2, 20-3, 20-4)은 스택 모듈(20B)의 형태로 모두 동일하게 구성될 수 있다. 제1단 내지 제4단의 스택 모듈들(20-1, 20-2, 20-3, 20-4)이 회전축(R)을 기준으로 90도(°)의 배수이면서 서로 다른 회전 각도들 만큼씩 각각 회전한 형태로 서로 수직하게 스택될 수 있다. 90도(°)는 회전 각도들을 결정하는 데 기준이 되는 기준 각도(A)일 수 있다.
반도체 패키지(10)의 구조 내에서, 제1단 내지 제4단 스택 모듈들(20-1, 20-2, 20-3, 20-4)이 서로 다른 회전 각도들로 회전한 상태로 서로 수직하게 스택되므로, 제1단 내지 제4단 스택 모듈들(20-1, 20-2, 20-3, 20-4)의 모서리들(C1, C2, C3, C4)은 서로 간에 90도(°) 또는 90도(°)의 배수만큼 회전된 위치들에 각각 위치하게 된다. 제1단 내지 제4단 스택 모듈들(20-1, 20-2, 20-3, 20-4)의 모서리들(C1, C2, C3, C4)은 모두 단위 스택 모듈(도 3의 20B)의 기준 모서리(C0)에 해당하는 모서리들일 수 있다.
스택 모듈들(20-1, 20-2, 20-3, 20-4)은 단위 스택 모듈(20B) 하나에 속하는 반도체 다이(200)들의 개수만큼 서로 수직하게 스택될 수 있다. 제1단 내지 제4단의 스택 모듈들(20-1, 20-2, 20-3, 20-4)과 같이 스택 모듈(20B)들이 4단으로 스택될 때, 단위 스택 모듈(20B)에는 제1 내지 제4반도체 다이들(201, 202, 203, 204)과 같은 4개의 반도체 다이(200)들이 배치될 수 있다.
도 7은 도 6의 제1단 및 제2단 스택 모듈들(20-1, 20-2)의 관통비아(101: 101A, 101B)들 및 재배선층(400: 400-1A, 400-4B)들이 배치된 평면 형상들을 함께 펼쳐서 보여주는 개략적인 평면도이다. 도 7은 도 6의 제1단 스택 모듈(20-1)과 제2단 스택 모듈(20-2) 사이의 전기적 접속 관계를 보여주는 개략적인 도면이다.
도 7 및 도 6을 참조하면, 제2단 스택 모듈(20-2)은 제1단 스택 모듈(20-1)에 대해서 90도(°) 회전한 상태에서 제1단 스택 모듈(20-1) 상에 스택된다. 제2단 스택 모듈(20-2)을 -90도(°) 회전하면, 제2단 스택 모듈(20-2)의 모서리(C2)는 제1단 스택 모듈(20-1)의 모서리(C1)에 중첩될 수 있다.
제1단의 인터포즈 브리지(100A)에 제2단의 인터포즈 브리지(100B)가 중첩된다. 제2단 스택 모듈(20-2)에 속하는 관통비아(101B)들은, 제1단 스택 모듈(20-1)에 속하는 관통비아(101A)들에 수직하게 중첩되면서 서로 전기적으로 접속될 수 있다. 상단의 관통비아(101B)들이 하단의 관통비아(101A)들에 전기적으로 접속되면서, 제2단 스택 모듈(20-2)이 제1단 스택 모듈(20-1)에 전기적으로 접속된다. 이와 같이, 서로 다른 스택 모듈들(20-1, 20-2)에 각각 속하는 관통비아들(101A, 101B)은, 스택 모듈들(20-1, 20-2)이 서로 수직하게 스택되면서 서로 수직하게 중첩되고, 서로 전기적으로 접속하게 된다.
관통비아들(101B, 101A)들에 의해서 제2단 스택 모듈(20-2)과 제1단 스택 모듈(20-1)이 서로 전기적으로 수직하게 접속되므로, 제1단의 인터포즈 브리지(100A)와 제2단의 인터포즈 브리지(100B)이 중첩된 스택 구조는, 스택 모듈들(20-2, 20-1)을 수직하게 전기적으로 연결시키는 전기적 수직 연결 구조(vertical interconnection)를 제공할 수 있다.
제2단 스택 모듈(20-2)이 90도(°) 회전한 상태에서 제1단 스택 모듈(20-1) 상에 스택되면서, 제1단의 인터포즈 브리지(100A)의 제1단의 제1분할영역(151A) 상에 제2단의 인터포즈 브리지(100B)의 제2단의 제4분할영역(154B)이 중첩된다. 제1단의 제1분할영역(151A)에 배치되어 있는 제1단의 관통비아들의 제1세트(110A-1)는 제2단의 제4분할영역(154B)에 배치된 제2단의 관통비아들의 제4세트(110D-2)와 수직하게 중첩되고 전기적으로 서로 접속된다. 제1단의 관통비아들의 제1세트(110A-1) 중의 제1단의 제1열(101-1A-A)의 관통비아들은, 제2단의 관통비아들의 제4세트(110D-2) 중의 제2단의 제1열(101-1D-B)의 관통비아들에 전기적으로 접속된다.
제1단의 제1열(101-1A-A)의 관통비아들은, 제1단의 제1그룹(400-1A)의 재배선층들에 의해 제1단의 제1반도체 다이(201A)와 전기적으로 연결되고 있다. 제2단의 제1열(101-1D-B)의 관통비아들은 제2단의 제4그룹(400-4B)의 재배선층들에 연결되고 있지 않아, 제2단의 제4반도체 다이(204B)와 전기적으로 연결되고 있지 않다. 다시 말해서, 재배선층(400) 은 서로 수직하게 중첩된 관통비아들(101A, 101B)들 중 어느 하나에만 연결되고, 수직하게 중첩된 나머지들에는 어떠한 다른 재배선층들도 연결되지 않는다.
제1단의 제1열(101-1A-A)의 관통비아들과 이에 수직하게 접속한 제2단의 제1열(101-1D-B)의 관통비아들, 및 제1단의 제1그룹(400-1A)의 재배선층들은, 제1단의 제1반도체 다이(201A)에 전기적으로 접속하면서도 제2단의 제4반도체 다이(204B)와는 전기적으로 격리된 전기적 경로를 제공한다.
제2단의 관통비아들의 제4세트(110D-2) 중의 제2단의 제4열(101-4D-B)의 관통비아들은, 제1단의 관통비아들의 제1세트(110A-1) 중의 제1단의 제4열(101-4A-A)의 관통비아들에 수직하게 접속된다. 제2단의 제4열(101-4D-B)의 관통비아들은, 제2단의 제4그룹(400-4B)의 재배선층들에 의해, 제2단의 제4반도체 다이(204B)와 전기적으로 연결되고 있다. 제1단의 제4열(101-4A-A)의 관통비아들은 제1단의 제1그룹(400-1A)의 재배선층들에 연결되고 있지 않아, 제1단의 제1반도체 다이(201A)와 전기적으로 연결되고 있지 않다. 따라서, 제2단의 제4열(101-4D-B)의 관통비아들과 이에 수직하게 접속한 제1단의 제4열(101-4A-A)의 관통비아들은, 제2단의 제4그룹(400-4B)의 재배선층들을 통해 제2단의 제4반도체 다이(204B)에 전기적으로 접속하면서, 제1단의 제1반도체 다이(201A)와는 전기적으로 격리된 전기적 경로를 제공한다.
제2단의 제4열(101-4D-B)의 관통비아들과 이에 수직하게 접속한 제1단의 제4열(101-4A-A)의 관통비아들, 및 제2단의 제4그룹(400-4B)의 재배선층들은, 제2단의 제4반도체 다이(204B)에만 연결되는 독립적인 전기적 경로를 제공한다. 제1단의 제1열(101-1A-A)의 관통비아들과 이에 수직하게 접속한 제2단의 제1열(101-1D-B)의 관통비아들, 및 제1단의 제1그룹(400-1A)의 재배선층들은, 제1단의 제1반도체 다이(201A)에만 연결되는 독립적인 전기적 경로를 제공한다.
이러한 서로 독립적인 전기적 경로들에 의해서, 제1단의 제1반도체 다이(201A)와 그 상에 스택된 제2단의 제4반도체 다이(204B)에, 서로 독립적인 전기적 신호들이 각각 인가될 수 있다. 이러한 독립적인 신호들에 의해서, 제1단의 제1반도체 다이(201A)와 그 상에 스택된 제2단의 제4반도체 다이(204B)는, 서로 독립적으로 인식될 수 있고, 서로 독립적으로 동작하는 것이 가능하다.
도 8은 도 6의 제2단 및 제3단 스택 모듈들(20-2, 20-3)의 관통비아(101B, 101C)들 및 재배선층(400-4B, 400-3C)들이 배치된 평면 형상들을 함께 펼쳐서 보여주는 개략적인 평면도이다.
도 8 및 도 6을 참조하면, 제3단 스택 모듈(20-3)은 제1단 스택 모듈(20-1)에 대해서 180도(°) 회전한 상태에서 제2단 스택 모듈(20-2) 상에 스택된다. 제3단 스택 모듈(20-3)을 -180도(°) 회전하면, 제3단 스택 모듈(20-3)의 모서리(C3)는 도 7의 제1단 스택 모듈(20-1)의 모서리(C1)에 중첩될 수 있다. 제3단 스택 모듈(20-3)을 -90도(°) 회전하면, 제3단 스택 모듈(20-3)의 모서리(C3)는 제2단 스택 모듈(20-2)의 모서리(C2)에 중첩될 수 있다.
제2단의 인터포즈 브리지(100B)에 제3단의 인터포즈 브리지(100C)가 중첩된다. 제3단 스택 모듈(20-3)에 속하는 관통비아(101C)들은, 제2단 스택 모듈(20-2)에 속하는 관통비아(101B)들에 수직하게 중첩되면서 서로 전기적으로 접속될 수 있다. 상단의 관통비아(101C)들이 하단의 관통비아(101B)들에 전기적으로 접속되면서, 제3단 스택 모듈(20-3)이 제2단 스택 모듈(20-2)에 전기적으로 접속된다.
제3단 스택 모듈(20-3)이 제2단 스택 모듈(20-2)에 대해 90도(°) 회전한 상태에서 제2단 스택 모듈(20-2)에 스택되므로, 제2단의 인터포즈 브리지(100B)의 제2단의 제4분할영역(154B) 상에 제3단의 인터포즈 브리지(100C)의 제3단의 제3분할영역(153C)이 중첩된다. 제2단의 제4분할영역(154B)에 배치되어 있는 제2단의 관통비아들의 제4세트(110D-2)는 제3단의 제3분할영역(153C)에 배치된 제3단의 관통비아들의 제3세트(110C-3)에 수직하게 중첩되고, 전기적으로 수직하게 접속된다. 제3단의 관통비아들의 제3세트(110C-3) 중의 제3단의 제3열(101-3C-C)의 관통비아들은, 제2단의 관통비아들의 제4세트(110D-2) 중의 제2단의 제3열(101-3D-B)의 관통비아들에 전기적으로 접속된다.
제3단의 제3열(101-3D-C)의 관통비아들은, 제3단의 제3그룹(400-3C)의 재배선층들에 의해서 제3단의 제3반도체 다이(203C)에 전기적으로 연결된다. 제2단의 제3열(101-3D-B)의 관통비아들은 제2단의 스택 모듈(20-2)에 속하는 어떠한 반도체 다이(200)들과도 연결되고 있지 않다. 따라서, 제3단의 제3그룹(400-3C)의 재배선층들, 제3단의 제3열(101-3C-C)의 관통비아들, 및 이에 접속하는 제2단의 제3열(101-3D-B)의 관통비아들은, 제3단의 제3반도체 다이(203C)에만 독립적으로 그리고, 배타적으로 접속되는 전기적 경로를 제공할 수 있다. 이러한 독립적이고 배타적인 전기적 경로에 의해서, 제3단의 제3반도체 다이(203C)에 독립적인 전기적 신호를 인가하는 것이 가능하다. 이러한 독립적인 신호에 의해서, 제3단의 제3반도체 다이(203C)는 다른 스택 모듈(20-1, 20-2)에 속하는 반도체 다이들과는 독립적으로 인식되고 독립적으로 동작할 수 있다.
도 9는 도 6의 제3단 및 제4단 스택 모듈들(20-3, 20-4)의 관통비아(101C, 101D)들 및 재배선층(400-3C, 400-2D)들이 배치된 평면 형상들을 함께 펼쳐서 보여주는 개략적인 평면도이다.
도 9 및 도 6을 참조하면, 제4단 스택 모듈(20-4)은 제1단 스택 모듈(20-1)에 대해서 270도(°) 회전한 상태에서 제3단 스택 모듈(20-3) 상에 스택된다. 제4단 스택 모듈(20-4)을 -270도(°) 회전하면, 제4단 스택 모듈(20-4)의 모서리(C4)는 도 7의 제1단 스택 모듈(20-1)의 모서리(C1)에 중첩될 수 있다. 제4단 스택 모듈(20-4)을 -90도(°) 회전하면, 제4단 스택 모듈(20-4)의 모서리(C4)는 제3단 스택 모듈(20-3)의 모서리(C3)에 중첩될 수 있다.
제3단의 인터포즈 브리지(100C)에 제4단의 인터포즈 브리지(100D)가 중첩된다. 제4단 스택 모듈(20-4)에 속하는 관통비아(101D)들은, 제3단 스택 모듈(20-3)에 속하는 관통비아(101C)들에 수직하게 중첩되면서 서로 전기적으로 접속된다. 상단의 관통비아(101D)들이 하단의 관통비아(101C)들에 전기적으로 접속되면서, 제4단 스택 모듈(20-4)이 제3단 스택 모듈(20-3)에 전기적으로 접속될 수 있다.
제4단 스택 모듈(20-4)이 제3단 스택 모듈(20-3)에 대해 90도(°) 회전한 상태에서 제3단 스택 모듈(20-3)에 스택되므로, 제3단의 인터포즈 브리지(100C)의 제3단의 제3분할영역(154C) 상에 제4단의 인터포즈 브리지(100D)의 제4단의 제2분할영역(152D)이 중첩될 수 있다. 제3단의 제3분할영역(153C)에 배치되어 있는 제3단의 관통비아들의 제3세트(110C-3)는, 제4단의 제2분할영역(152D)에 배치된 제4단의 관통비아들의 제2세트(110B-4)와 수직하게 중첩되고 전기적으로 접속된다. 제4단의 관통비아들의 제2세트(110B-4) 중의 제4단의 제2열(101-2B-D)의 관통비아들은, 제3단의 관통비아들의 제3세트(110C-3) 중의 제3단의 제2열(101-2C-C)의 관통비아들에 전기적으로 접속된다.
제4단의 제2열(101-2B-D)의 관통비아들은, 제4단의 제2그룹(400-2D)의 재배선층들에 의해서 제4단의 제2반도체 다이(202D)에 전기적으로 연결된다. 제3단의 제2열(101-2C-C)의 관통비아들은 제3단의 스택 모듈(20-3)에 속하는 어떠한 반도체 다이(200)들과 연결되고 있지 않다. 따라서, 제4단의 제2그룹(400-2D)의 재배선층들, 제4단의 제2열(101-2B-D)의 관통비아들, 및 이에 접속하는 제3단의 제2열(101-2C-C)의 관통비아들은, 제4단의 제2반도체 다이(202D)에만 독립적으로 그리고 배타적으로 접속되는 전기적 경로를 제공할 수 있다. 이러한 독립적이고 배타적인 전기적 경로에 의해서, 제4단의 제2반도체 다이(202D)에만 선택적으로 독립적인 전기적 신호를 인가하는 것이 가능하다. 이러한 독립적인 신호에 의해서, 제4단의 제2반도체 다이(202D)는 다른 스택 모듈들(20-1, 20-2, 203)에 속하는 다른 반도체 다이들과는 독립적으로 인식되고 독립적으로 동작할 수 있다.
도 10은 일 실시예에 따른 반도체 패키지(30)를 보여주는 개략적인 사시도이다.
도 10을 참조하면, 반도체 패키지(30)는 복수의 스택 모듈(40B)들이 서로 수직하게 스택되어 구성될 수 있다. 제1단, 제2단, 제3단, 및 제4단 스택 모듈들(40-1, 40-2, 40-3, 40-4)이 서로 수직하게 스택될 수 있다. 제1단 내지 제4단의 스택 모듈들(40-1, 40-2, 40-3, 40-4) 개개는 동일한 구성 요소들로 구성되고 동일한 형태를 가지는 스택 모듈(40B)로 도입될 수 있다. 스택 모듈(40B)은 스택될 수 있는 기본 단위로서 도입될 수 있다.
도 11은 일 실시예에 따른 스택 모듈(20B)의 관통비아(2101)들 및 재배선층(2400)들이 배치된 평면 형상(2400M)를 보여주는 개략적인 평면도이다.
도 11 및 도 10을 참조하면, 스택 모듈(40B)은 복수의 인터포즈 브리지(2100)들과 복수의 반도체 다이(2200)들을 기본적으로 포함하여 구성될 수 있다. 하나의 인터포즈 브리지(2100)와 하나의 반도체 다이(2200)는 하나의 쌍(pair)을 이루며 배치될 수 있다. 밀봉층(2300)이 인터포즈 브리지(2100)들과 반도체 다이(2200)들을 하나의 모듈화된 부재로 묶어주도록 형성될 수 있다. 도 10에서 제시된 제1단 내지 제4단 스택 모듈들(40-1, 40-2, 40-3, 40-4) 개개의 형상들은, 설명의 편의를 위해서, 도 11의 스택 모듈(40B)의 형상에서 밀봉층(2300)을 생략한 형태로 도시된 것으로 이해될 수 있다.
스택 모듈(40B) 내에서, 복수의 반도체 다이(2200)들은 바람개비 배치 형태를 이루며 배치될 수 있다. 복수의 반도체 다이(2200)들은 빈 공간(2209)를 가운데 두고, 빈 공간(2209)를 둘러싸 림 형태를 이루도록 배치될 수 있다. 제1, 제2, 제3, 및 제4반도체 다이(2201, 2202, 2203, 2204)들이 서로 측면들을 마주보면서 배치되어, 전체적으로 림 형태를 이루도록 배치될 수 있다. 제1반도체 다이(2201)의 일 측면(2201S)의 일부 부분이 제2반도체 다이(2202)의 일 측면(2202S)의 일부 부분에 마주보도록, 제1반도체 다이(2201)가 제2반도체 다이(2202)를 측방향으로 바라보며 배치될 수 있다. 제1반도체 다이(2201)의 일 측면(2201S)은 제2반도체 다이(2202)의 일 측면(2202S) 보다 짧은 길이를 가지는 측면일 수 있다.
제1반도체 다이(2201)가 스택 모듈(40B)의 회전축(R1)에 대해서 기준 각도(A1), 예컨대 90도(°)만큼 반시계 방향으로 회전하면 중첩되는 위치에, 제2반도체 다이(2202)가 배치될 수 있다. 제1, 제2, 제3, 및 제4반도체 다이들(2201, 2202, 2203, 2204) 개개는 회전축(R1)을 기준으로 90도(°)만큼씩 회전하면 서로 중첩되는 위치들에 각각 배치될 수 있다. 회전축(R1)은 스택 모듈(40B)의 일 표면의 면중심(FC)을 수직하게 지나는 축으로 설정될 수 있다.
인터포즈 브리지(2100)들이 반도체 다이(2200)들 인근에 각각 배치될 수 있다. 제1, 제2, 제3, 및 제4인터포즈 브리지들(2151, 2152, 2153, 2154)들 개개는, 제1, 제2, 제3, 및 제4반도체 다이들(2201, 2202, 2203, 2204) 각각과 서로 측면들이 마주보도록 배치될 수 있다. 제1인터포즈 브리지(2201)의 일 측면(2151S)이 제1반도체 다이(2201)의 다른 측면(2201S-1)에 마주보도록, 제1인터포즈 브리지(2201)는 제1반도체 다이(2201), 및 제4반도체 다이(2204)들 옆에 배치될 수 있다. 인터포즈 브리지(2100)들 개개는 회전축(R)을 기준으로 기준 각도(A1), 예컨대 90도(°)만큼씩 회전하면 서로 중첩되는 위치들에 각각 배치될 수 있다.
인터포즈 브리지(2100)들은 실질적으로 서로 동일한 구성 요소들을 포함하면서 서로 동일한 형태를 가지도록 구성될 수 있다. 인터포즈 브리지(2100)들 개개는 인터포즈 브리지 몸체(2100B)와, 인터포즈 브리지 몸체(2100B)를 수직하게 실질적으로 관통하는 관통비아(2101)들을 포함하여 구성될 수 있다.
제1, 제2, 제3, 및 제4인터포즈 브리지들(2151, 2152, 2153, 2154) 개개는, 도 3 및 도 5에 제시된 인터포즈 브리지(100)의 제1, 제2, 제3, 및 제4분할영역들(151, 152, 153, 154)에 각각 대응되는 인터커넥트(interconnect) 부재일 수 있다. 인터포즈 브리지(2100)는, 도 3을 참조하여 설명한 다른 실시예의 인터포즈 브리지(100)로부터 분할영역(150)이 분리된 형태로 구성될 수 있다. 제1, 제2, 제3, 및 제4인터포즈 브리지들(2151, 2152, 2153, 2154) 개개는, 인터포즈 브리지(100)의 제1, 제2, 제3, 및 제4분할영역들(151, 152, 153, 154)이 서로 분리된 형태로 각각 구성될 수 있다.
제1, 제2, 제3, 및 제4인터포즈 브리지들(2151, 2152, 2153, 2154) 개개는, 제1열(2101-1), 제2열(2101-2), 제3열(2101-3), 및 제4열(2101-4)의 관통비아(2101)들을 포함하여 구성될 수 있다. 제1열(2101-1), 제2열(2101-2), 제3열(2101-3), 및 제4열(2101-4)의 관통비아들은 관통비아들의 세트(2110)를 구성할 수 있다. 관통비아들의 제1세트(2110A), 제2세트(2110B), 제3세트(2110C), 및 관제4세트(2110D)들이 제1, 제2, 제3, 및 제4인터포즈 브리지들(2151, 2152, 2153, 2154)에 각각 배치될 수 있다.
제1세트(2110A), 제2세트(2110B), 제3세트(2110C), 및 제4세트(2110D)의 관통비아들은 제1배열 방향(RD11), 제2배열 방향(RD22), 제3배열 방향(RD33), 및 제4배열 방향(RD44)들로 배열될 수 있다. 제1, 제2, 제3, 및 제4인터포즈 브리지들(2151, 2152, 2153, 2154)은 회전축(R1)을 기준으로 서로에 대해서 90도(°)만큼 회전한 형태로 각각 배치되고 있으므로, 제1 내지 제4배열 방향들(RD11, RD22, RD33, RD44)은 서로 90도(°)만큼 각도 차이를 가질 수 있다.
스택 모듈(40B)은 재배선층(2400)들을 더 포함하여 구성될 수 있다. 재배선층(2400)들은 인터포즈 브리지(2100)들 마다 반도체 다이(2200)들을 하나씩 연결시키도록 배치될 수 있다. 재배선층(2400)들은 제1 내지 제4인터포즈 브리지들(2151, 2152, 2153, 2154)을 제1 내지 제4반도체 다이들(2201, 2202, 2203, 2204)에 각각 연결시키도록 배치될 수 있다. 재배선층(2400)들은 제1 내지 제4인터포즈 브리지들(2151, 2152, 2153, 2154)마다 서로 다른 열의 관통비아(2101)들에 서로 다른 반도체 다이(2201, 2202, 2203, 2204)들을 각각 연결시키도록 배치될 수 있다.
재배선층(2400)들 중 제1그룹(2400-1)은, 제1인터포즈 브리지(2151)에 속하는 제1열(2101-1)의 관통비아들을 제1반도체 다이(2201)의 칩 패드(2210)들에 연결시키도록 배치될 수 있다. 제1그룹(2400-1)의 재배선층들은 제1인터포즈 브리지(2151)에 속하는 제2열 내지 제4열들(2101-2, 2101-3, 2101-4)의 관통비아들에는 연결되지 않는다.
제2그룹(2400-2)의 재배선층들은, 제2인터포즈 브리지(2152)에 속하는 제2열(2101-2B)의 관통비아들을 제2반도체 다이(2202) 에 연결시키도록 배치될 수 있다. 제3그룹(2400-3)의 재배선층들은, 제3인터포즈 브리지(2153)에 속하는 제3열(2101-3C)의 관통비아들을 제3반도체 다이(2203)에 연결시키도록 배치될 수 있다. 제4그룹(2400-4)의 재배선층들은, 제4인터포즈 브리지(2154)에 속하는 제4열(2101-4D)의 관통비아들을 제4반도체 다이(2204)에 연결시키도록 배치될 수 있다.
재배선층들의 제1 내지 제4그룹들(2400-1, 2400-2, 2400-3, 2400-4)이 서로 다른 반도체 다이(2201, 2202, 2203, 2204)들에 각각 연결되므로, 제1 내지 제4그룹들(2400-1, 2400-2, 2400-3, 2400-4)은 하나의 동일한 스택 모듈(40B)에 속하는 반도체 다이들(2201, 2202, 2203, 2204) 각각에 서로 독립적인 전기적 경로들을 제공할 수 있다. 이에 따라, 하나의 스택 모듈(40B)에 속하는 반도체 다이(2201, 2202, 2203, 2204)들은 서로에 대해 독립적으로 인식될 수 있고, 또한, 서로에 대해 독립적으로 동작하는 것이 가능하다.
도 11 및 도 10을 참조하면, 반도체 패키지(30)의 제1단 내지 제4단 스택 모듈들(40-1, 40-2, 40-3, 40-4) 개개는 스택 모듈(40B)의 형태로 구성될 수 있다. 제1단 내지 제4단의 스택 모듈들(40-1, 40-2, 40-3, 40-4)이 기준 각도(A1)일 수 있는 90도(°)의 배수이면서 서로 다른 회전 각도들만큼씩, 회전축(R1)에 대해 각각 회전한 형태로 서로 수직하게 스택될 수 있다.
제1단 내지 제4단의 스택 모듈들(40-1, 40-2, 40-3, 40-4)이 반도체 패키지(30)를 구성할 때, 제1단 스택 모듈(40-1)은 하나의 스택 모듈(40B)을 회전축(R1)에 대해서 0도(°) 또는 360도(°) 회전한 형태로 도입할 수 있다. 제1단 스택 모듈(40-1)의 모서리(C1)는 스택 모듈(40B)의 기준 모서리(C0)와 동일한 위치에 위치할 수 있다. 제2단 스택 모듈(40-2)은 제1단 스택 모듈(40-1)에 대해서 90도(°) 회전한 스택 모듈(40B)로 도입될 수 있다. 제3단 스택 모듈(40-3)은 제1단 스택 모듈(40-1)에 대해서 180도(°) 회전한 스택 모듈(40B)로 도입될 수 있다. 제4단 스택 모듈(40-4)은 제1단 스택 모듈(40-1)에 대해서 270도(°) 회전한 스택 모듈(40B)로 도입될 수 있다.
제1단 내지 제4단 스택 모듈들(40-1, 40-2, 40-3, 40-4)이 서로 다른 회전 각도들로 회전한 상태로 서로 수직하게 스택되므로, 제1단 내지 제4단 스택 모듈들(40-1, 40-2, 40-3, 40-4)의 동일한 모서리들(C1, C2, C3, C4)은 서로 간에 90도(°) 또는 90도(°)의 배수만큼 각도 차이나는 위치들에 각각 위치하게 된다. 제1단 내지 제4단 스택 모듈들(40-1, 40-2, 40-3, 40-4)의 모서리들(C1, C2, C3, C4)은 모두 스택 모듈(40B)의 기준 모서리(C0)에 해당하는 모서리들을 지칭할 수 있다.
스택 모듈들(40-1, 40-2, 40-3, 40-4)은 스택 모듈(40B)에 속하는 반도체 다이(2200)들의 개수, 또는/ 및 인터포즈 브리지(2100)들의 개수만큼 서로 수직하게 스택될 수 있다. 제1단 내지 제4단의 스택 모듈들(40-1, 40-2, 40-3, 40-4)이 4단으로 스택될 때, 하나의 스택 모듈(40B)에는 4개의 반도체 다이(2200)들이 배치되고, 또한, 4개의 인터포즈 브리지(2100)들이 배치될 수 있다.
이제까지 본 발명에 대하여 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
10, 30: 반도체 패키지,
20, 20B, 40B: 스택 모듈,
100, 2100: 인터포즈 브리지,
101, 2101: 관통비아
200, 2200: 반도체 다이,
400, 2400: 재배선층.

Claims (20)

  1. 회전축에 대해 일정 기준 각도의 배수이면서 서로 다른 회전 각도들로 각각 회전하면서, 서로 수직하게 스택된 스택 모듈들을 포함하고,
    상기 스택 모듈들 개개는,
    인터포즈 브리지;
    상기 인터포즈 브리지 주위에 배치된 복수의 반도체 다이들; 및
    상기 반도체 다이들을 상기 인터포즈 브리지에 연결시키는 재배선층들;을 포함하고,
    상기 인터포즈 브리지는,
    상기 회전축을 기준으로 상기 기준 각도만큼씩 각분할된 분할영역들을 포함한 인터포즈 브리지 몸체; 및
    상기 인터포즈 브리지 몸체를 관통하면서 복수의 열(rows)들을 이루며 배치된 관통비아들의 세트들;을 포함하고,
    상기 관통비아들의 세트들 개개는,
    상기 회전 각도들만큼씩 각각 회전한 형태로 상기 분할영역들에 각각 배치되고,
    상기 재배선층들은,
    상기 관통비아들의 세트들 마다 상기 반도체 다이들을 하나씩 연결시키고, 상기 관통비아들의 세트들 마다 상기 관통비아들의 서로 다른 상기 열들에 서로 다른 상기 반도체 다이들을 각각 하나씩 연결시키도록 배치된 반도체 패키지.
  2. 제1항에 있어서,
    상기 관통비아들 중 서로 다른 스택 모듈들에 각각 속하는 관통비아들은
    상기 스택 모듈들이 수직하게 스택되면서 서로 수직하게 중첩되면서 서로 접속하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 서로 수직하게 중첩된 관통비아들 중 어느 하나에만 상기 재배선층들 중 하나가 연결되고,
    상기 관통비아들 중 나머지들에는 상기 재배선층들이 연결되지 않는 반도체 패키지.
  4. 제1항에 있어서,
    상기 인터포즈 브리지의 상기 분할영역들은
    상기 스택 모듈 하나에 속하는 상기 반도체 다이들의 수만큼 분할된 반도체 패키지.
  5. 제1항에 있어서,
    상기 스택 모듈들은
    상기 스택 모듈 하나에 속하는 상기 반도체 다이들의 수만큼 서로 수직하게 스택된 반도체 패키지.
  6. 제1항에 있어서,
    상기 기준 각도는
    360도(°)를 상기 스택 모듈 하나에 속하는 상기 반도체 다이들의 수만큼 나눠준 각도인 반도체 패키지.
  7. 제1항에 있어서,
    상기 반도체 다이들은
    상기 인터포즈 브리지를 둘러싸 림(rim) 형태를 이루도록 배치된 반도체 패키지.
  8. 제1항에 있어서,
    상기 관통비아들의 세트들 중 제1세트 및 제2세트들은
    상기 분할영역들 중 제1 및 제2분할영역들에 각각 배치되고,
    상기 제1세트의 관통비아들은 제1배열 방향으로 배열되고,
    상기 제2세트의 관통비아들은 상기 기준 각도만큼 각도 차이가 나는 제2배열 방향으로 배열된 반도체 패키지.
  9. 제1항에 있어서,
    상기 스택 모듈들 모두는
    동일한 구성 요소들을 포함하여 동일한 형태를 가지는 반도체 패키지.
  10. 회전축에 대해 서로 90도(°)의 배수이면서 서로 다른 회전 각도로 각각 회전하면서, 서로 수직하게 스택된 제1단 내지 제4단 스택 모듈들을 포함하고,
    상기 제1단 내지 제4단 스택 모듈들 개개는,
    인터포즈 브리지;
    서로 측면들이 마주보면서 상기 인터포즈 브리지를 둘러싸도록 배치된 제1 내지 제4반도체 다이들; 및
    상기 제1 내지 제4 반도체 다이들을 상기 인터포즈 브리지에 각각 연결시키는 재배선층들의 제1그룹 내지 제4그룹들;을 포함하고,
    상기 인터포즈 브리지는,
    상기 회전축을 기준으로 90도(°)씩 사분할된 제1 내지 제4분할영역들을 포함한 인터포즈 브리지 몸체; 및
    상기 제1 내지 제4분할영역들에 각각 배치되고, 상기 제1 내지 제4분할영역들 마다, 서로 90도(°)의 배수만큼 차이나면서 서로 다른 배열 방향들로 상기 관통비아들이 복수의 열들을 이루며 배열된 관통비아들의 제1세트 내지 제4세트들;을 포함하고,
    상기 재배선층들의 상기 제1그룹 내지 제4그룹들은,
    상기 관통비아들의 제1세트 내지 제4세트들 마다 상기 관통비아들의 서로 다른 상기 열들에 상기 제1 내지 제4반도체 다이들을 각각 하나씩 연결시키도록 배치된 반도체 패키지.
  11. 제10항에 있어서,
    상기 동일한 스택 모듈에서 상기 제1 내지 제4반도체 다이들은
    상기 회전축을 기준으로 서로에 대해 90도만큼씩 회전하면 서로 중첩되는 위치들에 각각 배치된 반도체 패키지.
  12. 제10항에 있어서,
    상기 동일한 스택 모듈에서 상기 관통비아들의 제1 내지 제4세트들은
    상기 회전축을 기준으로 서로에 대해 90도만큼씩 회전하면 서로 중첩되는 위치들에 각각 배치된 반도체 패키지.
  13. 제10항에 있어서,
    상기 관통비아들 중 서로 다른 스택 모듈들에 각각 속하는 관통비아들은
    상기 스택 모듈들이 스택되면서 서로 수직하게 중첩되면서 서로 접속하는 반도체 패키지.
  14. 제13항에 있어서,
    상기 서로 수직하게 중첩된 관통비아들 중 어느 하나에만 상기 재배선층들 중 하나가 연결되고,
    상기 관통비아들 중 나머지들에는 상기 재배선층들이 연결되지 않는 반도체 패키지.
  15. 회전축에 대해 일정 기준 각도의 배수이면서 서로 다른 회전 각도들로 각각 회전하면서, 서로 수직하게 스택된 스택 모듈들을 포함하고,
    상기 스택 모듈들 개개는,
    림 형태를 이루도록 배치된 복수의 반도체 다이들;
    상기 반도체 다이들 주위에 각각 배치된 복수의 인터포즈 브리지들; 및
    상기 인터포즈 브리지들 마다 상기 반도체 다이들을 하나씩 연결시키는 재배선층들;을 포함하고,
    상기 인터포즈 브리지들 개개는,
    상기 인터포즈 브리지의 몸체; 및
    상기 인터포즈 브리지 몸체를 관통하면서 복수의 열(rows)들을 이루며 배치된 관통비아들을 각각 포함하고,
    상기 인터포즈 브리지들은,
    상기 회전축을 기준으로 서로에 대해 기준 각도만큼씩 회전하면 서로 중첩되는 위치들에 각각 배치되고,
    상기 재배선층들은,
    상기 인터포즈 브리지들 마다 상기 관통비아들의 서로 다른 상기 열들에 서로 다른 상기 반도체 다이들을 각각 하나씩 연결시키도록 배치된 반도체 패키지.
  16. 제14항에 있어서,
    상기 인터포즈 브리지들 및 상기 반도체 다이들이 상기 스택 모듈 하나에 배치되는 수는
    상기 스택 모듈들이 스택되는 수와 동일한 반도체 패키지.
  17. 회전축에 대해 서로 90도(°)의 배수이면서 서로 다른 회전 각도들로 각각 회전하면서 서로 수직하게 스택된 제1단 내지 제4단의 스택 모듈들을 포함하고,
    상기 제1단 내지 제4단 스택 모듈들 개개는,
    림 형태를 이루면서 배치된 제1 내지 제4반도체 다이들;
    상기 제1 내지 제4반도체 다이들과 서로 측면들이 마주보면서 각각 배치된 제1 내지 제4인터포즈 브리지들; 및
    상기 제1 내지 제4인터포즈 브리지들을 상기 제1 내지 제4반도체 다이들 각각에 하나씩 연결시키는 재배선층들;을 포함하고,
    상기 제1 내지 제4인터포즈 브리지들 개개는,
    상기 인터포즈 브리지의 몸체; 및
    상기 인터포즈 브리지 몸체를 관통하는 제1 내지 제4열(rows)들의 관통비아들을 각각 포함하고,
    상기 제1 내지 제4인터포즈 브리지들은,
    상기 회전축을 기준으로 서로에 대해 90도(°)만큼씩 회전하면 서로 중첩되는 위치들에 각각 배치되고,
    상기 재배선층들은,
    상기 제1 내지 제4인터포즈 브리지들마다 상기 관통비아들의 서로 다른 상기 열들에 서로 다른 상기 반도체 다이들을 각각 하나씩 연결시키도록 배치된 반도체 패키지.
  18. 제17항에 있어서,
    상기 제1 내지 제4반도체 다이들은
    상기 회전축을 기준으로 서로에 대해 90도(°)만큼씩 회전하면 중첩되는 위치들에 각각 배치된 반도체 패키지.
  19. 제17항에 있어서,
    상기 재배선층들은
    상기 제1인터포즈 브리지에 속하는 상기 제1열의 관통비아들을 상기 제1반도체 다이에 연결시키는 재배선층들의 제1그룹;
    상기 제2인터포즈 브리지에 속하는 상기 제2열의 관통비아들을 상기 제2반도체 다이에 연결시키는 재배선층들의 제2그룹;
    상기 제3인터포즈 브리지에 속하는 상기 제3열의 관통비아들을 상기 제3반도체 다이에 연결시키는 재배선층들의 제3그룹; 및
    상기 제4인터포즈 브리지에 속하는 상기 제4열의 관통비아들을 상기 제4반도체 다이에 연결시키는 재배선층들의 제4그룹;을 포함하는 반도체 패키지.
  20. 제17항에 있어서,
    상기 관통비아들 중 서로 다른 스택 모듈들에 각각 속하는 관통비아들은
    상기 스택 모듈들이 스택되면서 서로 수직하게 중첩되면서 서로 접속하고,
    상기 서로 수직하게 중첩된 관통비아들 중 어느 하나에만 상기 재배선층들 중 하나가 연결되고,
    상기 관통비아들 중 나머지들에는 상기 재배선층들이 연결되지 않는 반도체 패키지.
KR1020200022474A 2020-02-24 2020-02-24 인터포즈 브리지 및 반도체 다이들을 포함한 스택 모듈들이 스택된 반도체 패키지 KR20210107454A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200022474A KR20210107454A (ko) 2020-02-24 2020-02-24 인터포즈 브리지 및 반도체 다이들을 포함한 스택 모듈들이 스택된 반도체 패키지
US16/984,854 US11430763B2 (en) 2020-02-24 2020-08-04 Semiconductor packages including stack modules comprised of interposing bridges and semiconductor dies
CN202010934494.6A CN113299638A (zh) 2020-02-24 2020-09-08 包括具有插入桥和半导体晶片的堆叠模块的半导体封装

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200022474A KR20210107454A (ko) 2020-02-24 2020-02-24 인터포즈 브리지 및 반도체 다이들을 포함한 스택 모듈들이 스택된 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20210107454A true KR20210107454A (ko) 2021-09-01

Family

ID=77318664

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200022474A KR20210107454A (ko) 2020-02-24 2020-02-24 인터포즈 브리지 및 반도체 다이들을 포함한 스택 모듈들이 스택된 반도체 패키지

Country Status (3)

Country Link
US (1) US11430763B2 (ko)
KR (1) KR20210107454A (ko)
CN (1) CN113299638A (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101046252B1 (ko) 2009-09-25 2011-07-04 앰코 테크놀로지 코리아 주식회사 Ｔｓｖ를 이용한 적층 칩 패키지
KR20170064217A (ko) 2015-12-01 2017-06-09 에스케이하이닉스 주식회사 반도체 패키지 및 그 제조방법
KR20180006229A (ko) * 2016-07-08 2018-01-17 삼성전자주식회사 스택 구조의 반도체 메모리 패키지, 메모리 장치 및 반도체 메모리 시스템
KR102509052B1 (ko) * 2018-08-31 2023-03-10 에스케이하이닉스 주식회사 브리지 다이를 포함하는 스택 패키지
US11233002B2 (en) * 2019-10-10 2022-01-25 Marvell Asia Pte, Ltd. High density low power interconnect using 3D die stacking

Also Published As

Publication number Publication date
US20210265307A1 (en) 2021-08-26
US11430763B2 (en) 2022-08-30
CN113299638A (zh) 2021-08-24

Similar Documents

Publication Publication Date Title
KR102509052B1 (ko) 브리지 다이를 포함하는 스택 패키지
US9679876B2 (en) Microelectronic package having at least two microelectronic elements that are horizontally spaced apart from each other
US7826243B2 (en) Multiple chip module and package stacking for storage devices
JP4078332B2 (ja) 集積回路の相互接続方法
US8916875B2 (en) Semiconductor packages
KR100843214B1 (ko) 메모리 칩과 프로세서 칩이 관통전극을 통해 연결된 플래너멀티 반도체 칩 패키지 및 그 제조방법
KR20100105536A (ko) 데이터 저장 및 적층가능 구성
US8698301B2 (en) Semiconductor packages including a plurality of upper semiconductor devices on a lower semiconductor device
US9349707B1 (en) Contact arrangements for stackable microelectronic package structures with multiple ranks
JP2010251762A (ja) パッケージされた集積回路装置及びその動作方法とこれを有するメモリ保存装置及び電子システム
US9947644B2 (en) Semiconductor package
KR20180055566A (ko) 관통 실리콘 비아 기술을 적용한 반도체 패키지 및 제조 방법
KR102508552B1 (ko) 쓰루 몰드 비아를 포함하는 스택 패키지
KR20130078458A (ko) Ｐｏｐ 구조의 반도체 패키지
KR20210082030A (ko) 인터포즈 브리지를 포함한 서브 패키지들이 스택된 반도체 패키지
US9159664B2 (en) Semiconductor device
KR20120015592A (ko) 리드 프레임 및 이를 갖는 반도체 패키지
KR20210090522A (ko) 인터포즈 브리지를 가진 모듈들이 스택된 반도체 패키지
KR102464066B1 (ko) 쓰루 몰드 비아를 포함하는 스택 패키지
KR20150122679A (ko) 위치 반전을 갖는 마이크로 전자 유닛 및 패키지
TW202201703A (zh) 半導體封裝
KR20210096532A (ko) 베이스 모듈에 복수의 칩들이 스택된 반도체 패키지
KR20140028209A (ko) 반도체 칩, 이를 포함하는 반도체 패키지 및 반도체 패키지의 칩선택 방법
KR20210107454A (ko) 인터포즈 브리지 및 반도체 다이들을 포함한 스택 모듈들이 스택된 반도체 패키지
US9337170B1 (en) Contact arrangements for stackable microelectronic package structures

Legal Events

Date Code Title Description
E902 Notification of reason for refusal