CN105632545B - 一种3d内存芯片 - Google Patents

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Abstract

本发明公开了一种3D内存芯片，基于3D‑SIC技术将MRAM和DRAM混合使用，构成3D结构的内存芯片，其包括N个层叠的MRAM芯片，N为正整数；M个层叠的DRAM芯片，M为非负整数；其中，所述MRAM芯片和所述DRAM芯片沿同一方向层叠设置；所述MRAM芯片和所述DRAM芯片均采用DDRDRAM接口标准；所有所述MRAM芯片和所有所述DRAM芯片中相同的引线管脚通过过硅通孔电连接至同一个封装引脚。在此基础上，又提供了一种能够有效控制片选信号线数量的多芯片选通机制。

Description

一种3D内存芯片
技术领域
本发明涉及半导体存储器，尤其涉及一种3D内存芯片。
背景技术
现行的计算机架构中，软件和用户数据存储在硬盘(HD)或者新式的固态硬盘(SSD，使用闪存NAND Flash作为存储介质)中。后者通过SATA、PCIe等串行接口与计算机主板连接。计算任务则在CPU和内存(如DRAM)之间进行，二者之间的通过标准接口协议(如DDR协议)进行通信。封装后的内存芯片一般贴片安装在主板上，或者是组合成内存条插在主板上设置的相应插槽内。
随着计算机应用技术的迅猛发展，对于内存性能和容量的需求也与日俱增。
目前一种新型的内存——磁性随机存储器(MRAM，Magnetic Random AccessMemory)正在吸引人们的目光。它拥有静态随机存储器(SRAM)的高速读取写入能力，以及动态随机存储器(DRAM)的高集成度，而且还可以像Flash闪存一样在断电后永久保留数据。同时，它的功耗在各种内存和存储器件中最优，待机功耗显著优于需要不断刷新的DRAM，写入功耗与Flash相比同样也是优势巨大。而且MRAM不像DRAM以及Flash那样与标准CMOS半导体工艺不兼容，其可以很容易地与逻辑电路集成在一个芯片中。为此这种高速内存已经被视为DRAM内存的接班人。
但是在相当长的一段时间内，MRAM的成本还是会显著高于DRAM，为兼具性能和成本的角度考虑，未来的一段时期内会出现MRAM和DRAM混合应用的情况，相应的系统架构如图1所示。而这样的架构带来了以下问题：
1、主板上需要同时设置MRAM和DRAM的安装位置，这就会占用更多的主板面积，阻碍了智能设备便携化和小型化的发展。
2、现行的内存接口，如DDR接口，在主板上的走线非常繁琐，更多的内存芯片使得主板设计难度加大。
另一方面，当需要扩充内存时，鉴于现有产品中单片内存芯片或单条内存的容量上限，就必须增加新的内存到主板上，这就进一步扩大了对于主板面积的要求。
一直以来单片内存芯片容量的扩大(相同面积时器件数量的增加，或是相同容量时芯片面积的缩小)主要依靠器件特征尺寸的缩小，但随着半导体工艺技术的发展瓶颈，已经无法单纯依赖特征尺寸的缩小来维持摩尔定律。一些新的方法被研究和开发以进一步提高器件的集成度，其中就包括3D堆叠集成电路(3D-SIC)，其是通过过硅通孔(TSV，ThroughSilicon Vias)使多个堆叠的芯片实现互连。而在这种3D芯片结构中，各芯片的选通是一个需要解决的技术问题。
中国专利200910134523.4(韩国优先权)公开了一种具有芯片选通电极的半导体封装和堆叠半导体封装，其中涉及多个堆叠的半导体芯片，每个芯片都使用一个选通电极实现对于相应芯片的选通功能，并且所有选通电极均通过TSV贯穿所有芯片。随着工艺技术的发展，可堆叠芯片的数量将不断增加，当采用这种方式进行选通时，TSV的数量也会随之增加。鉴于目前CMOS工艺线宽已经达到纳米级，而TSV的直径仍处于微米级，从而随着TSV数量增加，将造成芯片面积的大幅增加。
现有的3D-DRAM标准，主要有海力士和AMD支持的HBM(High Bandwidth Memory)以及Intel支持、镁光/三星主导的HMC(Hybrid Memory Cube)联盟。它们均采用多片DRAM+Base Die/Logic Die垂直堆叠封装的形式，Base/Logic Die是位于堆叠内存最底层的独立芯片，其用于管理堆叠内存，并与外部的内存管理器直接沟通。虽然增加Base Die/LogicDie更有利于内存管理，但是同样增加了制造成本且不支持现有的内存接口协议(如DDR协议)。
发明内容
有鉴于现有技术的上述问题，本发明的设计思想是基于3D-SIC技术将MRAM和DRAM混合使用，构成3D结构的内存芯片，并且针对MRAM和/或DRAM数量的增加，设计了一种简单高效的选通机制，无需增加额外的内存管理芯片和多余的封装引脚，即可实现多芯片间的选择。
本发明的3D内存芯片包括：
N个层叠的MRAM芯片，N为正整数；
M个层叠的DRAM芯片，M为非负整数；
其中，所述MRAM芯片和所述DRAM芯片沿同一方向层叠设置，在本发明的实施例中示出的是垂直堆叠的芯片；所述MRAM芯片和所述DRAM芯片均采用DDR DRAM接口标准；所有所述MRAM芯片和所有所述DRAM芯片中相同的引线管脚通过过硅通孔电连接至同一个封装引脚，即每个芯片上相同定义的引线管脚通过一根导线(采用TSV实现)串联到其相应的封装引脚。
进一步地，所述N个层叠的MRAM芯片的位置较所述M个层叠的DRAM芯片的位置更远离所述封装引脚。在本发明的实施例中所述M个层叠的DRAM芯片处于所述N个层叠的MRAM芯片的下方。
进一步地，当M+N大于2X-1且小于或等于2X，X为正整数时，每个所述MRAM芯片和每个所述DRAM芯片内均设有X位地址标识，所述地址标识的每一位采用1或0表示，并且所有所述MRAM芯片和所有所述DRAM芯片的地址标识均各不相同。
进一步地，所述地址标识通过eFuse(微电溶丝)技术进行配置。
进一步地，每个所述MRAM芯片和每个所述DRAM芯片内均包括逻辑电路，所述逻辑电路用于将所述地址标识与其接收到的同样采用1或0表示的X位选通地址信号进行比较，当两者相同时，表示所述逻辑电路所在的芯片被选中。
进一步地，当X为奇数时，所述选通地址信号通过(X+1)/2根信号线进行传输；当X为偶数时，所述选通地址信号通过X/2根信号线进行传输。
进一步地，当片选信号(CS)被激活时，各所述MRAM芯片和各所述DRAM芯片接收所述选通地址信号。
进一步地，所述3D内存芯片通过DDR接口直接与CPU连接，所述选通地址信号和所述片选信号由所述CPU发出。
本发明还提出了一种采用上述3D内存芯片的3D芯片，所述3D芯片是使用所述3D内存芯片与主控芯片层叠，此时所述3D芯片通过过硅通孔与所述主控芯片实现接口连接，并且从所述主控芯片引出封装引脚，即是将主控芯片和内存芯片通过3D-SIC技术层叠设置，形成具有特定功能的3D芯片。
本发明的3D内存芯片具有以下优点：
1、将MRAM和DRAM混合使用，提高性能的同时也控制了成本；
2、基于3D-SIC技术将MRAM和DRAM设置为3D架构，节省了主板面积，简化了主板设计，同时大大降低了内存扩容的压力，有利于产品的便携化和小型化；
3、在不增加芯片面积的前提下，实现对于各芯片的选通，且结构简单，适用于大多数目前主流的接口标准。
4、生产过程简单，每一个叠层硅片使用同样的光罩生产，在3D封装前通过配置选择地址空间。
以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。
附图说明
图1是一种同时采用MRAM和DRAM的平面架构；
图2是本发明的一个较佳实施例中的DRAM-MRAM组合芯片示意图。
具体实施方式
本发明的设计思想是基于3D-SIC技术将MRAM和DRAM混合使用，构成3D结构的内存芯片，在本实施例中通过以32层MRAM芯片和32层DRAM芯片的组合为例，来对本发明做详细说明。
MRAM和DRAM的组合结构如图2所示，其中32层MRAM芯片1(图中示出了2层，虚线表示其余未示出的各层)和32层DRAM芯片2(图中示出了2层，虚线表示其余未示出的各层)均垂直堆叠，DRAM芯片2位于MRAM芯片1的下方。各个MRAM芯片1和DRAM芯片2均采用DDR DRAM接口标准，并通过过硅通孔3将各个MRAM芯片1和DRAM芯片2中相同定义的引线管脚串联到其相应的封装引脚(图中未示出)。
此时所有的芯片通过同一个DDR接口与CPU连接，这就需要一个选通机制来让CPU选择不同的芯片进行交换数据。
通过地址空间来解决芯片选择问题，可以选择芯片内部6个不用的地址信号位，比如Column Address中的A13、A14、A15，以及Row Address中的A13、A14、A15，来用于传输选通地址信号。这6个信号位的每一位都采用0或1表示，一共组合成64种不同的选通地址信号。同时64个芯片中设置与上述64种选通地址信号相对应的地址标识，以及用于比较的逻辑电路。从而，当CPU发出选通地址信号后，各个芯片通过其内部的逻辑电路，将所接收到的选通地址信号与其内部的地址标识做比较，当两者相同时，说明此芯片被选中，将执行后续的数据传输，当两者不同时，则不做响应。进一步地，也可以在片选信号被激活(1或0触发)时，才接收选通地址信号，以进行比较。
需要说明的是，DRAM的协议中，Column Address和Row Address是使用同样的信号线分两次发送数据的，从而至需要利用3根信号线即可实现上述功能。相比于使用片选信号来进行芯片的选择，优化了信号线的使用数量，进而大大节省了芯片面积。
对于配置在芯片内部的地址标识，需要指出的是，64个芯片具有不同的地址标识，就意味着出自64个不同的硅片，这就需要64个不同的光罩，这将使得生产成本极剧升高，可以(但不限于)通过以下两种方式实现芯片内部的地址标识的设置：
方式一、使用目前成熟的eFuse技术，每个芯片内配置6个eFuse bit，逻辑电路将收到的选通地址信号和eFuse的数字比较，如果相同则确认是CPU给本芯片的指令。该方式既适用于MRAM芯片也适用于DRAM芯片。
方式二、在每个芯片中多做6个bit，芯片上电时逻辑电路把这6个bit读出并放到寄存器中，当收到选通地址信号时再与寄存器中的数字进行比较。该方式仅适用于MRAM芯片。
MRAM和eFuse都是芯片生产后可以烧写的技术，eFuse只能烧写一次，MRAM可以写几乎无限次。无论使用上述哪一种方式，都可以在芯片完成生产，进行测试时通过测试接口发指令去烧写。
并且还可以在64层内存芯片下方再层叠主控芯片(如CPU、MCU等)，两者通过过硅通孔实现DDR接口连接，即是将主控芯片和内存芯片通过3D-SIC技术层叠设置，形成具有特定功能的3D芯片。
以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

Claims (7)

1.一种3D内存芯片，其特征在于，包括
N个层叠的MRAM芯片，N为正整数；
M个层叠的DRAM芯片，M为非负整数；
其中，所述MRAM芯片和所述DRAM芯片沿同一方向层叠设置；所述MRAM芯片和所述DRAM芯片均采用DDR DRAM接口标准；所有所述MRAM芯片和所有所述DRAM芯片中相同的引线管脚通过过硅通孔电连接至同一个封装引脚；
当M+N大于2X-1且小于或等于2X，X为正整数时，每个所述MRAM芯片和每个所述DRAM芯片内均设有X位地址标识，所述地址标识的每一位采用1或0表示，并且所有所述MRAM芯片和所有所述DRAM芯片的地址标识均各不相同；所述地址标识通过eFuse技术进行配置。
2.如权利要求1所述的3D内存芯片，其特征在于，所述N个层叠的MRAM芯片的位置较所述M个层叠的DRAM芯片的位置更远离所述封装引脚。
3.如权利要求1所述的3D内存芯片，其特征在于，每个所述MRAM芯片和每个所述DRAM芯片内均包括逻辑电路，所述逻辑电路用于将所述地址标识与其所在的芯片接收到的同样采用1或0表示的X位选通地址信号进行比较，当两者相同时，表示所述逻辑电路所在的芯片被选中。
4.如权利要求3所述的3D内存芯片，其特征在于，当X为奇数时，所述选通地址信号通过(X+1)/2根信号线进行传输；当X为偶数时，所述选通地址信号通过X/2根信号线进行传输。
5.如权利要求3所述的3D内存芯片，其特征在于，当片选信号被激活时，各所述MRAM芯片和各所述DRAM芯片接收所述选通地址信号。
6.如权利要求5所述的3D内存芯片，其特征在于，所述3D内存芯片通过DDR接口直接与CPU连接，所述选通地址信号和所述片选信号由所述CPU发出。
7.一种使用如权利要求1-6任一所述3D内存芯片的3D芯片，其特征在于，所述3D芯片是使用所述3D内存芯片与主控芯片层叠，此时所述3D芯片通过过硅通孔与所述主控芯片实现接口连接，并且从所述主控芯片引出封装引脚。
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