CN101207096A - 具有通孔的半导体元件 - Google Patents

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Abstract

一种半导体器件，包括：具有上表面和与上表面相对的下表面的半导体基板。集成电路形成在半导体基板的上表面。多个有效通孔电连接到集成电路，并从半导体基板的上表面延伸到下表面。此外，多个其它通孔从半导体基板的上表面延伸至下表面，并与半导体基板中的任一集成电路电绝缘。

Description

具有通孔的半导体元件
技术领域
本发明通常涉及一种互连的电子元件，并且在具体实施例中的一种堆叠集成电路的方法。
背景技术
制造电子元件的目的之一是最小化各种元件的尺寸。例如，期望诸如手机和个人数字助理(PDA)的手持设备能尽可能的小。为了达到这一目的，包括在设备中的半导体电路应该尽可能的小。将这些电路变得更小的方法之一是堆叠用于承载这些电路的芯片。
已知很多种方法来将堆叠件中的芯片互连。例如，形成在每个芯片表面处的焊盘可以被丝焊到公共基板或堆叠件中的其它芯片。另一实例是所谓的微突起3D封装件，其中，每个芯片均包括多个微突起，该微突起例如沿芯片外边缘延伸到电路板。
将堆叠件中的芯片互连的另一种方法是使用通孔。通孔沿基板延伸，从而电互连各个芯片上的电路。与其它技术相比，在互连密度方面，通孔互连具有优势。尽管在理论上，对于能够堆叠的芯片的数量没有限制，但是从堆叠件中散热的能力作为实际的原因限制了芯片的数量。
发明内容
在一个实施例中，半导体器件包括具有上表面和与上表面相对的下表面的半导体基板。集成电路形成在半导体基板的上表面。多个有效通孔电连接到集成电路并从上表面延伸至半导体基板的下表面。此外，多个其它通孔从上表面延伸到半导体基板的下表面，并与基板中的任一集成电路电绝缘。
本发明的一个或多个实施例的细节将参考附图和以下的具体实施方式进行描述。本发明的其它特征、目的和优点将通过具体实施方式和附图以及权利要求而变得显而易见。
附图说明
为了更完整地理解本发明及其优点，下面将结合附图进行详细描述，其中：
图1是本发明的第一芯片的平面图；
图2是芯片的堆叠件的视图；
图3是本发明的另一实施例的平面图；
图4是本发明的另一实施例的平面图；以及
图5是描述半导体芯片制造的流程图。
具体实施方式
下面，将对优选的实施例进行描述。然而，应该理解，本发明提供了很多可在较宽范围内实施的可应用的发明概念。所描述的具体实施例仅用于以示例性的方式实现及应用本发明，不用于限制本发明的范围。
尽管在具体的上下文中相对于优选实施例(即，堆叠存储装置)描述了本发明。然而本发明还可以应用于诸如逻辑装置、模拟或混合信号芯片的其它元件、或诸如MEMS和光学元件的非半导体元件。
本发明的一个目的是提供一种深通孔协议，用于在3D堆叠件中将芯片连接到一起。如果芯片彼此不同，那么实施这样的协议将变得非常复杂。例如，当将DRAM、闪存和逻辑芯片堆叠在一起时，就可能发生这样的情况。
解决该问题的一个方法是使用控制芯片来将不同的芯片一起连接到系统板上。该方法的一个缺点是芯片占用了系统板上的二维空间。这个缺点可以通过使用三维方法来避免。例如，如果单个供应商能够提供所有的芯片，则可以调整互连。不幸的是，该目的在一定的公司仅生产一定类型的芯片时难以实现。即使能够找到单个供应商，系统制造商在选择其供应商时也缺少灵活性。
标准组织在一个行业中提供了由不同公司生产的产品之间的一致性。这种一致性保证了由不同制造商制造的元件的互通性。标准组织的一个实例是JEDEC，其为电子工业联合会(EIA)的半导体工程标准体、代表电子工业的贸易协会。JEDEC已经颁布了在包括计算机存储器的多个领域广泛使用的装置接口标准。其它标准被诸如电气及电子工程师协会(IEEE)的其它协会采用。
有时即使没有正式文本，标准也存在。这样的实际标准可以在各公司开始生产具有一致特征的元件时产生。例如，一个公司可能对一个产品具有很大的市场份额，因此，该公司的设计就变成了标准。再例如，一个大客户可以为其供应商设置要遵守的规范。在任何一种这样的情况下，由不同机构生产出的元件将具有共同的特性。
本发明包括多个实施例。在一些实施例中，特定区域(例如，控制区域)被保留在芯片堆叠件的每个芯片中。这些芯片通过通孔(through-via)电互连，例如，从芯片的上表面到下表面互连。每个控制区域专用于不同的芯片类型，例如，DRAM、SRAM、闪存。图1示出了该实施例的一个实例。
下面参考图1，简单的视图示出了半导体芯片(die，管芯)10。芯片10包括功能区12，该区域中包括了执行芯片功能的集成电路。例如，如果芯片10是逻辑芯片，则形成逻辑电路的晶体管设置在功能区12中。类似地，如果芯片10是存储芯片，则存储单元和外围电路设置在功能区12中。
控制区14被分成多个部14a，14b，14c(统称为14x)。每个部专用于一定的芯片类型，例如，DRAM、SRAM、逻辑或任何所需的其它芯片类型。通孔(未示出，例如，图2中的通孔(via)20或图4中的通孔20和24)可以位于部14x内。然后控制器可以通过控制区的不同部分连接到多个不同芯片中的每一个。控制器可以是堆叠件中的一个芯片或堆叠件外部的元件(例如通过电路板连接的元件)。
图2示出了包括四个芯片102、104、106、和108的堆叠结构。在该特定的实例中，芯片102是控制器，芯片104和106是第一类型芯片，以及芯片108是第二类型芯片。如图所示，芯片104、106、和108的控制区144、146、和148与控制器102的相关部分对齐。在一个具体实例中，堆叠件可以包括逻辑芯片102、两个DRAM芯片104和106以及一个闪存存储芯片108。在其它实例中，可以使用芯片的其它组合。
在另一方面，在每个控制区14x中的通孔的布局可以被确定为特定对应于该区域14x的控制器102的部可以连接到与该部14x相关的堆叠件中的所有芯片。这种连接可以通过设置在每个芯片该部中的深硅通孔来实现。对于控制区14x的通孔在穿过不同类型的芯片时成为通过芯片连接件。
为了解释具体实例，可以假设控制器102是存储控制器，芯片104和106是DRAM，以及芯片108是闪存。每个芯片的控制部14a专用于DRAM，以及每个芯片的控制部14c专用于闪存。控制部14b专用于没有被用在该特殊设计中的芯片类型，例如SRAM。
如图2所示，控制器102包括从控制区14的三个部中的每一个延伸的多个通孔20。从部14a延伸的通孔20连接到DRAM芯片104和106中的电路。该连接部由互连部22示意性地示出。类似地，从部14c延伸的通孔20连接到闪存芯片108中的电路。从部14b延伸的通孔20没有连接到芯片102、104或108中的任一个芯片。未连接的通孔可以(或可能不)接地或连接到另一电源电势，以避免具有浮置导体所带来的不良影响。
在另一实施例中，一些通孔对于所有器件类型都是通用的。例如，堆叠使能信号可以被用于启用或禁用堆叠件中的所有芯片。作为另一实例，诸如VDD或地的电源电压可以被共同限定至并连接到堆叠件中的每个芯片。
在优选实施例中，控制区14的位置由预设标准限定，预设标准或者是实际标准或者是由一个组织发布的标准。在很多情况下，各种类型的芯片是由多个制造商生产的。系统设计者愿意自由地确保由任何设计者生产的芯片能够连接到单个控制器。因此，每个芯片应具有位于已知区域中的所有通孔20。在一个制造商生产所有芯片的情况下，则不需要标准。
在图1的实例中，控制区位于芯片的右下角。在另一实施例中，控制区14可以位于芯片的其它部分。图3示出了一个这样的实例。在许多电路中，焊盘通常位于芯片的中心区域，例如，焊盘可以接近芯片上下象限中的多个存储器阵列。因此，图3示出了控制区14位于芯片的中心区域的实例。在该实例中，具体子部14a和14b在整个控制区14中交错设置。尽管仅示出了两个子部14a和14b，但应该理解可以包括另外的子部。这些子部可以专用于不同类型的存储器，例如，DRAM、SRAM、闪存、MRAM或其它。
在另一实例中，子部14x可以散布在整个芯片的预定位置。例如，每个子部14x可以具有通孔的尺寸。在另一实例中，一个或多个子部14x可以形成在环绕芯片10外围的环中。可以预见其它实例。
图4示出了根据本发明的一个实施例的半导体器件。芯片10形成在半导体基板上。如上述实施例中所述，芯片包括具有形成在其中的集成电路的功能区12和控制区14a和14b。多个有效通孔22位于控制区14a内。每个有效通孔从半导体基板的上表面延伸至下表面，并通过互连件(例如，金属镀件(metallization))22电连接到功能区12中的集成电路。
多个其它通孔24位于控制区14b中。其它通孔中的每一个从半导体基板的上表面延伸到下表面，但是与基板中的任一集成电路电绝缘。这些其它通孔24可以提供从芯片10上方的元件到芯片10下方的元件的电通路(即使这些元件中的一个或全部并不包括在特殊应用中)。
在图4所示的实施例中，部分14a位于芯片的一个角中，并且部分14b位于对角中。所示出的这种结构提供了另一实例。再一次，可以预见其它位置。
下面，将参考图5的流程图30描述使用本发明各方面来制造半导体芯片。如框32所示，有效电路形成在半导体晶片的表面。该集成电路可以包括用于形成集成电路的晶体管、电阻器、电容器、电感器或其它元件。例如，包括晶体管(例如，CMOS晶体管)的有效区可以通过绝缘区(例如，潜沟槽绝缘)彼此分开。该工艺可以被称作前端或前端线(FEOL)工艺。
然后，如框34所示，在前端工艺中形成的元件可以通过金属镀件互连，有时被称作后端线(BEOL)工艺。金属镀件形成在有效电路的上方并与有效电路电接触。金属镀件和有效电路一起形成了完整的功能集成电路。换句话说，芯片的电功能可以通过互连的有效电路来实现。在逻辑芯片中，金属镀件可以包括多个铜层，例如，九层或更多。在其它器件中，例如DRAM，金属镀件可以是铝。在其它实例中，可以使用其它材料。事实上，如果可以使用其它的导体，金属镀件不一定是真正的金属。
下面，参考框36，最终的钝化层形成在金属层之上。最终的钝化层可以包括一层以上的材料，例如，二氧化硅、氮化硅或氮氧化硅、或聚酰亚胺(仅为几个实例)。最终的钝化层包括暴露接触区的开口。
框38描述了通孔的形成。多个通孔可以穿过半导体晶片而形成，即，从正表面延伸至后表面。如在此所述，通孔被电连接。由框40所示，可选地，晶片例如可以通过磨光从背面开始变薄。使晶片(或芯片，如果晶片已经独立(singulate))变薄的优点在于创建较低侧面元件，并缩短通孔的长度，以提高电特性并加速通孔蚀刻工艺。
所提供的框42表示完成的元件随后可与其它元件堆叠。该过程可如上所述实现。
尽管参考示例性实施例描述了本发明，但该描述不用于理解为限制本发明。参考具体实施方式，各种对示例性实施例的修改和组合以及本发明的其它实施例对于本领域技术人员来说都是显而易见的。因此，所附的权利要求包括任何修改或实施例。

Claims (25)

1.一种半导体器件，包括：
半导体基板，具有上表面和与所述上表面相对的下表面；
集成电路，形成在所述半导体基板的所述上表面；
多个有效通孔，每个所述有效通孔电连接到所述集成电路，并从所述半导体基板的所述上表面延伸到所述下表面；以及
多个其它通孔，所述其它通孔中的每一个从所述半导体基板的所述上表面延伸至所述下表面，并与所述半导体基板中的任一集成电路电绝缘。
2.根据权利要求1所述的半导体器件，其中，所述集成电路包括存储电路。
3.根据权利要求2所述的半导体器件，其中，所述集成电路包括至少一个动态随机存取存储单元阵列。
4.根据权利要求1所述的半导体器件，其中，所述多个有效通孔和所述多个其它通孔以标准所确定的方式布置。
5.根据权利要求4所述的半导体器件，其中，所述多个有效通孔和所述多个其它通孔以由标准设置组织发布的标准所确定的方式布置。
6.根据权利要求1所述的半导体器件，其中，所述多个有效通孔位于所述半导体基板的中心区。
7.根据权利要求6所述的半导体器件，其中，所述多个其它通孔交错设置在所述有效通孔中的一些之间。
8.根据权利要求1所述的半导体器件，其中，所述多个有效通孔和所述多个其它通孔位于所述半导体基板的相邻区中。
9.根据权利要求8所述的半导体器件，其中，所述多个有效通孔和所述多个其它通孔位于所述半导体基板的一角。
10.一种半导体元件，包括：第一器件类型的第一半导体芯片，所述第一半导体芯片包括具有多个有效通孔的第一控制区和具有多个其它通孔的第二控制区，所述有效通孔电连接到所述第一半导体芯片的集成电路，以及所述其它通孔与所述第一半导体芯片的任一集成电路电绝缘，所述有效通孔和所述其它通孔都从所述第一半导体芯片的上表面延伸至下表面；以及
第二器件类型的第二半导体芯片，与所述第一半导体芯片相邻，所述第二器件类型不同于所述第一器件类型，所述第二半导体芯片包括具有多个有效通孔的第一控制区和具有多个其它通孔的第二控制区，所述有效通孔电连接到所述第二半导体芯片的集成电路，以及所述其它通孔与所述第二半导体芯片的任一集成电路电绝缘，所述有效通孔和所述其它通孔都从所述第二半导体芯片的上表面延伸至下表面，
其中，所述第一半导体芯片的所述有效通孔中的一些电连接到所述第二半导体芯片的其它通孔中的一些，以及所述第二半导体芯片的所述有效通孔中的一些电连接到所述第一半导体芯片的所述其它通孔中的一些。
11.根据权利要求10所述的半导体元件，还包括：
第三器件类型的第三半导体芯片，与所述第一半导体芯片相邻设置，所述第三器件类型不同于所述第一器件类型和所述第二器件类型，所述第三半导体芯片包括具有多个有效通孔的第一控制区和具有多个其它通孔的第二控制区，所述有效通孔电连接到所述第三半导体芯片的集成电路，以及所述其它通孔与所述第三半导体芯片的任一集成电路电绝缘，所述有效通孔和所述其它通孔都从所述第三半导体芯片的上表面延伸至下表面；
其中，所述第三半导体芯片的所述有效通孔中的一些电连接到所述第一半导体芯片的所述其它通孔中的一些和所述第二半导体芯片的所述其它通孔中的一些。
12.根据权利要求11所述的半导体元件，其中，所述第一半导体芯片、所述第二半导体芯片、以及所述第三半导体芯片都包括存储芯片。
13.根据权利要求10所述的半导体元件，其中，所述第一器件类型是从包括DRAM、闪存、SRAM和MRAM的组中选取的存储器，以及，所述第二器件类型是从包括DRAM、闪存、SRAM和MRAM的组中选取的存储器。
14.根据权利要求10所述的半导体元件，还包括：所述第一器件类型的第三半导体芯片安装至所述第一半导体芯片的上表面或下表面。
15.根据权利要求14所述的半导体元件，其中，所述第三半导体芯片包括具有多个有效通孔的第一控制区和具有多个其它通孔的第二控制区，所述有效通孔电连接到所述第三半导体芯片的集成电路，以及所述其它通孔与所述第三半导体芯片的任一集成电路电绝缘，所述有效通孔和所述其它通孔都从所述第三半导体芯片的上表面延伸至下表面；
其中，所述第三半导体芯片的所述有效通孔中的一些电连接到所述第一半导体芯片的所述有效通孔中的一些，以及所述第三半导体芯片的所述其它通孔中的一些电连接到所述第一半导体芯片的所述其它通孔中的一些。
16.根据权利要求10所述的半导体元件，还包括：公共器件，电连接至所述第一半导体芯片的所述有效通孔、所述第一半导体芯片的所述其它通孔、所述第二半导体芯片的所述有效通孔、以及所述第二半导体芯片的所述其它通孔。
17.根据权利要求16所述的半导体元件，其中，所述公共器件包括第三半导体芯片。
18.根据权利要求17所述的半导体元件，其中，所述公共器件安装在具有所述第一半导体芯片和所述第二半导体芯片的堆叠布置中。
19.根据权利要求10所述的半导体元件，其中，所述第一半导体芯片包括至少一个公共通孔，以及所述第二半导体芯片包括至少一个与所述第一半导体芯片的所述公共通孔电连接的公共通孔。
20.一种制造半导体器件的方法，所述方法包括：
接收用于提供与专用于第一器件类型元件的通孔位置和专用于第二器件类型元件的通孔位置有关的位置信息的标准；
在半导体基板中形成集成电路，所述集成电路被连接成执行与所述所述第一器件类型相关的功能；以及
在所述半导体基板中形成多个有效通孔，所述有效通孔从所述半导体基板的上表面延伸至所述半导体基板的下表面，并电连接到所述集成电路，所述有效通孔根据与专用于所述第一器件类型元件的通孔位置相关的所述位置信息进行定位。
21.根据权利要求20所述的方法，还包括：在所述半导体基板中形成多个其它通孔，所述其它通孔从所述半导体基板的上表面延伸至所述半导体基板的下表面并与所述半导体基板中的任一集成电路电绝缘，所述其它通孔根据与专用于所述第二器件类型元件的通孔位置相关的所述位置信息进行定位。
22.根据权利要求21所述的方法，还包括：将所述半导体基板与另一半导体基板相堆叠，使得所述有效通孔电连接到所述另一半导体基板的导体。
23.根据权利要求22所述的方法，其中，所述其它通孔电连接到所述另一半导体基板的集成电路。
24.根据权利要求20所述的方法，还包括：将所述半导体基板与另一半导体基板相堆叠，使得所述有效通孔电连接到所述另一半导体基板的导体。
25.根据权利要求20所述的方法，其中，所述第一器件类型包括动态随机存取存储器，以及所述第二器件类型包括与动态随机存取存储器不同的存储器。
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