CN109103162A - 半导体装置 - Google Patents

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Abstract

本发明公开一种包括多个堆叠芯片的半导体装置。堆叠芯片中的每一个包括以正多边形形状布置的多个通孔。每个芯片的通孔被形成在堆叠方向上的相应位置处。每个芯片的各个通孔电连接到在堆叠方向上相邻的芯片的通孔，使得连接的通孔在基本上相同的方向上彼此间隔开。

Description

半导体装置
相关申请的交叉引用
本申请要求于2017年6月21日提交的申请号为10-2017-0078510的韩国专利申请的优先权，其公开整体通过引用并入本文。
技术领域
本公开的实施例涉及一种半导体装置，并且更特别地涉及一种具有通孔结构的半导体装置，其能够减少通道之间的偏斜。
背景技术
为了提高半导体装置的集成度，最近已经开发了三维(3D)半导体装置，其中多个芯片被堆叠并封装在单个封装中。3D半导体装置通过竖直地堆叠两个或更多个芯片而形成，使得半导体装置可以在相同的空间中获得高度的集成度。
存在实施3D半导体装置的多种方案。作为方案的代表性示例，具有相同结构的多个芯片可以被堆叠，并且堆叠芯片通过诸如金属线的导线彼此连接，使得被连接的芯片可以作为单个半导体装置来操作。
最近，已经使用用于电互连所有芯片的穿硅通孔(TSV)方案，其允许多个堆叠芯片被穿通孔穿透。与配置成通过位于边缘的导线(或线)互连多个芯片的另一半导体装置相比，使用TSV的半导体装置允许各个芯片被竖直地穿透从而使各个芯片互连，其可以减小更多的封装面积。
包含在上述半导体装置中的多个芯片中的每一个都可以构造通道。各个通道可以接收不同的控制信号或不同的数据，并且多个芯片可以彼此独立地操作。在该情况下，多个芯片可以具有用于数据传输所需的不同长度的线，使得可能发生对应于各个芯片的通道之间的偏斜。
发明内容
本公开的各个实施例旨在提供一种半导体装置，其解决由于现有技术的限制和缺点而导致的一个或多个问题。
本公开的实施例涉及用于减少通道之间的偏斜的半导体装置。
根据本公开的实施例，一种半导体装置包括多个堆叠芯片。堆叠芯片中的每一个可以包括以多边形形状布置的多个通孔。每个芯片的多个通孔可以被形成在堆叠方向上的相应位置处。每个芯片的各个通孔可以电连接到在堆叠方向上相邻的芯片的通孔，使得连接的通孔在基本上相同的方向上彼此间隔开。
根据本公开的实施例，半导体装置包括多个堆叠芯片，多个堆叠芯片包括第一芯片、与第一芯片的一个表面相邻的第二芯片以及与第一芯片的另一表面相邻的第三芯片。堆叠芯片中的每一个可以包括以多边形形状布置的多个通孔。每个芯片的多个通孔可以被形成在堆叠方向上的相应位置处。形成在第一芯片中的第一通孔和形成在第二芯片中的第二通孔可以通过第一线彼此连接，并且形成在第一芯片中的第一通孔和形成在第三芯片中的第三通孔可以通过第二线彼此连接。第一线的延伸方向可以不同于第二线的延伸方向。
根据本公开的另一实施例，一种半导体装置包括多个堆叠芯片。堆叠芯片中的每一个可以包括多个通孔组，该多个通孔组的每一个包括以多边形形状布置的多个通孔。包含在每个通孔组中的通孔可以被分配不同的通道。每个芯片的多个通孔组可以被形成在堆叠方向上的相应位置处。不同的通道被分配到在堆叠方向上的相应位置处形成的通孔。每个芯片的各个通孔组可以通过线连接到在堆叠方向上相邻的芯片的通孔，使得各个通道的长度彼此基本相同。
根据本公开的又一实施例，一种包括多个堆叠芯片的半导体装置包括：堆叠芯片中的每一个包括分别分配有多个通道的多个通孔。每个芯片的多个通孔可以被形成在堆叠方向上的相应位置处。不同的通道被分配到在堆叠方向上的相应位置处形成的通孔。每个芯片的各个通孔可以通过第一线电连接到在堆叠方向上的相邻一侧的芯片中形成且对应于相同通道的通孔，并且可以通过第二线电连接到在堆叠方向上的相邻另一侧的芯片中形成且对应于相同通道的通孔。第一线的长度可以与第二线的长度基本相同。
应当理解的是，本公开的前述一般描述和以下详细描述都是示例性和解释性的，并且旨在提供对所要求保护的本公开的进一步解释。
附图说明
结合附图并通过参照以下详细描述，本公开的以上和其它特征及优点将显而易见，其中：
图1是示出表示根据本公开的实施例的半导体系统的示例的示图。
图2是示出表示根据本公开的实施例的半导体装置的示例的示图。
图3是示出表示根据本公开的实施例的半导体装置的示例的电路图。
图4A至图4D是示出表示用于图3的各个堆叠芯片中的通孔的示例性布置的平面图。
图5是示出表示图3所示的通孔的连接结构的示例的立体图。
图6A到图6D是示出表示图3所示的数据传输电路的示例的示图。
图7是示出表示图3所示的数据输出电路的示例的示图。
附图中每个元件的符号
1：半导体系统
11：封装衬底
12：中介层衬底
13：控制器
14：半导体装置
15：电连接装置
16：微凸点
2：半导体装置
21：基底芯片(base chip)
22：堆叠芯片
23：通孔
24：微凸点
3：半导体装置
31～34：堆叠芯片
35：基底芯片
50：I/O电路
421～424：数据传输电路
431～434：修复信息生成电路
520：数据输出电路
530：修复信息生成电路
G0～G3：通孔组
310、312、314、316：通孔
421_0～421_32、422_0～422_32、423_0～423_32、424_0～424_32：传输选择电路
521_0～521_31、522_0～522_31、523_0～523_31、524_0～524_31：输出选择电路
具体实施方式
现在将详细参考本公开的实施例，在附图中示出本公开的示例。只要有可能，在整个附图中将使用相同的附图标记来指代相同或相似的部件。
图1是示出表示根据本公开的实施例的半导体系统1的示例的示图。
参照图1，半导体系统1可以包括封装衬底11、中介层衬底12、控制器13和半导体装置14。中介层衬底12可以被堆叠在封装衬底11上，并且可以通过电连接装置15例如凸点植球、球栅阵列、C4凸点等互连。用于信号传输的信号路径可以被形成在中介层衬底12和封装衬底11上。虽然未在附图中示出，但是封装衬底11可以包括至少一个封装植球，并且半导体系统1可以通过封装植球联接到外部电子装置。
控制器13和半导体装置14可以被堆叠在中介层衬底12上，并且可以通过至少一个微凸点16电互连。控制器13可以通过形成在中介层衬底12中的信号路径与半导体装置14通信。半导体系统1的组成部件可以被封装在单个封装中，并且可以被实施为片上系统(SOC)、系统封装(SIP)、多芯片封装(MCP)或倒装芯片封装(FCP)。
控制器13可以是被配置为控制半导体装置14的主装置。控制器13可以是中央处理器(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)、应用处理器(AP)、控制器芯片或存储器控制器芯片。
半导体装置14可以是由控制器13控制的从装置。半导体装置14可以是诸如动态随机存取存储器(DRAM)的易失性存储器装置，或者可以是诸如闪速存储器、相变随机存取存储器(PCRAM)、电阻式随机存取存储器(ReRAM)、铁电随机存取存储器(FRAM)、磁性随机存取存储器(MRAM)或自旋转移力矩随机存取存储器(STTRAM)的非易失性存储器装置。可选地，半导体装置14可以由前述易失性存储器和前述非易失性存储器中的至少两个的组合来构造。根据一个实施例，半导体装置14可以是包括多个芯片的堆叠的半导体装置。
图2是示出表示根据本公开的实施例的半导体装置2的示例的示图。
参照图2，半导体装置2可以与图1所示的半导体装置14相同。在图2中，半导体装置2可以包括基底芯片21和多个堆叠芯片22。堆叠芯片22可以被顺序地堆叠在基底芯片21上。堆叠芯片22可以包括至少一个通孔23，并且可以通过至少一个微凸点24和至少一个通孔23电联接到基底芯片21。堆叠芯片22中的每一个可以包括用于在其中存储数据的存储器单元阵列。
基底芯片21可以通过图1所示的中介层衬底12联接到控制器13。基底芯片21可以将从控制器13接收的控制信号传输到堆叠芯片22，并且可以将堆叠芯片22的输出信号传输到控制器13。根据一个实施例，基底芯片21可以包括被配置为控制堆叠芯片22的电路，并且可以包括被配置为以与数据被存储在堆叠芯片22中的方式基本相同的方式存储数据的存储器单元阵列。
半导体装置2可以包括多个通道。通道可以指代通过接收不同的命令、不同的地址和不同的数据能够同时独立操作彼此的部件或介质。根据一个实施例，堆叠芯片22可以包括独立的通道。多个通道的数据应当被彼此独立地输入和输出，使得堆叠芯片22中的每一个可以包括用于传输多个通道的数据的多个通孔。
以下将参照图3、图4A至图4D和图5来描述根据本公开的实施例的半导体装置的通孔的连接结构。
图3是示出表示根据本公开的实施例的半导体装置的示例的电路图。图4A至图4D是示出表示用于图3的堆叠芯片31至34中的通孔的示例性布置的平面图。图5是示出表示图3所示的一些通孔的连接结构的示例的立体图。
在图3中，为了更加明确地解释根据本公开的实施例的半导体装置3的结构，四个堆叠芯片31至34的堆叠形式由竖直截面图表示，并且从平面观察时，被配置为穿透各个堆叠芯片31至34的通孔由圆圈表示。在图4A至图4D和图5中，每个通孔均由圆圈表示，但不限于此。
在图3、图4A至图4D和图5中，为了方便描述和更好地理解本公开，假设堆叠芯片31至34被延伸，被设置成在X轴方向和Y轴方向上彼此垂直，并且被堆叠在Z轴方向上。此处，X轴方向、Y轴方向和Z轴方向彼此垂直。
参照图3，第一堆叠芯片31至第四堆叠芯片34可以被堆叠在彼此上方。第一堆叠芯片31可以被堆叠为最下层，并且第二堆叠芯片32至第四堆叠芯片34可以被顺序地堆叠在第一堆叠芯片31上。第一堆叠芯片31至第四堆叠芯片34可以通过设置在如图2所示的各个堆叠芯片之间的微凸点电互连。进一步地，在一个示例中，第三堆叠芯片33可以与第二堆叠芯片32的一个表面相邻，并且第一堆叠芯片31可以与第二堆叠芯片32的另一个表面相邻。第二堆叠芯片32、第三堆叠芯片33和第四堆叠芯片34可以被类似地布置。
多个堆叠芯片31至34中的每一个可以包括形成为穿过其中的多个通孔。形成在堆叠芯片31中的多个通孔可以被分组为通孔组G0，形成在堆叠芯片32中的多个通孔可以被分组为通孔组G1，形成在堆叠芯片33中的多个通孔可以被分组为通孔组G2，并且形成在堆叠芯片34中的多个通孔可以被分组为通孔组G3。即，堆叠芯片31可以包括至少一个通孔组G0，堆叠芯片32可以包括至少一个通孔组G1，堆叠芯片33可以包括至少一个通孔组G2，并且堆叠芯片34可以包括至少一个通孔组G3。为了便于描述，形成在堆叠芯片31中的通孔组由G0表示，形成在堆叠芯片32中的通孔组由G1表示，形成在堆叠芯片33中的通孔组由G2表示，并且形成在堆叠芯片34中的通孔组由G3表示。分别形成在堆叠芯片31至34中的多个通孔G0至G3(即，通孔组G0至G3)可以被形成在堆叠方向(即，Z轴方向)上的相应位置处。用于将多个通孔分组为G0至G3的参考或定义可以基于通道来实现。
通孔组G0至G3中的每一个可以包括在堆叠芯片的平面(即X-Y平面)上以正多边形形状排列的多个通孔。例如，如图4A至图4D所示，堆叠芯片31至34可以分别包括多个通孔组G0至G3。通孔组G0至G3中的每一个可以被形成为正多边形形状，并且可以包括四个通孔。形成在单个芯片中的通孔组可以具有相同的名称。
对应于不同的通道的通孔信号可以使用包含在单个通孔组G0、G1、G2或G3中的多个通孔来传输。参照图4A，由虚线表示的每个方块可以指代通孔组G0。在堆叠芯片31的通孔组G0中，对应于第一通道CH0的通孔信号TH0<0>、TH0<1>、TH0<2>......TH0<32>可以使用位于通孔组G0的左下侧的通孔310来传输。对应于第二通道CH1的通孔信号TH1<0>、TH1<1>、TH1<2>......TH1<32>可以使用位于通孔组G0的左上侧的通孔312来传输。对应于第三通道CH2的通孔信号TH2<0>、TH2<1>、TH2<2>......TH2<32>可以使用位于通孔组G0的右上侧的通孔314来传输。对应于第四通道CH3的通孔信号TH3<0>、TH3<1>、TH3<2>......TH3<32>可以使用位于通孔组G0的右下侧的通孔316来传输。即，如图4A所示，第一通道CH0、第二通道CH1、第三通道CH2和第四通道CH3可以被从左下侧通孔沿逆时针方向顺序地分配到堆叠芯片31的每个通孔组G0。
参照图4B，由虚线表示的每个方块可以指代通孔组G1。在堆叠芯片32的通孔组G1中，对应于第二通道CH1的通孔信号TH1<0>、TH1<1>、TH1<2>......TH1<32>可以使用位于通孔组G1的左下侧的通孔来传输。对应于第三通道CH2的通孔信号TH2<0>、TH2<1>、TH2<2>......TH2<32>可以使用位于通孔组G1的左上侧的通孔来传输。对应于第四通道CH3的通孔信号TH3<0>、TH3<1>、TH3<2>......TH3<32>可以使用位于通孔组G1的右上侧的通孔来传输。对应于第一通道CH0的通孔信号TH0<0>、TH0<1>、TH0<2>......TH0<32>可以使用位于通孔组G1的右下侧的通孔来传输。即，如图4B所示，第二通道CH1、第三通道CH2、第四通道CH3和第一通道CH0可以被从左下侧通孔沿逆时针方向顺序地分配到堆叠芯片32的每个通孔组G1。
参照图4C，由虚线表示的每个方块可以指代通孔组G2。在堆叠芯片33的通孔组G2中，对应于第三通道CH2的通孔信号TH2<0>、TH2<1>、TH2<2>......TH2<32>可以使用位于通孔组G2的左下侧的通孔来传输。对应于第四通道CH3的通孔信号TH3<0>、TH3<1>、TH3<2>......TH3<32>可以使用位于通孔组G2的左上侧的通孔来传输。对应于第一通道CH0的通孔信号TH0<0>、TH0<1>、TH0<2>......TH0<32>可以使用位于通孔组G2的右上侧的通孔来传输。对应于第二通道CH1的通孔信号TH1<0>、TH1<1>、TH1<2>......TH1<32>可以使用位于通孔组G2的右下侧的通孔来传输。即，如图4C所示，第三通道CH2、第四通道CH3、第一通道CH0和第二通道CH1可以被从左下侧通孔沿逆时针方向顺序地分配到堆叠芯片33的每个通孔组G2。
参照图4D，由虚线表示的每个方块可以指代通孔组G3。在堆叠芯片33的通孔组G3中，对应于第四通道CH3的通孔信号TH3<0>、TH3<1>、TH3<2>......TH3<32>可以使用位于通孔组G3的左下侧的通孔来传输。对应于第一通道CH0的通孔信号TH0<0>、TH0<1>、TH0<2>......TH0<32>可以使用位于通孔组G3的左上侧的通孔来传输。对应于第二通道CH1的通孔信号TH1<0>、TH1<1>、TH1<2>......TH1<32>可以使用位于通孔组G3的右上侧的通孔来传输。对应于第三通道CH2的通孔信号TH2<0>、TH2<1>、TH2<2>......TH2<32>可以使用位于通孔组G3的右下侧的通孔来传输。即，如图4D所示，第四通道CH3、第一通道CH0、第二通道CH1和第三通道CH2可以被从左下侧通孔沿逆时针方向顺序地分配到堆叠芯片34的每个通孔组G3。
如上所述，对应于不同的通道的通孔信号可以使用多个通孔组G0至G3中的每一个来分别传输。对应于相同通道的多个通孔信号可以在堆叠芯片31至34中的每一个中传输。例如，根据该实施例，四个通道CH0至CH3中的每一个的33位的通孔信号可以被传输。
为了便于描述和更好地理解本公开，第‘a’通道的第‘b’通孔信号在下文中将由THa-1<b-1>表示。例如，TH3<16>可以指代第四通道的第17通孔信号。第一通道的第b通孔信号、第二通道的第b通孔信号、第三通道的第b通孔信号或第四通道的第b通孔信号在下文中将由TH<b-1>表示。例如，TH<0>可以指代第一通道至第四通道的第一通孔信号。
参照图4A，第一通道CH0至第四通道CH3的第一通孔信号TH<0>可以使用左下侧通孔组G0来传输。虽然在附图中未示出，但是第一通道CH0至第四通道CH3的第二通孔信号TH<1>可以被传输到位于左下侧通孔组G0上方的相邻通孔组G0。以该方式，第八通孔信号TH<7>可以被传输到左上侧通孔组G0，并且第九通孔信号TH<8>可以被传输到位于左上侧通孔组G0的右侧处的通孔组G0。即，通孔信号的序列号可以沿图4A所示的箭头方向增加。另一通孔组G0位于右下侧处，并且该右下侧通孔组G0可以另外地被用于修复操作。通过右下侧通孔组G0传输的通孔信号可以由第33通孔信号TH<32>表示。
如果多个通孔组G0被形成在单个堆叠芯片31中，则相同通道可以被分配到位于每个通孔组G0内的相应位置处的通孔。即，如图4A所示，在单个通孔组G0内，第一通道CH0可以被分配到左下侧通孔，第二通道CH1可以被分配到左上侧通孔，第三通道CH2可以被分配到右上侧通孔，并且第四通道CH3可以被分配到右下侧通孔。
虽然已经参照图4A公开了形成在堆叠芯片31中的通孔组G0，但是类似的结构也可以被应用于堆叠芯片32至34。然而，如图4B至图4D所示，在堆叠芯片32至34中形成的通孔组G1至G3中，通道的分配顺序(或序列)可以彼此不同。参照图4B，在单个通孔组G1中，第二通道CH1可以被分配到左下侧通孔，第三通道CH2可以被分配到左上侧通孔，第四通道CH3可以被分配到右上侧通孔，并且第一通道CH0可以被分配到右下侧通孔。参照图4C，在单个通孔组G2中，第三通道CH2可以被分配到左下侧通孔，第四通道CH3可以被分配到左上侧通孔，第一通道CH0可以被分配到右上侧通孔，并且第二通道CH1可以被分配到右下侧通孔。参照图4D，在单个通孔组G3中，第四通道CH3可以被分配到左下侧通孔，第一通道CH0可以被分配到左上侧通孔，第二通道CH1可以被分配到右上侧通孔，并且第三通道CH2可以被分配到右下侧通孔。
图5是示出形成在堆叠方向(Z轴方向)上的相应位置处的通孔组G0至G3的连接结构的立体图。例如，图5示出在图4A的左下侧通孔组G0、图4B的左下侧通孔组G1、图4C的左下侧通孔组G2以及图4D的左下侧通孔组G3中的连接结构。在根据本公开的一个实施例的半导体装置3中，对应于各个通道CH0至CH3的相同序号的通孔信号可以使用在堆叠方向(Z轴方向)上的相应位置处形成的通孔组G0至G3来传输。例如，参照图4A至图4D，第一通道至第四通道的第一通孔信号TH<0>可以使用位于堆叠芯片平面(X-Y平面)中左下侧的通孔组G0至G3来传输。因此，图5中省略了使用各个通孔传输的通孔信号的序列号，并且在图5中仅示出了分配到各个通孔的通道的序列号。
参照图5，在Z轴方向上彼此相邻的通孔组G0至G3中，对应于相同通道的通孔可以彼此连接。例如，如图5的粗实线所示，对应于第一通道CH0的通孔(即，通孔组G0的左下侧通孔、通孔组G1的右下侧通孔、通孔组G2的右上侧通孔以及通孔组G3的左上侧通孔)可以彼此连接。如图5的虚线所示，对应于第二通道CH1的通孔(即，通孔组G0的左上侧通孔、通孔组G1的左下侧通孔、通孔组G2的右下侧通孔以及通孔组G3的右上侧通孔)可以彼此连接。如图5的单点划线所示，对应于第三通道CH2的通孔(即，通孔组G0的右上侧通孔、通孔组G1的左上侧通孔、通孔组G2的左下侧通孔以及通孔组G3的右下侧通孔)可以彼此连接。如图5的双点划线所示，对应于第四通道CH3的通孔(即，通孔组G0的右下侧通孔、通孔组G1的右上侧通孔、通孔组G2的左上侧通孔以及通孔组G3的左下侧通孔)可以彼此连接。换言之，相邻堆叠芯片31至34的通孔可以以在堆叠方向(Z轴方向)上缠绕的螺旋形状(或者螺旋形状的一些部分)彼此连接。因此，每个堆叠芯片31至34之间的每条线的延伸方向可以不同。进一步地，每个堆叠芯片31至34之间的每条线的长度可以基本相同。因此，通道CH0至CH3的长度可以彼此基本相同。进一步地，在将堆叠芯片32的右下侧通孔连接到堆叠芯片31的左下侧通孔的直线与堆叠方向(Z轴方向)上的轴线之间的角度与在将堆叠芯片32的右下侧通孔连接到堆叠芯片33的右上侧通孔的直线与堆叠方向上的轴线之间的角度基本相同，其中堆叠方向上的轴线穿过堆叠芯片32的右下侧通孔。
根据本公开的一个实施例的半导体装置3可以包括具有上述连接结构的通孔，使得对应于各个通道的信号的传输路径彼此基本相同，从而减少通道之间的偏斜。
在下文中将描述根据本公开的一个实施例的半导体装置3的输入/输出(I/O)操作和修复操作。
参考图3、图4A至图4D和图5，在堆叠芯片31的多个通孔组G0中对应于第一通道CH0的通孔、在堆叠芯片32的多个通孔组G1中对应于第二通道CH1的通孔、在堆叠芯片33的多个通孔组G2中对应于第三通道CH2的通孔以及在堆叠芯片34的多个通孔组G3中对应于第四通道CH3的通孔可以联接到输入/输出(I/O)电路50。虽然示出一个I/O电路50连接到一个通孔组，但是可以存在连接到半导体芯片31至34的所有通孔组G1至G4的I/O电路。I/O电路可以驱动从堆叠芯片31至34生成的信号或者输出堆叠芯片31至34的数据，并且可以将驱动信号或输出数据传输到连接的通孔。可选地，I/O电路可以接收通过通孔传输的信号，并且可以将接收的信号传输到包含在堆叠芯片31至34中的电路。上述I/O电路可以包括如稍后将在图6A至图6D中描述的收发器和选择电路。在图3、图4A至图4D和图5中，连接到I/O电路的每个通孔由带阴影(或涂画的)的圆圈表示，并且未连接到I/O电路的每个通孔由无阴影(或未涂画)的圆圈表示。在根据该实施例的半导体装置3中，仅对应于第一通道CH0的通孔信号可以被输入到堆叠芯片31或从堆叠芯片31输出。仅对应于第二通道CH1的通孔信号可以被输入到堆叠芯片32或从堆叠芯片32输出。仅对应于第三通道CH2的通孔信号可以被输入到堆叠芯片33或从堆叠芯片33输出。仅对应于第四通道CH3的通孔信号可以被输入到堆叠芯片34或从堆叠芯片34输出。因此，在形成在堆叠芯片31中的通孔组G0中，I/O电路仅需连接到对应于第一通道CH0的通孔。在形成在堆叠芯片32中的通孔组G1中，I/O电路仅需连接到对应于第二通道CH1的通孔。在形成在堆叠芯片33中的通孔组G2中，I/O电路仅需连接到对应于第三通道CH2的通孔。在形成在堆叠芯片34中的通孔组G3中，I/O电路仅需连接到对应于第四通道CH3的通孔。如上所述，I/O电路并不总是连接到所有通孔。在该情况下，如图3和图5所示，连接到I/O电路的通孔可以在堆叠方向(Z轴方向)上被布置成一列，使得容易制造这样的通孔。
在下文中将参照图3、图4A至图4D和图5来描述半导体装置3的修复操作。在该实施例中，如果在某个通孔中存在缺陷部分，则使用另一通孔而不是使用缺陷通孔来传输数据。上述操作在下文中将被称为修复操作。
如图3所示，半导体装置3可以包括数据传输电路421至424和信息传输电路431至434。
在该实施例中，在接收到第一控制信号N<0:n>和第二控制信号R<0:n>时，形成在第一堆叠芯片31中的数据传输电路421可以输出第一通道的全局线输出信号GIO0<0:n>作为第一通道的通孔信号TH0<0:n+1>。第一通道的全局线输出信号GIO0<0:n>可以从堆叠芯片31内部输出，并且可以使用形成在堆叠芯片31中的通孔输入。例如，如果第一控制信号N<0:n>被启用，则数据传输电路421可以响应于第一通道的全局线输出信号GIO0<0:n>生成第一通道的通孔信号TH0<0:n>。如果第二控制信号R<0:n>被启用，则数据传输电路421可以响应于第一通道的全局线输出信号GIO0<1:n>生成第一通道的通孔信号TH0<0:n+1>。在该情况下，数据传输电路421可以使第一通道的全局线输出信号GIO0<0:n>一位接一位地移位，从而生成第一通道的通孔信号TH0<1:n+1>。在该实施例中，32位的全局线输出信号被传输到每个通道，使得n的值被设置为31(n＝31)。
换言之，在接收到第一控制信号N<0:n>和第二控制信号R<0:n>时，数据传输电路421可以建立至少一个通孔,第一通道的全局线输出信号GIO0<0:n>被传输到该至少一个通孔。例如，如图4A所示，在通孔中未发生缺陷的正常模式期间，第一控制信号N<0:n>可以被激活并且第二控制信号R<0:n>可以被停用。在该情况下，数据传输电路421可以生成具有与第一通道的全局线输出信号GIO0<0:n>中的值相同的值的第一通道的通孔信号TH0<0:n>。即，如图4A所示，通过左下侧通孔组G0的阴影的通孔，数据传输电路421可以传输具有与第一通道的全局线输出信号GIO0<0>相同的值的第一通道的第一通孔信号TH0<0>。通过位于左下侧通孔组G0上方的另一通孔组G1的阴影的通孔，数据传输电路421可以传输具有与第一通道的全局线输出信号GIO0<1>相同的值的第一通道的第二通孔信号TH0<1>。因此，范围从第一通道的第三通孔信号到第一通道的第32通孔信号TH0<31>的多个通孔信号可以沿着与箭头相同的方向传输。
在至少一个通孔中发生缺陷的修复模式中，第一控制信号N<0:n>可以被停用并且第二控制信号R<0:n>可以被激活。在该情况下，数据传输电路421可以使全局线输出信号GIO0<0:n>一位接一位地移位，从而生成通孔信号TH0<1:n+1>。在图4A中，数据传输电路421可以通过位于左下侧通孔组G0上方的通孔组的阴影的通孔来传输与第一通道的第一全局线输出信号GIO0<0>相同的第一通道的第二通孔信号TH0<1>，并且可以通过位于前述通孔组上方的通孔组传输与第一通道的第二全局线输出信号GIO0<1>相同的第一通道的第三通孔信号TH0<2>。以该方式，范围从第一通道的第四通孔信号TH0<3>到第一通道的第33通孔信号TH0<32>的通孔信号可以在与箭头相同的方向上传输。堆叠芯片31至34可以分别包括修复信息生成电路431至434。形成在第一堆叠芯片31中的修复信息生成电路431可以将第一控制信号N<0:n>和第二控制信号R<0:n>传输到数据传输电路421。修复信息生成电路431可以是能够在其中存储信息的诸如熔丝阵列、寄存器等的组成部件，并且可以包括至少一个通孔的修复信息或缺陷信息。修复信息生成电路431可以测试通孔中缺陷的存在或不存在，使得修复信息生成电路431可以预先存储修复信息。修复信息生成电路431可以基于修复信息生成第一控制信号N<0:n>和第二控制信号R<0:n>。
如上所述，在接收到第一控制信号N<0:n>和第二控制信号R<0:n>时，数据传输电路421可以输出第一通道的全局线输出信号GIO0<0:n>作为第一通道的通孔信号TH0<0:n+1>，使得数据传输电路421可以选择通过其传输第一通道的全局线输出信号GIO0<0:n>的通孔。如上所述，第一控制信号N<0:n>可以是在至少一个通孔正常操作的正常模式中激活的信号，并且第二控制信号R<0:n>可以是在至少一个通孔中发生缺陷的修复模式中激活的信号。即，第一控制信号N<0:n>和第二控制信号R<0:n>可以以互补方式被激活。
虽然以上已经公开了形成在堆叠芯片31中的数据传输电路421和修复信息生成电路431，但是堆叠芯片32至34可以分别包括数据传输电路422至424，并且修复信息生成电路432至434可以被配置为以与堆叠芯片31基本相同的方式操作。存储在修复信息生成电路432至434中的修复信息也可以彼此相同。因此，堆叠芯片32至34的数据传输电路422至424可以以与用于选择数据传输路径的数据传输电路421基本相同的方式操作。然而，在接收到第一控制信号N<0:n>和第二控制信号R<0:n>时，形成在堆叠芯片32中的数据传输电路422可以输出第二通道的全局线输出信号GIO1<0:31>作为第二通道的通孔信号TH1<0:n+1>。在接收到第一控制信号N<0:n>和第二控制信号R<0:n>时，形成在堆叠芯片33中的数据传输电路423可以输出第三通道的全局线输出信号GIO2<0:31>作为第三通道的通孔信号TH2<0:n+1>。进一步地，在接收到第一控制信号N<0:n>和第二控制信号R<0:n>时，形成在堆叠芯片34中的数据传输电路424可以输出第四通道的全局线输出信号GIO3<0:31>作为第四通道的通孔信号TH3<0:n+1>。
通过上述结构，根据本实施例的半导体装置3可以通过基于组移位至少一个通孔来执行修复操作。在图3中，半导体装置3可以进一步包括基底芯片35。基底芯片35可以包括数据输出电路520。数据输出电路520可以接收第一通道的通孔信号TH0<0:n+1>。此处，第一通道的通孔信号TH0<0:n+1>首先从堆叠芯片31的数据传输电路421输出，并且然后通过对应于堆叠芯片31的第一通道的通孔传输，并且最终被输出到数据输出电路520。数据输出电路520可以接收第二通道的通孔信号TH1<0:n+1>。此处，第二通道的通孔信号TH1<0:n+1>首先从堆叠芯片32的数据传输电路422输出，并且然后通过对应于堆叠芯片32的第二通道的通孔传输，并且最终被输出到数据输出电路520。数据输出电路520可以接收第三通道的通孔信号TH2<0:n+1>。此处，第三通道的通孔信号TH2<0:n+1>首先从堆叠芯片33的数据传输电路423输出，并且通过对应于堆叠芯片33的第三通道的通孔、对应于堆叠芯片32的第三通道的通孔以及对应于堆叠芯片31的第三通道的通孔传输。数据输出电路520可以接收第四通道的通孔信号TH3<0:n+1>。此处，第四通道的通孔信号TH3<0:n+1>首先从堆叠芯片34的数据传输电路424输出，并且通过对应于堆叠芯片34的第四通道的通孔、对应于堆叠芯片33的第四通道的通孔、对应于堆叠芯片32的第四通道的通孔以及对应于堆叠芯片31的第四通道的通孔传输。在接收到第一控制信号N<0:n>和第二控制信号R<0:n>时，数据输出电路520可以接收第一通道通孔信号至第四通道通孔信号TH0<0:n+1>、TH1<0:n+1>、TH2<0:n+1>和TH3<0:n+1>，并且可以在半导体装置3外部输出第一通道通孔信号至第四通道通孔信号TH0<0:n+1>、TH1<0:n+1>、TH2<0:n+1>和TH3<0:n+1>作为第一通道数据至第四通道数据DQ0<0:n>、DQ1<0:n>、DQ2<0:n>和DQ3<0:n>。由数据输出电路520接收的第一控制信号N<0:n>和第二控制信号R<0:n>可以分别与由堆叠芯片31至34的数据传输电路接收的第一控制信号N<0:n>和第二控制信号R<0:n>相同。
例如，在第一控制信号N<0:n>被激活的正常模式期间，在第一堆叠芯片31的左下侧通孔组G0中，数据输出电路520可以输出从第一通道CH0被分配到其的至少一个通孔接收的通孔信号TH0<0>作为第一通道的第一数据DQ0<0>。在正常模式期间，在位于第一堆叠芯片31的左下侧通孔组G0上方的通孔组G0中，数据输出电路520可以输出从第一通道CH0被分配到其的至少一个通孔接收的通孔信号TH0<1>作为第一通道的第二数据DQ0<1>。在正常模式期间，在位于第一堆叠芯片31的左下侧通孔组G0的向上方向的第三位置处的通孔组G0中，数据输出电路520可以输出从第一通道CH0被分配到其的至少一个通孔接收的通孔信号TH0<2>作为第一通道的第三数据DQ0<2>。在正常模式期间，在位于第一堆叠芯片31的左下侧通孔组G0的向上方向的第四位置处的通孔组G0中，数据输出电路520可以输出从第一通道CH0被分配到其的至少一个通孔接收的通孔信号TH0<3>作为第一通道的第四数据DQ0<3>。以该方式，在正常模式期间，数据输出电路520可以在与图4A的箭头相同的方向上接收通孔信号TH0<4>至TH<31>，并且可以输出接收的通孔信号TH0<4>至TH<31>作为第一通道的第五数据DQ0<4>至第32数据DQ0<31>。
在第一控制信号N<0:n>的激活期间，在第一堆叠芯片31的左下侧通孔组G0中，数据输出电路520可以输出从第二通道CH1被分配到其的至少一个通孔接收的通孔信号TH1<0>作为第二通道的第一数据DQ1<0>。在第一控制信号N<0:n>的激活期间，在位于第一堆叠芯片31的左下侧通孔组G0上方的通孔组G0中，数据输出电路520可以输出从第二通道CH1被分配到其的至少一个通孔接收的通孔信号TH1<1>作为第二通道的第二数据DQ1<1>。在第一控制信号N<0:n>的激活期间，在位于第一堆叠芯片31的左下侧通孔组G0的向上方向的第三位置处的通孔组G0中，数据输出电路520可以输出从第二通道CH1被分配到其的至少一个通孔接收的通孔信号TH1<2>作为第二通道的第三数据DQ1<2>。在第一控制信号N<0:n>的激活期间，在位于第一堆叠芯片31的左下侧通孔组G0的向上方向的第四位置处的通孔组G0中，数据输出电路520可以输出从第二通道CH1被分配到其的至少一个通孔接收的通孔信号TH1<3>作为第二通道的第四数据DQ1<3>。以该方式，在第一控制信号N<0:n>的激活期间，数据输出电路520可以在与图4A所示的箭头相同的方向上接收通孔信号TH1<4>至TH<31>，并且可以输出接收的通孔信号TH1<4>至TH<31>作为第二通道的第五数据DQ1<4>至第32数据DQ1<31>。
以与上述用于输出第一通道数据DQ0<0:31>和第二通道数据DQ1<0:31>的方法类似的方式，数据输出电路520可以从第一堆叠芯片31的第三通道被分配到其的通孔接收通孔信号TH2<0:31>，并且可以输出接收的通孔信号TH2<0:31>作为第三通道数据DQ2<0:31>。数据输出电路520可以从第一堆叠芯片31的第四通道被分配到其的通孔接收通孔信号TH3<0:31>，并且可以输出接收的通孔信号TH3<0:31>作为第四通道数据DQ3<0:31>。
在第二控制信号R<0:n>被激活的修复模式期间，数据输出电路520可以从位于第一堆叠芯片31的左下侧通孔组G0上方的通孔组G0的第一通道CH0被分配到其的至少一个通孔接收通孔信号TH0<1>，并且可以输出接收的通孔信号TH0<1>作为第一通道的第一数据DQ0<0>。在修复模式期间，数据输出电路520可以从位于第一堆叠芯片31的左下侧通孔组G0的向上方向的第三位置处的通孔组G0的第一通道CH0被分配到其的至少一个通孔接收通孔信号TH0<2>，并且可以输出接收的通孔信号TH0<2>作为第一通道的第二数据DQ0<1>。以该方式，在修复模式期间，数据输出电路520可以在与图4A的箭头相同的方向上从第一通道CH0被分配到其的通孔接收通孔信号TH0<3>至TH0<32>，并且可以输出接收的通孔信号TH0<3>至TH0<32>作为第一通道的第三数据DQ0<2>至第32数据DQ0<31>。第二通道的数据DQ1<0>至DQ1<31>、第三通道的数据DQ2<0>至DQ2<31>以及第四通道的数据DQ3<0>至DQ3<31>也可以以与前述数据DQ0<0>至DQ0<31>相同的方式输出。然而，各个数据可以通过相应通道被分配到其的通孔输出。换言之，以与上述用于输出第一通道数据DQ0<0:31>的方法类似的方式，数据输出电路520可以从第一堆叠芯片31的第二通道被分配到其的通孔接收通孔信号TH1<1:32>，并且可以输出接收的通孔信号TH1<1:32>作为第二通道数据DQ1<0:31>。数据输出电路520可以从第一堆叠芯片31的第三通道被分配到其的通孔接收通孔信号TH2<1:32>，并且可以输出接收的通孔信号TH2<1:32>作为第三通道数据DQ2<0:31>。数据输出电路520可以从第一堆叠芯片31的第四通道被分配到其的通孔接收通孔信号TH3<1:32>，并且可以输出接收的通孔信号TH3<1:32>作为第四通道数据DQ3<0:31>。即，在修复模式期间，在与正常模式相比，在图4A的通孔组被移位一组之后，数据输出电路520可以接收通孔信号TH0<1:32>、TH1<1:32>、TH2<1:32>和TH3<1:32>，并且可以分别输出接收的通孔信号TH0<1:32>、TH1<1:32>、TH2<1:32>和TH3<1:32>作为第一通道数据DQ0<0:31>、第二通道数据DQ1<0:31>、第三通道数据DQ2<0:31>以及第四通道数据DQ3<0:31>。
基底芯片35可以进一步包括修复信息生成电路530，其被配置为将第一控制信号N<0:n>和第二控制信号R<0:n>供给到数据输出电路520。修复信息生成电路530可以是能够以与修复信息生成电路431至434中的方式基本相同的方式在其中存储信息的诸如熔丝阵列、寄存器等的组成部件，并且可以包括至少一个通孔的修复信息或缺陷信息。修复信息生成电路530可以测试通孔中缺陷的存在或不存在，使得修复信息生成电路530可以预先存储修复信息。存储在修复信息生成电路530中的修复信息可以与存储在修复信息生成电路431至434中的每一个中的修复信息相同。修复信息生成电路530可以基于存储的修复信息生成第一控制信号N<0:n>和第二控制信号R<0:n>。在本实施例中，由于相同的修复信息被存储在修复信息生成电路431至434和修复信息生成电路530中，因此从修复信息生成电路530生成的第一控制信号N<0:n>和第二控制信号R<0:n>可以与从修复信息生成电路431至434中的每一个生成的第一控制信号N<0:n>和第二控制信号R<0:n>相同。通孔组G0至G3可以包括当修复信息被停用时全局线输出信号GIO0<0:n>被传输到其的通孔，并且可以与当修复信息被激活时全局线输出信号GIO0<0:n>被传输到其的通孔组G0至G3相邻。
图6A是示出图3所示的数据传输电路421的示图。图6B是示出图3所示的数据传输电路422的示图。图6C是示出图3所示的数据传输电路423的示图。图6D是示出图3所示的数据传输电路424的示图。
参照图6A，数据传输电路421可以包括多个传输选择电路421_0至421_32。在每个通孔组G0中，传输选择电路421_0至421_32可以被分别包括在第一通道被分配到其的通孔中。
例如，第一传输选择电路421_0可以连接到通孔(即，左下侧通孔组G0的通孔中的连接到I/O电路的带阴影的通孔)，第一通道的第一通孔信号TH0<0>被传输到该通孔。第一传输选择电路421_1可以连接到通孔(即，左下侧通孔组G0上方的通孔组G0的通孔中的连接到I/O电路的带阴影的通孔)，第一通道的第二通孔信号TH0<1>被传输到该通孔。第三传输选择电路421_2至第33传输选择电路421_32也可以以与第一传输选择电路421_0和第二传输选择电路421_1基本相同的方式连接。换言之，第一传输选择电路421_0、第二传输选择电路421_1等可以在与箭头相同的方向上顺序地连接到图4A的阴影的通孔。第一传输选择电路421_0至第33传输选择电路421_32中的每一个可以接收相应第一控制信号N<0:32>和第二控制信号R<0:32>。
第一通道的第一全局线输出信号GIO0<0>可以被输入到第一传输选择电路421_0的第一输入端子N，并且第二输入端子R可以连接到浮动节点。第一通道的第二全局线输出信号GIO0<1>可以被输入到第二传输选择电路421_1的第一输入端子N，并且第一通道的第一全局线输出信号GIO0<0>可以被输入到第二传输选择电路421_1的第二输入端子R。第一通道的第三全局线输出信号GIO0<2>可以被输入到第三传输选择电路421_2的第一输入端子N，并且第一通道的第二全局线输出信号GIO0<1>可以被输入到第三传输选择电路421_2的第二输入端子R。以该方式，第一通道的第32全局线输出信号GIO0<31>可以被输入到第32传输选择电路421_31的第一输入端子N，并且第一通道的第31全局线输出信号GIO0<30>可以被输入到第32传输选择电路421_31的第二输入端子R。浮动节点可以连接到第33传输选择电路421_32的第一输入端子N，并且第一通道的第32全局线输出信号GIO0<31>可以被输入到第33传输选择电路421_2的第二输入端子R。
参照图6B至图6D，上述方法也可以同样应用于其余的传输选择电路422_0至422_32、423_0至423_32和424_0至424_32。即，传输选择电路422_0至422_32可以在与箭头相同的方向上顺序地连接到第二堆叠芯片32的带阴影的通孔，传输选择电路423_0至423_32可以在与箭头相同的方向上顺序地连接到第三堆叠芯片33的带阴影的通孔，并且传输选择电路424_0至424_32可以在与箭头相同的方向上顺序地连接到第四堆叠芯片34的带阴影的通孔。
如果所有第一控制信号N<0:32>被激活或启用，传输选择电路421_0至421_32可以分别输出由其第一输入端子N接收的信号(即，全局线输出信号GIO0<0:31>和浮动节点信号)作为第一通道的通孔信号TH0<0>至TH0<32>。因此，第一通道的全局线输出信号GIO0<0>至GIO0<31>可以被输出作为第一通道的通孔信号TH0<0>至TH0<31>，并且浮动信号可以被输出作为第一通道的第33通孔信号TH0<32>。如果所有第二控制信号R<0:32>被激活或启用，传输选择电路421_0至421_32可以分别输出由其第二输入端子R接收的信号(即，浮动节点信号和第一通道的全局线输出信号GIO0<0:31>)作为第一通道的通孔信号TH0<0>至TH0<32>。因此，浮动信号可以被输出作为第一通道的第一通孔信号TH0<0>，并且第0通道的全局线输出信号GIO0<0>至GIO0<31>可以被输出作为第一通道的第二通孔信号TH0<1>至第33通孔信号TH0<32>。换言之，如果第二控制信号R<0:32>被激活，与第一控制信号N<0:32>被激活的其它情况相比，第四通道的第一全局线输出信号GIO0<0>至第32全局线输出信号GIO0<31>可以在与图4D的箭头相同的方向上被移位单个通孔组并且然后被传输。
换言之，数据传输电路421可以传输第一通道的全局线输出信号GIO0<0:31>作为第一通道的通孔信号TH0<0:31>(在正常模式的情况下)，并且可以传输第一通道的全局线输出信号GIO0<0:31>作为第一通道的通孔信号TH0<1:31>(在修复模式的情况下)，这意味着通过其传输第一通道的全局线输出信号GIO0<0:31>的通孔被选择。第一通道的通孔信号TH0<0>至TH0<32>可以被输入到基底芯片35的数据输出电路520。
虽然上述实施例已经示例性地公开了包括在第一堆叠芯片31中的数据传输电路421，本公开的范围和精神不限于此，并且实施例也可以被应用于分别包括在第二堆叠芯片至第四堆叠芯片32、33和34中的其余数据传输电路422、423和424。更详细地，第二通道的通孔信号TH1<0>至TH1<32>可以通过第二堆叠芯片32的数据传输电路422输出。在沿着图5所示结构的第二通道的连接结构的虚线不仅通过对应于第二堆叠芯片32的第二通道的通孔(图4B的带阴影的通孔)而且通过对应于第一堆叠芯片31的第二通道的通孔之后，第二通道的通孔信号TH1<0>至TH1<32>可以被输入到数据输出电路520。第三通道的通孔信号TH2<0>至TH2<32>可以通过第三堆叠芯片33的数据传输电路423输出。在沿着图5所示结构的第三通道的连接结构的单点划线顺序地通过对应于第三堆叠芯片33的第三通道的通孔(图4C的带阴影的通孔)、对应于第二堆叠芯片32的第三通道的通孔以及对应于第一堆叠芯片31的第三通道的通孔之后，第三通道的通孔信号TH2<0>至TH2<32>可以被输入到数据输出电路520。第四通道的通孔信号TH3<0>至TH3<32>可以通过第四堆叠芯片34的数据传输电路424输出。在沿着图5所示结构的第四通道的连接结构的双点划线顺序地通过对应于第四堆叠芯片34的第四通道的通孔(图4D的带阴影的通孔)、对应于第三堆叠芯片33的第四通道的通孔、对应于第二堆叠芯片32的第四通道的通孔以及对应于第一堆叠芯片31的第四通道的通孔之后，第四通道的通孔信号TH3<0>至TH3<32>可以被输入到数据输出电路520。
图7是示出图3所示的数据输出电路520的示例的代表的示图。
参照图7，数据输出电路520可以包括具有与输出数据的数量和通道的数量成比例的数量的多个输出选择电路。在本实施例中，32位数据被输出到四个通道CH0至CH3中的每一个，使得数据输出电路520可以包括128个输出选择电路521_0至521_31、522_0至522_31、523_0至523_31和524_0至524_31。
第一通道的第一通孔信号TH0<0>可以被输入到第一通道的第一输出选择电路521_0的第一输入端子N，并且第一通道的第二通孔信号TH0<1>可以被输入到第一通道的第一输出选择电路521_0的第二输入端子R。第一通道的第一通孔信号TH0<1>可以被输入到第一通道的第二输出选择电路521_1的第一输入端子N，并且第一通道的第三通孔信号TH0<2>可以被输入到第一通道的第二输出选择电路521_1的第二输入端子R。以该方式，第一通道的第32通孔信号TH0<31>可以被输入到第一通道的第32输出选择电路521_31的第一输入端子N，并且第一通道的第33通孔信号TH0<32>可以被输入到第一通道的第32输出选择电路521_1的第二输入端子R。
在正常模式期间，如果第一控制信号N<0:31>被激活，则第一通道的第一输出选择电路521_0至第32输出选择电路521_31可以通过其第一输入端子N分别接收第一通道的第一通孔信号至第32通孔信号TH0<0:31>，并且可以分别输出第一通孔信号至第32通孔信号TH0<0:31>作为第一通道的输出数据DQ0<0>至DQ0<31>。在修复模式期间，如果第二控制信号R<0:31>被激活，则第一通道的第一输出选择电路521_0至第32输出选择电路521_31可以通过其第二输入端子R分别接收第一通道的第二通孔信号至第33通孔信号TH0<1:32>，并且可以分别输出第二通孔信号至第33通孔信号TH0<1:32>作为第一通道的输出数据DQ0<0>至DQ0<31>。
第二通道的通孔信号TH1<0>至TH1<31>可以分别被输入到第二通道的第一输出选择电路522_0至第32输出选择电路522_31的第一输入端子N，并且第二通道的通孔信号TH1<1>至TH1<32>可以分别被输入到第二通道的第一输出选择电路522_0的第二输入端子R至第32输出选择电路522_31的第二输入端子R。在正常模式期间，在通过第一输入端子N接收第二通道的第一通孔信号TH1<0>至第32通孔信号TH1<31>之后，第二通道的第一输出选择电路522_0至第32输出选择电路522_31可以输出第二通道的第一通孔信号TH1<0>至第32通孔信号TH1<31>作为第二通道的输出数据DQ1<0>至DQ1<31>。在修复模式期间，在通过第二输入端子R接收第二通孔信号TH1<1>至第33通孔信号TH1<32>之后，第二通道的第一输出选择电路522_0至第32输出选择电路522_31可以输出第二通孔信号TH1<1>至第33通孔信号TH1<32>作为第二通道的输出数据DQ1<0>至DQ1<31>。
第三通道的通孔信号TH2<0>至TH2<31>可以分别被输入到第三通道的第一输出选择电路523_0至第32输出选择电路523_31的第一输入端子N。第三通道的通孔信号TH2<1>至TH2<32>可以分别被输入到第三通道的第一输出选择电路523_0至第32输出选择电路523_31的第二输入端子R。在正常模式期间，第三通道的第一输出选择电路523_0至第32输出选择电路523_31可以通过其第一输入端子N分别接收第三通道的通孔信号TH2<0>至TH2<31>，并且可以分别输出第三通道的通孔信号TH2<0>至TH2<31>作为第三通道的输出数据DQ2<0>至DQ2<31>。在修复模式期间，第三通道的第一输出选择电路523_0至第32输出选择电路523_31可以通过其第二输入端子R分别接收第三通道的通孔信号TH2<1>至TH2<32>，并且可以分别输出第三通道的通孔信号TH2<1>至TH2<32>作为第三通道的输出数据DQ2<0>至DQ2<31>。
第四通道的通孔信号TH3<0>至TH3<31>可以分别被输入到第四通道的第一输出选择电路524_0至第32输出选择电路524_31的第一输入端子N。第四通道的通孔信号TH3<1>至TH3<32>可以分别被输入到第四通道的第一输出选择电路524_0至第32输出选择电路524_31的第二输入端子R。在正常模式期间，第四通道的第一输出选择电路524_0至第32输出选择电路524_31可以通过其第一输入端子N接收第四通道的通孔信号TH3<0>至TH3<31>，并且可以输出第四通道的通孔信号TH3<0>至TH3<31>作为第四通道的输出数据DQ3<0>至DQ3<31>。在修复模式期间，第四通道的第一输出选择电路524_0至第32输出选择电路524_31可以通过其第二输入端子R接收第四通道的通孔信号TH3<1>至TH3<32>，并且可以输出第四通道的通孔信号TH3<1>至TH3<32>作为第四通道的输出数据DQ3<0>至DQ3<31>。
输出选择电路521_0至521_31、522_0至522_31、523_0至523_31和524_0至524_31可以接收相应的第一控制信号N<0:n>和第二控制信号R<0:n>。第一通道的输出选择电路521_0至521_31、第二通道的输出选择电路522_0至522_31、第三通道的输出选择电路523_0至523_31以及第四通道的输出选择电路524_0至524_31可以共同地接收相同的第一控制信号N<0:n>和相同的第二控制信号R<0:n>。第一控制信号N<0:n>可以在正常模式下被激活，并且第二控制信号R<0:n>可以在修复模式下被激活。第一控制信号N<0:n>和第二控制信号R<0:n>可以以互补方式被激活。
为了便于描述和更好地理解本公开，虽然上述实施例已经示例性地公开了通孔组G0至G3中的每一个被形成为方形，但是优选的是，在用于传输不同通道的通孔信号的相同芯片31、32、33或34中形成的通孔组G0至G3中彼此相邻的相邻通孔被彼此间隔开相同的距离。例如，通孔组G0至G3中的每一个可以被形成为正多边形(例如，正三角形、正五边形、正六边形等)或菱形。
在堆叠方向上彼此相邻的芯片的通孔的连接形状不限于上述实施例，并且优选的是，芯片的通孔以实施相同通道长度的基本相同的方式彼此连接。
从以上描述中显而易见的是，根据本公开的实施例的半导体装置可以减少通道之间的偏斜。
本领域技术人员将理解，在不脱离本公开的精神和基本特征的情况下，可以以不同于在本文中阐述的其它具体方式来执行本公开。因此，以上实施例在所有方面都应被解释为说明性而非限制性的。本公开的范围应当由所附权利要求及其合法等同物而不是由以上描述来确定。进一步地，落入所附权利要求的含义和等同范围内的所有改变旨在被包含在其中。另外，对于本领域技术人员显而易见的是，在所附权利要求中彼此未明确引用的权利要求可以作为本公开的实施例组合地呈现，或者在提交本申请之后通过随后的修改而被包括作为新的权利要求。
虽然已经描述了与本公开一致的多个说明性实施例，但应当理解的是，本领域技术人员可以设计出落入本公开的精神和范围内的许多其它变型和实施例。特别地，许多变化和变型在本公开、附图和所附权利要求的范围内的组成部件和/或布置中是可能的。除了组成部件和/或布置的变化和变型之外，可选的用途对于本领域技术人员也将是显而易见的。

Claims (20)

1.一种半导体装置，其包括多个堆叠芯片，所述多个堆叠芯片包含第一芯片、与所述第一芯片的一个表面相邻的第二芯片以及与所述第一芯片的另一表面相邻的第三芯片，所述半导体装置包括：
所述堆叠芯片中的每一个包括以多边形形状布置的多个通孔，
其中每个芯片的所述多个通孔被形成在堆叠方向上的相应位置处，
形成在所述第一芯片中的第一通孔和形成在所述第二芯片中的第二通孔通过第一线彼此连接，并且形成在所述第一芯片中的所述第一通孔和形成在所述第三芯片中的第三通孔可以通过第二线彼此连接，以及
所述第一线的延伸方向不同于所述第二线的延伸方向。
2.根据权利要求1所述的半导体装置，其中每个芯片的所述多个通孔被排列成正多边形形状或菱形形状。
3.根据权利要求1所述的半导体装置，其中每个芯片的所述多个通孔被排列成正方形形状。
4.根据权利要求1所述的半导体装置，其中所述第一线的长度与所述第二线的长度基本相同。
5.根据权利要求1所述的半导体装置，其中将所述第一通孔连接到所述第二通孔的虚拟直线与通过形成在所述第一芯片中的所述第一通孔的所述堆叠方向上的轴线之间的角度与将所述第一通孔连接到所述第三通孔的虚拟直线与所述轴线之间的角度基本相同。
6.根据权利要求1所述的半导体装置，其中彼此连接并形成在不同芯片中的所述通孔互连以具有在所述堆叠方向上缠绕的螺旋形状。
7.根据权利要求1所述的半导体装置，其中每个芯片的所述多个通孔被分配不同的通道。
8.根据权利要求1所述的半导体装置，其中设置在所述堆叠方向上的相应位置处的所述通孔被分配不同的通道。
9.根据权利要求8所述的半导体装置，其中设置在所述堆叠方向上的相应位置处的所述通孔连接到输入/输出电路，即I/O电路。
10.一种半导体装置，其包括多个堆叠芯片，所述半导体装置包括：
所述堆叠芯片中的每一个包括多个通孔组，所述多个通孔组的每一个包括以多边形形状布置的多个通孔，
其中包含在每个通孔组中的通孔被分配不同的通道，
每个芯片的所述多个通孔组被形成在堆叠方向上的相应位置处，
不同的通道被分配到在所述堆叠方向上的相应位置处形成的通孔，以及
每个芯片的各个通孔组通过线连接到在所述堆叠方向上相邻的芯片的通孔，使得各个通道的长度彼此基本相同。
11.根据权利要求10所述的半导体装置，其中每个芯片的所述多个通孔组中的每一个被形成为正方形形状。
12.根据权利要求10所述的半导体装置，其中连接的通孔互连以具有在所述堆叠方向上缠绕的螺旋形状。
13.根据权利要求10所述的半导体装置，其中：
所述堆叠芯片中的每一个包括多个通孔组；以及
所述相同的通道被分配至形成在包含在相同芯片中的多个通孔组中的相应位置处的通孔。
14.根据权利要求10所述的半导体装置，其中所述多个堆叠芯片中的每一个包括：
数据传输电路，其被配置为基于修复信息将从每个芯片生成的全局线输出信号作为通孔信号输出，所述通孔信号通过形成在每个芯片中的通孔传输，
其中形成在所述多个堆叠芯片中的数据传输电路被配置为传输不同通道的数据。
15.根据权利要求14所述的半导体装置，其中所述数据传输电路被配置为通过通孔来传输由若干位组成的通孔信号，所述通孔设置在形成于包括相应数据传输电路的芯片中的多个通孔组的相应位置处。
16.根据权利要求14所述的半导体装置，其中：
在包括所述数据传输电路的芯片中，包括当所述修复信息被停用时全局线输出信号被传输到其的通孔的通孔组与包括当所述修复信息被激活时所述全局线输出信号被传输到其的通孔的通孔组相邻。
17.根据权利要求10所述的半导体装置，其进一步包括：
堆叠的基底芯片，所述多个堆叠芯片被堆叠在所述基底芯片上，
其中所述基底芯片进一步包括：
数据输出电路，其被配置为从与所述相应的基底芯片相邻堆叠的芯片的多个通孔组接收通孔信号，并且基于所述修复信息输出所述接收的通孔信号作为输出数据。
18.根据权利要求17所述的半导体装置，其中：
在与所述基底芯片相邻堆叠的芯片中，包括当所述修复信息被停用时接收所述通孔信号的通孔的通孔组与包括当所述修复信息被激活时接收所述通孔信号的通孔的通孔组相邻。
19.根据权利要求10所述的半导体装置，其中形成在相同芯片中的所述多个通孔组彼此间隔相同的距离。
20.一种半导体装置，其包括多个堆叠芯片，所述半导体装置包括：
所述堆叠芯片中的每一个包括分别分配多个通道的多个通孔，
其中每个芯片的所述多个通孔被形成在堆叠方向上的相应位置处，
不同的通道被分配到在所述堆叠方向上的相应位置处形成的通孔，
每个芯片的各个通孔通过第一线电连接到在所述堆叠方向上的相邻一侧的芯片中形成且对应于相同通道的通孔，并且通过第二线电连接到在所述堆叠方向上的相邻的另一侧芯片中形成且对应于相同通道的通孔，以及
所述第一线的长度与所述第二线的长度基本相同。
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