CN104916305B - 能通过各种路径输入信号的层叠半导体装置和半导体系统 - Google Patents

能通过各种路径输入信号的层叠半导体装置和半导体系统 Download PDF

Info

Publication number
CN104916305B
CN104916305B CN201410578397.2A CN201410578397A CN104916305B CN 104916305 B CN104916305 B CN 104916305B CN 201410578397 A CN201410578397 A CN 201410578397A CN 104916305 B CN104916305 B CN 104916305B
Authority
CN
China
Prior art keywords
signal
chip
semiconductor device
interface portion
signaling interface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410578397.2A
Other languages
English (en)
Other versions
CN104916305A (zh
Inventor
边相镇
高在范
丘泳埈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN104916305A publication Critical patent/CN104916305A/zh
Application granted granted Critical
Publication of CN104916305B publication Critical patent/CN104916305B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1206—Location of test circuitry on chip or wafer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1441—Ferroelectric RAM [FeRAM or FRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1443—Non-volatile random-access memory [NVRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof

Abstract

一种半导体装置包括控制信号接收部。控制信号接收部可以通过从层叠芯片测试部、控制信号接口部和测试设置部之中的一个接收命令信号和地址信号来设置与存储器芯片的操作有关的信息。

Description

能通过各种路径输入信号的层叠半导体装置和半导体系统
相关申请的交叉引用
本申请要求2014年3月10日向韩国知识产权局提交的申请号为10-2014-0027735的韩国专利申请的优先权，其全部内容通过引用合并于此如同全文列出。
技术领域
各种实施例通常涉及半导体装置，并且更具体地涉及具有多个层叠芯片的半导体装置和具有该半导体装置的半导体系统。
背景技术
为了增强对半导体装置内给定空间的利用，已经提出了在单个封装体中层叠且封装多个芯片的三维(3D)半导体装置。通过垂直地层叠两个芯片或更多芯片，3D半导体装置实现了给定空间内的最大集成。
3D半导体装置可以具有层叠的多个芯片(相同类型的芯片)。这些芯片还可以通过电线、金属线或边缘布线彼此耦接。多个芯片还可以通过使用“硅穿通孔”(ThroughSilicon Via,TSV)彼此耦接。通过使用“通孔”垂直地穿透多个层叠的芯片，TSV可以用来电耦接所有的层叠芯片。以这种方式，多个芯片可以作为单个半导体装置进行操作。半导体装置的封装尺寸可能依赖于或者可能受到用来耦接芯片的耦接方法的类型(即电线、金属线、边缘布线或TSV)的影响。
发明内容
在一个实施例中，半导体装置可以包括：控制信号接收部，其适于通过响应于输入路径选择信号而从层叠芯片测试部、控制信号接口部和测试设置部中的一个接收命令信号和地址信号来设置与存储器芯片的操作有关的信息。
在一个实施例中，半导体装置可以包括：逻辑芯片；以及与逻辑芯片层叠的存储器芯片，其中，逻辑芯片包括：控制信号接口部，其适于从逻辑芯片测试部或控制器芯片中的任一个接收命令信号和地址信号。半导体装置还可以包括与控制信号接口部耦接且适于从控制信号接口部接收命令信号和地址信号的测试设置部，以及其中存储器芯片包括控制信号接收部，控制信号接收部适于通过响应于输入路径选择信号而从层叠芯片测试部、控制信号接口部和测试设置部中的一个接收命令信号和地址信号来设置与存储器芯片的操作有关的信息。
在一个实施例中，半导体装置可以包括：逻辑芯片；以及与逻辑芯片层叠的存储器芯片，其中逻辑芯片包括测试设置部，测试设置部适于储存用于设置与存储器芯片的操作有关的信息的命令信号和地址信号，以及其中存储器芯片包括：适于彼此独立操作的第一沟道区和第二沟道区。半导体装置还可以包括沟道选择部，沟道选择部适于响应于沟道选择信号来将测试设置部耦接至第一沟道区或第二沟道区中的任一个，以及其中，第一沟道区和第二沟道区包括第一控制信号接收部和第二控制信号接收部，第一控制信号接收部和第二控制信号接收部适于基于命令信号和地址信号分别设置与第一沟道区和第二沟道区中的对应一个的操作有关的信息。
附图说明
图1是图示表示根据一个实施例的半导体系统的实例的示意图；
图2是图示表示根据一个实施例的层叠半导体装置的实例的示意图；
图3是图示表示根据一个实施例的层叠半导体装置的实例的框图；
图4是图示表示图3中所示的控制信号接收部的实例的框图；
图5是图示表示根据一个实施例的层叠半导体装置的实例的框图；
图6图示了表示使用根据以上参照图1至图5论述的实施例的半导体装置的系统的实例的框图。
具体实施方式
在下文中，以下将通过实施例的各种实例参照附图描述半导体装置。
参见图1,半导体系统1可以包括衬底110和控制器芯片120。半导体系统1还可以包括层叠半导体装置130。衬底110可以是硅衬底。衬底110可以通过凸块111电耦接至控制器芯片120和每个层叠半导体装置130。衬底110可以具有信号路径。这些信号路径可以包括例如金属层和设置在其上的硅穿通孔。衬底110的信号路径可以使控制器芯片120和层叠半导体装置130电耦接。衬底110可以是提供用于控制器芯片120与层叠半导体装置130的数据通信的各种信号路径的中介体。
控制器芯片120和层叠半导体装置130可以通过多个总线112通信。多个总线112可以包括数据总线、时钟总线和数据选通总线。多个总线112还可以包括命令总线、地址总线等。控制器芯片120可以通过多个总线提供数据、时钟、数据选通信号、命令信号以及地址信号，因此层叠半导体装置130可以储存数据。为了接收从层叠半导体装置130输出的数据，控制器芯片120可以提供数据、时钟、命令和地址。层叠半导体装置 130的每个可以通过接收从控制器芯片120通过多个总线112输出的信号来储存数据或将储存的数据输出至控制器芯片120。
控制器芯片120可以是存储控制器或主机处理器。控制器芯片120可以包括中央处理器(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)、一个或更多个处理核、单核处理器、双核处理器、多核处理器、微处理器、主机处理器、控制器、多个处理器或控制器、芯片、微芯片、逻辑电路、集成电路(IC)或应用特定的IC。
层叠半导体装置130可以是具有多个层叠存储器芯片的层叠存储装置。层叠半导体装置130可以包括像动态随机存取存储器(DRAM)这样的易失性随机存取存储装置。另外，层叠半导体装置130可以包括以下非易失性随机存取存储装置中的一个或组合：相变随机存取存储器(PCRAM)、电阻式随机存取存储器(ReRAM)、铁电随机存取存储器(FeRAM)、磁性随机存取存储器(MRAM)和自旋转移力矩随机存取存储器 (STTRAM)。
半导体系统1可以提供在单个封装体中。半导体系统1可以实施为系统级封装(SIP)、芯片上系统、倒装芯片封装和/或多芯片封装。
图2是图示表示根据一个实施例的层叠半导体装置2的实例的示意图。层叠半导体装置2可以对应于以上参照图1描述的层叠半导体装置130。参见图2，层叠半导体装置 2可以包括逻辑芯片210。层叠半导体装置2还可以包括多个存储器芯片220和230。多个存储器芯片220和230可以顺序层叠在逻辑芯片210之上。逻辑芯片210与多个存储器芯片220和230中的每个可以通过穿通孔241和凸块242彼此电耦接。
逻辑芯片210可以在图1中所示的控制器芯片120和多个存储器芯片220和230之间路由数据通信。逻辑芯片210可以将从控制器芯片120发送的数据、时钟、命令信号和地址信号传输至多个存储器芯片220和230。逻辑芯片210还可以将从多个存储器芯片220和230发送的数据传输至控制器芯片120。逻辑芯片210可以包括逻辑芯片测试部211和存储器接口部212。逻辑芯片210还可以包括测试设置部213。可以提供逻辑芯片测试部211以用于逻辑芯片210和层叠半导体装置2的测试。逻辑芯片测试部211可以由外部测试设备(未示出)直接访问。逻辑芯片测试部211可以从外部测试设备接收用于逻辑芯片210和层叠半导体装置2的测试的控制信号。逻辑芯片测试部211可以包括用于外部测试设备对逻辑芯片测试部211的直接访问的直接访问引脚或焊垫。另外，逻辑芯片测试部211可以包括用于测试逻辑芯片210和层叠半导体装置2的多个逻辑电路。逻辑芯片测试部211可以包括内置自测试电路。自测试可以包括但不局限于对硅穿通孔和凸块之间的连接性的测试、边界扫描测试、老化应力测试、以及数据压缩测试。存储器接口部212可以接收从控制器芯片120发送的用于层叠半导体装置2的操作的所有控制信号。另外，存储器接口部212可以将层叠半导体装置2的操作结果输出至控制器芯片120。
测试设置部213可以储存关于测试类型、数据模式、命令信号、地址信号等的信息以便测试多个存储器芯片220和230。测试设置部213可以基于储存的信息来操作，使得可以对多个存储器芯片220和230执行期望的测试。测试设置部213可以是用于对多个存储器芯片220和230执行测试的标准接口，例如IEEE 1500。
参见图2，多个存储器芯片220和230中的每个可以包括存储体控制电路221和231以及存储体222和232。多个存储器芯片220和230还可以包括层叠芯片测试部223和 233。存储体控制电路221和231可以接收从存储器接口部212发送的数据输入和输出操作所需的信号。存储体控制电路221和231可以将数据储存至存储体222和232中或者可以输出储存在存储体222和232中的数据。存储体222和232可以包括多个存储单元，以及提供用于储存从存储器接口部212输入的数据的储存器。
可以提供层叠芯片测试部223和233以用于测试多个存储器芯片220和230中的每个。可以提供层叠芯片测试部223和233以便在多个存储器芯片220和230尚未与逻辑芯片或另一存储器芯片层叠的晶片级测试多个存储器芯片220和230。层叠芯片测试部 223和233可以由外部测试设备直接访问。层叠芯片测试部223和233可以从外部测试设备接收用于测试多个存储器芯片220和230的控制信号。当多个存储器芯片220和230 通过穿通孔241与逻辑芯片210和另一存储器芯片层叠时，层叠芯片测试部223和233 可以响应于层叠使能信号而禁止。能够通知多个存储器芯片220和230与另一芯片层叠的任何信号可以用作层叠使能信号。例如，在多个存储器芯片220和230层叠在逻辑芯片210之上之后，可以在逻辑芯片210中内部地产生层叠使能信号，或者可以从控制器芯片120输入。
图3是图示根据一个实施例的层叠半导体装置3的框图。参见图3，层叠半导体装置3可以包括逻辑芯片和存储器芯片。即使图3图示了一个存储器芯片层叠在逻辑芯片之上，但是实施例也不局限于这种方式，以及可以包括层叠在逻辑芯片之上的两个或更多个存储器芯片。逻辑芯片可以通过衬底与控制器芯片120电耦接，以及可以接收从控制器芯片120发送的信号。逻辑芯片还可以将信号输出至控制器芯片120。另外，逻辑芯片可以通过穿通孔与存储器芯片电耦接。
逻辑芯片可以包括控制信号接口部310和测试设置部320。逻辑芯片还可以包括逻辑芯片测试部330。控制信号接口部310可以接收用于存储器芯片的数据输入和输出操作的命令信号CMD和地址信号ADD。控制信号接口部310可以从测试部330接收命令信号CMD和地址信号ADD。控制信号接口部310可以从控制器芯片120接收命令信号 CMD和地址信号ADD。控制信号接口部310可以通过第一穿通孔351电耦接至存储器芯片，以及可以通过第一穿通孔351将命令信号CMD和地址信号ADD发送至存储器芯片。另外，控制信号接口部310可以基于命令信号CMD和地址信号ADD设置与逻辑芯片的操作有关的信息。控制信号接口部310可以包括模式设置单元311。模式设置单元 311可以用于响应于命令信号CMD和地址信号ADD来设置与逻辑芯片的操作有关的信息。测试设置部320和逻辑芯片测试部330可以分别与以上参照图2描述的测试设置部 213和逻辑芯片测试部211相同。测试设置部320可以通过第二穿通孔352与存储器芯片电耦接。
参见图3，逻辑芯片还可以包括数据接口部340。数据接口部340和控制信号接口部310例如可以包括在以上参照图2描述的存储器接口部212中。数据接口部340可以从控制器芯片120接收数据DQ和数据选通信号DQS。数据接口部340可以从逻辑芯片测试部330接收数据DQ和数据选通信号DQS。数据接口部340可以通过第三穿通孔353 电耦接至存储器芯片。数据接口部340可以通过第三穿通孔353将数据DQ和数据选通信号DQS发送至存储器芯片。另外，数据接口部340可以从存储器芯片接收数据DQ和数据选通信号DQS。数据接口部340还可以将接收的数据DQ和数据选通信号DQS输出至逻辑芯片测试部330。数据接口部340还可以将接收的数据DQ和数据选通信号DQS 输出至控制器芯片120。
测试设置部320可以耦接至控制信号接口部310。测试设置部320还可以耦接至数据接口部340。控制信号接口部310可以输出命令信号CMD和地址信号ADD。测试设置部320可以接收和储存从控制信号接口部310输出的命令信号CMD和地址信号ADD。测试设置部320可以通过第二穿通孔352将储存的命令信号CMD和地址信号ADD发送至存储器芯片。
参见图3，存储器芯片可以包括控制信号接收部410。存储器芯片还可以包括层叠芯片测试部420。层叠芯片测试部420可以与以上参照图2描述的层叠芯片测试部223 和233相同。控制信号接收部410可以与层叠芯片测试部420电耦接。控制信号接收部 410可以通过第一穿通孔351电耦接至控制信号接口部310。控制信号接收部410可以通过第二穿通孔352电耦接至测试设置部320。控制信号接收部410可以从层叠芯片测试部420、控制信号接口部310和测试设置部320接收命令信号CMD和地址信号ADD，以及可以产生用于存储器芯片的操作的控制信号。例如，控制信号可以包括但不局限于行地址信号、列地址信号、写信号和读信号。另外，控制信号接收部410可以响应于输入路径选择信号INCOM<0:2>来从下列中的一个接收命令信号CMD和地址信号ADD：层叠芯片测试部420、控制信号接口部310和测试设置部320；以及控制信号接收部410 可以基于接收的命令信号CMD和地址信号ADD设置与存储器芯片的操作有关的信息。例如，与存储器芯片的操作有关的信息可以包括但不局限于与存储器芯片中使用的时钟的频率范围有关的信息、延迟、内部电压电平，等等。控制信号接收部410可以包括模式设置单元411。模式设置单元411可以基于命令信号CMD和地址信号ADD设置与存储器芯片的操作有关的信息。模式设置单元411可以包括用于设置与存储器芯片的操作有关的信息的模式寄存器组或扩展的模式寄存器组。
在存储器芯片与逻辑芯片或另一存储器芯片层叠之前，控制信号接收部410可以响应于输入路径选择信号INCOM<0:2>来从层叠芯片测试部420接收命令信号CMD和地址信号ADD，并且可以设置与存储器芯片的操作有关的信息。另外，在存储器芯片与逻辑芯片层叠之后，控制信号接收部410可以响应于输入路径选择信号INCOM<0:2>来从下列之一接收命令信号CMD和地址信号ADD:控制信号接口部310和测试设置部320，并且可以设置与存储器芯片的操作有关的信息。控制信号接收部410可以通过各种路径接收命令信号CMD和地址信号ADD。例如，当控制信号接收部410通过控制信号接口部310接收命令信号CMD和地址信号ADD且设置与存储器芯片的操作有关的信息时，控制信号接收部410可以响应于输入路径选择信号INCOM<0:2>来从测试设置部320接收命令信号CMD和地址信号ADD。因此，模式设置单元411可以在存储器芯片执行操作时设置与存储器芯片的操作有关的信息。
存储器芯片还可以包括数据输入/输出部430和存储体440。存储器芯片还可以包括存储体控制部450。数据输入/输出部430可以通过第三穿通孔353电耦接至数据接口部340，以及可以从数据接口部340接收数据DQ和数据选通信号DQS。存储体440可以提供用于储存数据的储存器。存储体控制部450可以根据从控制信号接收部410产生的控制信号控制存储体440储存通过数据输入/输出部430接收的数据。另外，存储体控制部450可以根据从控制信号接收部410产生的控制信号控制数据输入/输出部430输出储存在存储体440中的数据。数据输入/输出部430、存储体控制部450和控制信号接收部 410可以包括在以上参照图2描述的存储体控制电路221和231中。
另外，控制信号接收部410可以响应于输出路径选择信号OUTCON<0:2>来将由模式设置单元411设置的信息输出至下列之一：层叠芯片测试部420、控制信号接口部310 以及测试设置部320。在存储器芯片与逻辑芯片或另一存储器芯片层叠之前，控制信号接收部410可以响应于输出路径选择信号OUTCON<0:2>来将信息输出至层叠芯片测试部420。在存储器芯片与逻辑芯片层叠之后，控制信号接收部410可以响应于输出路径选择信号OUTCON<0:2>来将信息输出至下列之一：控制信号接口部310和测试设置部 320。
图4是图示图3中所示的控制信号接收部410的实例的框图。参见图4，控制信号接收部410可以包括输入路径选择单元412和模式设置单元411。控制信号接收部410 还可以包括输出路径选择单元413。输入路径选择单元412可以响应于输入路径选择信号INCOM<0:2>来使模式设置单元411电耦接至下列之一：层叠芯片测试部420、控制信号接口部310以及测试设置部320(见图3)。输入路径选择单元412可以通过第一穿通孔351(即，310/351)电耦接至控制信号接口部310。模式设置单元411可以基于通过输入路径选择单元412接收的命令信号CMD和地址信号ADD设置与存储器芯片的操作有关的信息。另外，模式设置单元411可以将设置信息MRSRD输出至输出路径选择单元 413。输出路径选择单元413可以响应于输出路径选择信号OUTCON<0:2>来将从模式设置单元411输出的设置信息MRSRD输出至下列之一：层叠芯片测试部420、控制信号接口部310和测试设置部320。
层叠半导体装置3(见图3)可以通过各种路径设置与存储器芯片的操作有关的信息。当存储器芯片未与逻辑芯片或另一存储器芯片层叠时，控制信号接收部410的模式设置单元411可以响应于命令信号CMD和地址信号ADD来设置与存储器芯片的操作有关的信息。命令信号CMD和地址信号ADD可以通过层叠芯片测试部420从外部测试设备输入。设置信息MRSRD可以输出至层叠芯片测试部420。可以关于设置信息MRSRD 是否由模式设置单元411正确地设置来验证设置信息MRSRD。当存储器芯片与逻辑芯片层叠时，控制信号接收部410的模式设置单元411可以响应于通过控制信号接口部310 从控制器芯片120输入的命令信号CMD和地址信号ADD来设置与存储器芯片的操作有关的信息，以及可以响应于储存在测试设置部320中的命令信号CMD和地址信号ADD 来设置与存储器芯片的操作有关的信息。由模式设置单元411设置的设置信息MRSRD 可以输出至控制器芯片120或测试设置部320，以及可以关于设置信息MRSRD是否被模式设置单元411正确设置来予以验证。在存储器芯片与逻辑芯片层叠之后在对存储器芯片执行测试操作或正常操作时，由于控制信号接口部310可以提供用于数据输入和输出的测试操作或正常操作的命令信号CMD和地址信号ADD，所以模式设置单元411可以不从控制信号接口部310接收用于设置与存储器芯片的操作有关的信息的命令信号 CMD和地址信号ADD。这时，测试设置部320可以通过另一路径将命令信号CMD和地址信号ADD提供至模式设置单元411，并且可以在存储器芯片的测试操作和正常操作的中途设置与存储器芯片的操作有关的信息。另外，通过将设置信息MRSRD输出至测试设置部320可以容易地验证：由模式设置单元411设置的设置信息MRSRD是否可能被正确地设置。
图5是图示根据一个实施例的层叠半导体装置5的实例的框图。参见图5，层叠半导体装置5可以包括逻辑芯片和存储器芯片。逻辑芯片和存储器芯片可以彼此层叠。存储器芯片可以包括第一沟道区CH1。存储器芯片还可以包括第二沟道区CH2。第一沟道区CH1和第二沟道区CH2中的每个可以彼此独立操作。第一沟道区CH1可以独立于第二沟道区CH2而进行操作。例如，第一沟道区CH1和第二沟道区CH2中的每个可以接收不同的命令、地址和数据，以及根据接收的信号执行不同的操作。
逻辑芯片可以包括控制信号接口部510A和数据接口部540A。控制信号接口部510A和数据接口部54A可以与第一沟道区CH1、控制信号接口部510B和数据接口部540B 耦接。控制信号接口部510B和数据接口部540B可以与第二沟道区CH2、测试设置部 520和逻辑芯片测试部530耦接。控制信号接口部510A和数据接口部54A可以与逻辑芯片测试部530耦接。图5中所示的元件可以与以上参照图3描述的元件具有相同的结构且执行相同的操作。如在图5中所示，由于存储器芯片可以具有第一沟道区CH1和第二沟道区CH2，所以可以把与第二沟道区CH2耦接的控制信号接口部510B和数据接口部540B添加至层叠半导体装置5。
存储器芯片可以包括第一控制信号接收部610A和第二控制信号接收部610B。存储器芯片还可以包括层叠芯片测试部620和沟道选择部660。第一控制信号接收部610A可以与层叠芯片测试部620和控制信号接口部510A耦接。第一控制信号接收部610A还可以与沟道选择部660耦接。第一控制信号接收部610A可以通过第一穿通孔551与控制信号接口部510A耦接。第一控制信号接收部610A可以基于命令信号CMD和地址信号 ADD来产生用于存储器芯片的第一沟道区CH1的操作的控制信号。命令信号CMD和地址信号ADD可以通过层叠芯片测试部620、控制信号接口部510A和沟道选择部660 输入。另外，第一控制信号接收部610A可以从下列之一接收命令信号CMD和地址信号 ADD：层叠芯片测试部620、控制信号接口部510A和沟道选择部660。第一控制信号接收部610A可以响应于输入路径选择信号INCOM<0:2>来设置与存储器芯片的第一沟道区CH1的操作有关的信息。第一控制信号接收部610A可以包括模式设置单元611A，模式设置单元611A用于响应于命令信号CMD和地址信号ADD来设置与存储器芯片的第一沟道区CH1的操作有关的信息。
第二控制信号接收部610B可以与层叠芯片测试部620和控制信号接口部510B耦接。第二控制信号接收部610B还可以与沟道选择部660耦接。第二控制信号接收部610B 可以通过第一穿通孔551与控制信号接口部510B耦接。第二控制信号接收部610B可以基于命令信号CMD和地址信号ADD产生用于存储器芯片的第二沟道区CH2的操作的控制信号。命令信号CMD和地址信号ADD可以通过层叠芯片测试部620、控制信号接口部510B和沟道选择部660输入至第二控制信号接收部610B。另外，第二控制信号接收部610B可以响应于输入路径选择信号INCOM<0:2>来从下列之一接收命令信号CMD 和地址信号ADD：层叠芯片测试部620、控制信号接口部510B和沟道选择部660，并且可以设置与存储器芯片的第二沟道区CH2的操作有关的信息。第二控制信号接收部610B 可以包括模式设置单元611B，模式设置单元611B用于响应于命令信号CMD和地址信号ADD来设置与存储器芯片的第二沟道区CH2的操作有关的信息。
沟道选择部660可以与测试设置部520耦接。沟道选择部660可以通过第二穿通孔552与测试设置部520耦接。沟道选择部660可以响应于沟道选择信号CHSEL<0:1>来将测试设置部520与第一控制信号接收部610A和第二控制信号接收部610B中的一个耦接。因此，储存在测试设置部520中的命令信号CMD和地址信号ADD可以通过沟道选择部660输入至第一控制信号接收部610A和第二控制信号接收部610B中的一个。沟道选择信号CHSEL<0:1>可以是用于选择第一沟道区CH1和第二沟道区CH2中的要访问的一个的信号。例如，沟道选择信号CHSEL<0:1>可以从控制器芯片120接收或者可以由测试设置部520产生。
层叠半导体装置5可以包括沟道选择部660以便将多个沟道区选择性地耦接至测试设置部520。多个沟道区可以形成半导体芯片。因此，测试设置部520可以将命令信号 CMD和地址信号ADD提供至选中沟道区，因此可以设置与选中沟道区的操作有关的信息。另外，测试设置部520可以通过沟道选择部660从选中沟道区接收设置信息，并且可以验证与选中沟道区的操作有关的设置信息是否被正确设置。图5图示了被划分为多个沟道区的单个半导体芯片(实施例不局限于此)。层叠半导体装置5可以包括存储器芯片中与逻辑芯片层叠的两个或更多个，独立的沟道被分配给存储器芯片中的每个，并且因而存储器芯片中的每个可以独立地操作。这时，可以修改沟道选择部660，并且沟道选择部660可适于设置在多个存储器芯片的每个中。
存储器芯片还可以包括设置在第一沟道区CH1中的数据输入/输出部630A、存储体640A和存储体控制部650A。存储器芯片还可以包括设置在第二沟道部CH2中的数据输入/输出部630B、存储体640B和存储体控制部650B。图5中所示的元件可以与以上参照图3描述的元件具有基本相同的结构且执行基本相同的操作。
以上论述的半导体装置在存储设备、处理器和计算机系统的设计方面特别有用。例如，参见图6，图示了使用根据实施例的半导体装置的系统的框图，并且该系统一般由附图标记1000表示。系统1000可以包括一个或更多个处理器或中央处理单元(“CPU”) 1100。可以单独使用CPU 1100或者可以使用CPU 1100与其他CPU的组合。虽然CPU 1100将提及为主要采用单数形式，但是本领域技术人员将理解，可以实施具有任何数目的物理或逻辑CPU的系统。
芯片组1150在工作中可以与CPU 1100耦接。芯片组1150是用于CPU 1100和系统1000的其他部件(其可以包括存储器控制器1200、输入/输出(“I/O”)总线1250和盘驱动器控制器1300)之间的信号的通信路径。根据系统的配置，多个不同信号中的任何一个信号可以通过芯片组1150发送，并且本领域技术人员将理解，在不改变系统的基本性质的情况下可以容易地调整信号在系统1000中的路由。
如上面所陈述的，存储器控制器1200在工作中可以与芯片组1150耦接。存储器控制器1200可以包括以上参照图1至图5论述的至少一个半导体装置。因而，存储器控制器1200能够通过芯片组1150接收从CPU 1100提供的请求。在候选实施例中，存储器控制器1200可以集成至芯片组1150中。存储器控制器1200在工作中可以耦接至一个或更多个存储设备1350。在一个实施例中，存储设备1350可以包括以上参照图1至图5 论述的半导体装置，存储设备1350可以包括限定多个存储单元的多个字线和多个位线。存储设备1350可以是多个工业标准存储器类型中的任何一个，包括但不限于单列直插式内存模块(“SIMM”)和双列直插式内存模块(“DIMM”)。此外，存储设备1350可以通过储存指令和数据这两者来便于外部数据储存设备的安全移除。
芯片组1150还可以耦接至I/O总线1250。I/O总线1250可以用作信号从芯片组1150至I/O设备1410、1420和1430的通信路径。I/O设备1410、1420和1430可以包括鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以使用多个通信协议中的任何一个与I/O设备1410、1420和1430通信。此外，I/O总线1250可以集成至芯片组 1150中。
盘驱动器控制器1450(即，内部盘驱动器)在工作中还可以与芯片组1150耦接。盘驱动器控制器1450可以用作芯片组1150和一个或更多个内部盘驱动器1450之间的通信路径。内部盘驱动器1450可以通过储存指令和数据这二者来便于断开外部数据储存设备的连接。盘驱动器控制器1300和内部盘驱动器1450几乎可以使用任何类型的通信协议 (包括上面相对于I/O总线1250提及的所有那些通信协议)来彼此通信或者与芯片组 1150通信。
重要的是注意,上面关于图6描述的系统1000仅仅是使用上面关于图1至图5论述的半导体装置的系统的一个实例。在候选实施例中，诸如蜂窝电话或数字照相机之类的部件可以与图6中所示的实施例不同。
虽然以上描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅是举例说明。因此，能够通过各种路径输入信号的层叠半导体装置和半导体系统不应当基于所描述的实施例而受到限制。更确切地，本文结合上面描述和附图所描述的能够通过各种路径输入信号的层叠半导体装置和半导体系统仅应当根据随后的权利要求来限制。
通过本发明的实施例可以看出，本发明提供了下面技术方案:
技术方案1.一种半导体装置，包括：
控制信号接收部，其适于通过响应于输入路径选择信号而从层叠芯片测试部、控制信号接口部和测试设置部之中的一个接收命令信号和地址信号来设置与存储器芯片的操作有关的信息。
技术方案2.如技术方案1所述的半导体装置，其中，所述层叠芯片测试部配置成从所述半导体装置的外部接收所述命令信号和所述地址信号。
技术方案3.如技术方案1所述的半导体装置，其中，所述控制信号接口部设置在逻辑芯片中且与所述控制信号接收部耦接，所述逻辑芯片与所述存储器芯片层叠，以及所述控制信号接口部配置成将从控制器芯片接收的所述命令信号和所述地址信号传输至所述控制信号接收部。
技术方案4.如技术方案1所述的半导体装置，其中，所述测试设置部设置在逻辑芯片中，所述逻辑芯片与所述存储器芯片层叠，以及所述测试设置部配置成储存被提供至所述控制信号接收部的所述命令信号和所述地址信号。
技术方案5.如技术方案1所述的半导体装置，其中，所述控制信号接收部配置成响应于输出路径选择信号来将由所述控制信号接收部设置的信息输出至所述层叠芯片测试部、所述控制信号接口部和所述测试设置部之中的一个。
技术方案6.一种半导体装置，包括：
逻辑芯片；以及
与所述逻辑芯片层叠的存储器芯片，
其中，所述逻辑芯片包括：
控制信号接口部，其适于从逻辑芯片测试部或控制器芯片的任一个接收命令信号和地址信号；以及
测试设置部，其与所述控制信号接口部耦接，并且适于从所述控制信号接口部接收所述命令信号和所述地址信号，
其中，所述存储器芯片包括：
控制信号接收部，其适于通过响应于输入路径选择信号而从层叠芯片测试部、所述控制信号接口部和所述测试设置部之中的一个接收所述命令信号和所述地址信号来设置与所述存储器芯片的操作有关的信息。
技术方案7.如技术方案6所述的半导体装置，其中，在所述存储器芯片与所述逻辑芯片层叠之前，在响应于所述输入路径选择信号而从所述层叠芯片测试部接收所述命令信号和所述地址信号之后，所述与所述存储器芯片的操作有关的信息由所述存储器芯片设置，以及
其中，在所述存储器芯片与所述逻辑芯片层叠之后，在响应于所述输入路径选择信号而从所述控制信号接口部和所述测试设置部中的一个接收所述命令信号和所述地址信号之后，所述与所述存储器芯片的操作有关的信息由所述存储器芯片设置。
技术方案8.如技术方案6所述的半导体装置，其中，所述控制信号接口部配置成通过第一穿通孔将所述命令信号和所述地址信号提供至所述控制信号接收部。
技术方案9.如技术方案8所述的半导体装置，其中，所述控制信号接口部包括模式设置单元，所述模式设置单元适于响应于所述命令信号和所述地址信号来设置与所述逻辑芯片的操作有关的信息。
技术方案10.如技术方案6所述的半导体装置，其中，所述测试设置部通过第二穿通孔与所述控制信号接收部耦接。
技术方案11.如技术方案6所述的半导体装置，其中，所述控制信号接收部包括：
模式设置单元，其适于响应于所述命令信号和所述地址信号来设置所述与所述存储器芯片的操作有关的信息；以及
输入路径选择单元，其适于响应于所述输入路径选择信号来将所述模式设置单元耦接至所述层叠芯片测试部、所述控制信号接口部和所述测试设置部之中的一个。
技术方案12.如技术方案11所述的半导体装置，其中，所述控制信号接收部还包括：
输出路径选择单元，其适于响应于输出路径选择信号来将由所述模式设置单元设置的信息输出至所述层叠芯片测试部、所述控制信号接口部和所述测试设置部之中的一个。
技术方案13.一种半导体装置，包括：
逻辑芯片；以及
与所述逻辑芯片层叠的存储器芯片，
其中，所述逻辑芯片包括测试设置部，所述测试设置部适于储存用于设置与所述存储器芯片的操作有关的信息的命令信号和地址信号，以及
其中，所述存储器芯片包括：
彼此独立操作的第一沟道区和第二沟道区；以及
沟道选择部，其适于响应于沟道选择信号来将所述测试设置部与所述第一沟道区或所述第二沟道区中的任一个耦接，以及
其中，所述第一沟道区和所述第二沟道区包括：第一控制信号接收部和第二控制信号接收部，所述第一控制信号接收部和所述第二控制信号接收部适于基于所述命令信号和所述地址信号分别设置与所述第一沟道区和所述第二沟道区中的对应一个的操作有关的信息。
技术方案14.如技术方案13所述的半导体装置，其中，所述逻辑芯片还包括：
控制信号接口部，其适于从逻辑芯片测试部和控制器芯片接收所述命令信号和所述地址信号，以及
其中，所述测试设置部配置成储存从所述控制信号接口部接收的所述命令信号和所述地址信号。
技术方案15.如技术方案14所述的半导体装置，其中，所述控制信号接口部配置成通过第一穿通孔将所述命令信号和所述地址信号发送至所述第一控制信号接收部和所述第二控制信号接收部。
技术方案16.如技术方案13所述的半导体装置，其中，所述测试设置部配置成通过第二穿通孔将所述命令信号和所述地址信号提供至所述沟道选择部。
技术方案17.如技术方案13所述的半导体装置，其中，所述第一控制信号接收部包括：
输入路径选择单元，其适于响应于输入路径选择信号来从层叠芯片测试部、所述控制信号接口部和所述沟道选择部之中的一个接收所述命令信号和所述地址信号；以及
模式设置单元，其适于基于从所述输入路径选择单元输出的所述命令信号和所述地址信号设置与所述第一沟道区的操作有关的信息。
技术方案18.如技术方案17所述的半导体装置，其中，所述第一控制信号接收部还包括：
输出路径选择单元，其适于响应于输出路径选择信号来将由所述模式设置单元设置的信息输出至所述层叠芯片测试部、所述控制信号接口部和所述沟道选择部之中的一个。
技术方案19.如技术方案13所述的半导体装置，其中，所述第二控制信号接收部包括：
输入路径选择单元，其适于响应于输入路径选择信号来从层叠芯片测试部、所述控制信号接口部和所述沟道选择部之中的一个接收所述命令信号和所述地址信号；以及
模式设置单元，其适于基于从所述输入路径选择单元输出的所述命令信号和所述地址信号设置与所述第二沟道区的操作有关的信息。
技术方案20.如技术方案19所述的半导体装置，其中，所述第二控制信号接收部还包括：
输出路径选择单元，其适于响应于输出路径选择信号来将由所述模式设置单元设置的信息输出至所述层叠芯片测试部、所述控制信号接口部和所述沟道选择部之中的一个。

Claims (19)

1.一种半导体装置，包括：
控制信号接收部，其适于通过响应于输入路径选择信号而从层叠芯片测试部、控制信号接口部和测试设置部之中的一种接收命令信号和地址信号来设置与存储器芯片的操作有关的信息，
其中，所述测试设置部从所述控制信号接口部接收所述命令信号和所述地址信号，当从所述控制信号接口部提供用于所述存储器芯片的正常操作的命令信号和地址信号时，从所述测试设置部提供用于设置与所述存储器芯片的操作有关的信息的命令信号和地址信号。
2.如权利要求1所述的半导体装置，其中，所述层叠芯片测试部配置成从所述半导体装置的外部接收所述命令信号和所述地址信号。
3.如权利要求1所述的半导体装置，其中，所述控制信号接口部设置在逻辑芯片中且与所述控制信号接收部耦接，所述逻辑芯片与所述存储器芯片层叠，以及所述控制信号接口部配置成将从控制器芯片接收的所述命令信号和所述地址信号传输至所述控制信号接收部。
4.如权利要求1所述的半导体装置，其中，所述测试设置部设置在逻辑芯片中，所述逻辑芯片与所述存储器芯片层叠，以及所述测试设置部配置成储存被提供至所述控制信号接收部的所述命令信号和所述地址信号。
5.如权利要求1所述的半导体装置，其中，所述控制信号接收部配置成响应于输出路径选择信号来将由所述控制信号接收部设置的信息输出至所述层叠芯片测试部、所述控制信号接口部和所述测试设置部之中的一种。
6.一种半导体装置，包括：
逻辑芯片；以及
与所述逻辑芯片层叠的存储器芯片，
其中，所述逻辑芯片包括：
控制信号接口部，其适于从逻辑芯片测试部或控制器芯片任一种接收命令信号和地址信号；以及
测试设置部，其与所述控制信号接口部耦接，并且适于从所述控制信号接口部接收所述命令信号和所述地址信号，
其中，所述存储器芯片包括：
控制信号接收部，其适于通过响应于输入路径选择信号而从层叠芯片测试部、所述控制信号接口部和所述测试设置部之中的一种接收所述命令信号和所述地址信号来设置与所述存储器芯片的操作有关的信息；
其中，当从所述控制信号接口部提供用于所述存储器芯片的正常操作的命令信号和地址信号时，从所述测试设置部提供用于设置与所述存储器芯片的操作有关的信息的命令信号和地址信号。
7.如权利要求6所述的半导体装置，其中，在所述存储器芯片与所述逻辑芯片层叠之前，在响应于所述输入路径选择信号而从所述层叠芯片测试部接收所述命令信号和所述地址信号之后，所述与所述存储器芯片的操作有关的信息由所述存储器芯片设置，以及
其中，在所述存储器芯片与所述逻辑芯片层叠之后，在响应于所述输入路径选择信号而从所述控制信号接口部和所述测试设置部中的一种接收所述命令信号和所述地址信号之后，所述与所述存储器芯片的操作有关的信息由所述存储器芯片设置。
8.如权利要求6所述的半导体装置，其中，所述控制信号接口部配置成通过第一穿通孔将所述命令信号和所述地址信号提供至所述控制信号接收部。
9.如权利要求8所述的半导体装置，其中，所述控制信号接口部包括模式设置单元，所述模式设置单元适于响应于所述命令信号和所述地址信号来设置与所述逻辑芯片的操作有关的信息。
10.如权利要求6所述的半导体装置，其中，所述测试设置部通过第二穿通孔与所述控制信号接收部耦接。
11.如权利要求6所述的半导体装置，其中，所述控制信号接收部包括：
模式设置单元，其适于响应于所述命令信号和所述地址信号来设置所述与所述存储器芯片的操作有关的信息；以及
输入路径选择单元，其适于响应于所述输入路径选择信号来将所述模式设置单元耦接至所述层叠芯片测试部、所述控制信号接口部和所述测试设置部之中的一种。
12.如权利要求11所述的半导体装置，其中，所述控制信号接收部还包括：
输出路径选择单元，其适于响应于输出路径选择信号来将由所述模式设置单元设置的信息输出至所述层叠芯片测试部、所述控制信号接口部和所述测试设置部之中的一种。
13.一种半导体装置，包括：
逻辑芯片；以及
与所述逻辑芯片层叠的存储器芯片，
其中，所述逻辑芯片包括：
控制信号接口部，其适于从逻辑芯片测试部和控制器芯片接收命令信号和地址信号；以及
测试设置部，所述测试设置部适于储存用于设置与所述存储器芯片的操作有关的信息的所述命令信号和所述地址信号，其中，所述测试设置部配置成从所述控制信号接口部接收所述命令信号和所述地址信号，当从所述控制信号接口部提供用于所述存储器芯片的正常操作的命令信号和地址信号时，从所述测试设置部提供用于设置与所述存储器芯片的操作有关的信息的命令信号和地址信号，以及
其中，所述存储器芯片包括：
彼此独立操作的第一沟道区和第二沟道区；以及
沟道选择部，其适于响应于沟道选择信号来将所述测试设置部与所述第一沟道区或所述第二沟道区任一种耦接，以及
其中，所述第一沟道区和所述第二沟道区包括：第一控制信号接收部和第二控制信号接收部，所述第一控制信号接收部和所述第二控制信号接收部适于基于所述命令信号和所述地址信号分别设置与所述第一沟道区和所述第二沟道区中的对应一个的操作有关的信息。
14.如权利要求13所述的半导体装置，其中，所述控制信号接口部配置成通过第一穿通孔将所述命令信号和所述地址信号发送至所述第一控制信号接收部和所述第二控制信号接收部。
15.如权利要求13所述的半导体装置，其中，所述测试设置部配置成通过第二穿通孔将所述命令信号和所述地址信号提供至所述沟道选择部。
16.如权利要求13所述的半导体装置，其中，所述第一控制信号接收部包括：
输入路径选择单元，其适于响应于输入路径选择信号来从层叠芯片测试部、所述控制信号接口部和所述沟道选择部之中的一种接收所述命令信号和所述地址信号；以及
模式设置单元，其适于基于从所述输入路径选择单元输出的所述命令信号和所述地址信号设置与所述第一沟道区的操作有关的信息。
17.如权利要求16所述的半导体装置，其中，所述第一控制信号接收部还包括：
输出路径选择单元，其适于响应于输出路径选择信号来将由所述模式设置单元设置的信息输出至所述层叠芯片测试部、所述控制信号接口部和所述沟道选择部之中的一种。
18.如权利要求13所述的半导体装置，其中，所述第二控制信号接收部包括：
输入路径选择单元，其适于响应于输入路径选择信号来从层叠芯片测试部、所述控制信号接口部和所述沟道选择部之中的一种接收所述命令信号和所述地址信号；以及
模式设置单元，其适于基于从所述输入路径选择单元输出的所述命令信号和所述地址信号设置与所述第二沟道区的操作有关的信息。
19.如权利要求18所述的半导体装置，其中，所述第二控制信号接收部还包括：
输出路径选择单元，其适于响应于输出路径选择信号来将由所述模式设置单元设置的信息输出至所述层叠芯片测试部、所述控制信号接口部和所述沟道选择部之中的一种。
CN201410578397.2A 2014-03-10 2014-10-24 能通过各种路径输入信号的层叠半导体装置和半导体系统 Active CN104916305B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2014-0027735 2014-03-10
KR1020140027735A KR102207562B1 (ko) 2014-03-10 2014-03-10 다양한 경로로 신호 입력이 가능한 적층 반도체 장치 및 반도체 시스템

Publications (2)

Publication Number Publication Date
CN104916305A CN104916305A (zh) 2015-09-16
CN104916305B true CN104916305B (zh) 2019-03-19

Family

ID=54018000

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410578397.2A Active CN104916305B (zh) 2014-03-10 2014-10-24 能通过各种路径输入信号的层叠半导体装置和半导体系统

Country Status (3)

Country Link
US (1) US9324380B2 (zh)
KR (1) KR102207562B1 (zh)
CN (1) CN104916305B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160027349A (ko) * 2014-08-28 2016-03-10 에스케이하이닉스 주식회사 반도체장치 및 이를 포함하는 반도체시스템
US11295506B2 (en) * 2015-09-16 2022-04-05 Tmrw Foundation Ip S. À R.L. Chip with game engine and ray trace engine
KR102449022B1 (ko) * 2015-11-05 2022-09-29 에스케이하이닉스 주식회사 적층형 반도체 메모리 및 이를 포함하는 반도체 시스템
KR102449034B1 (ko) 2016-01-19 2022-09-30 에스케이하이닉스 주식회사 반도체 장치
KR102433331B1 (ko) * 2017-12-26 2022-08-18 에스케이하이닉스 주식회사 집적회로 칩
KR102543177B1 (ko) 2018-03-12 2023-06-14 삼성전자주식회사 고 대역폭 메모리 장치 및 이 장치를 포함하는 시스템 장치
US11301951B2 (en) 2018-03-15 2022-04-12 The Calany Holding S. À R.L. Game engine and artificial intelligence engine on a chip
KR102532995B1 (ko) * 2018-03-26 2023-05-17 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR20200112041A (ko) * 2019-03-20 2020-10-05 에스케이하이닉스 주식회사 적층형 반도체 장치 및 그의 테스트 방법
JP7226055B2 (ja) * 2019-04-17 2023-02-21 富士通株式会社 半導体装置およびシステム
US11625884B2 (en) 2019-06-18 2023-04-11 The Calany Holding S. À R.L. Systems, methods and apparatus for implementing tracked data communications on a chip

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103543351A (zh) * 2012-07-11 2014-01-29 台湾积体电路制造股份有限公司 用于测试堆叠管芯的系统和方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000030464A (ja) 1998-07-15 2000-01-28 Mitsubishi Electric Corp 半導体記憶装置
EP3540736B1 (en) * 2006-12-14 2023-07-26 Rambus Inc. Multi-die memory device
US7698470B2 (en) * 2007-08-06 2010-04-13 Qimonda Ag Integrated circuit, chip stack and data processing system
KR100907254B1 (ko) 2007-08-30 2009-07-10 한국전자통신연구원 Ｉｅｅｅ 1500 래퍼를 갖는 시스템 온 칩 및 그것의 내부지연 테스트 방법
KR101751045B1 (ko) * 2010-05-25 2017-06-27 삼성전자 주식회사 3ｄ 반도체 장치
KR20120074897A (ko) * 2010-12-28 2012-07-06 에스케이하이닉스 주식회사 모드레지스터세트를 구비하는 반도체 메모리 장치
KR101854243B1 (ko) * 2011-05-16 2018-05-03 삼성전자주식회사 적층 메모리 장치, 및 이를 포함하는 메모리 시스템
KR20140008745A (ko) * 2012-07-11 2014-01-22 삼성전자주식회사 자기 메모리 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103543351A (zh) * 2012-07-11 2014-01-29 台湾积体电路制造股份有限公司 用于测试堆叠管芯的系统和方法

Also Published As

Publication number Publication date
US20150255131A1 (en) 2015-09-10
CN104916305A (zh) 2015-09-16
KR20150106024A (ko) 2015-09-21
KR102207562B1 (ko) 2021-01-27
US9324380B2 (en) 2016-04-26

Similar Documents

Publication Publication Date Title
CN104916305B (zh) 能通过各种路径输入信号的层叠半导体装置和半导体系统
US10770124B2 (en) Memory device comprising programmable command-and-address and/or data interfaces
US10658297B2 (en) Metal-nitride-free via in stacked memory
CN102486931B (zh) 多通道半导体存储器装置以及包括该装置的半导体装置
US8717796B2 (en) Memory dies, stacked memories, memory devices and methods
US7830692B2 (en) Multi-chip memory device with stacked memory chips, method of stacking memory chips, and method of controlling operation of multi-chip package memory
US20100078635A1 (en) Semiconductor device
CN106782665A (zh) 层叠存储器件及包括其的半导体存储系统
KR20110078189A (ko) 적층 구조의 반도체 칩들을 구비하는 메모리 카드 및 메모리 시스템
KR20180064824A (ko) 내부 신호 라인들을 테스트하는 멀티 칩 패키지
US20140328104A1 (en) Semiconductor device
CN107039059A (zh) 存储器封装，包括其的存储器模块及存储器封装操作方法
TW202145492A (zh) 包括堆疊在控制器晶粒上方的核心晶粒的堆疊封裝件
US20230046050A1 (en) Signal routing between memory die and logic die
CN105988958B (zh) 半导体器件和包括半导体器件的半导体系统
US9685422B2 (en) Semiconductor package device
CN103377713B (zh) 半导体器件和包括半导体器件的半导体系统
US9589670B2 (en) Input circuit of three-dimensional semiconductor apparatus capable of enabling testing and direct access
CN105632545B (zh) 一种3d内存芯片
TWI621227B (zh) 具有通孔的半導體裝置
KR20210043216A (ko) 적층 메모리 장치 및 이를 포함하는 메모리 시스템
CN110364195A (zh) 存储器件以及包括其的存储系统
CN105226034B (zh) 半导体封装体
US11204718B2 (en) Apparatuses, systems, and methods to store pre-read data associated with a modify-write operation
US11443824B2 (en) Memory device including test control circuit

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant