CN103377713B - 半导体器件和包括半导体器件的半导体系统 - Google Patents

半导体器件和包括半导体器件的半导体系统 Download PDF

Info

Publication number
CN103377713B
CN103377713B CN201210445118.6A CN201210445118A CN103377713B CN 103377713 B CN103377713 B CN 103377713B CN 201210445118 A CN201210445118 A CN 201210445118A CN 103377713 B CN103377713 B CN 103377713B
Authority
CN
China
Prior art keywords
global lines
test
data
chip
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210445118.6A
Other languages
English (en)
Other versions
CN103377713A (zh
Inventor
全炳得
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mimi Ip Co ltd
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN103377713A publication Critical patent/CN103377713A/zh
Application granted granted Critical
Publication of CN103377713B publication Critical patent/CN103377713B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C2029/2602—Concurrent test

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种半导体器件和包括半导体器件的半导体系统，所述半导体器件包括电耦接的两个或更多个存储芯片。存储芯片中的每个包括全局线、MUX单元、选择单元和输出单元。全局线传送储存在存储器单元中的数据。MUX单元接收加载在全局线上的数据以输出测试数据。选择单元插入在两个或更多个全局线中，并且被配置成在测试模式下输出测试数据而不输出加载在两个或更多个全局线上的数据。输出单元耦接至全局线，并且被配置成在正常模式下输出数据，以及在测试模式下基于与存储芯片有关的信息而将从连接至选择单元的两个或更多个全局线中的任一个接收的测试数据输出至I/O焊盘。

Description

半导体器件和包括半导体器件的半导体系统
相关申请的交叉引用
本申请要求2012年4月20日向韩国知识产权局提交的韩国专利申请No.10-2012-0041364的优先权，其全部内容通过引用合并于此。
技术领域
本发明涉及半导体设计技术，更具体而言，涉及能够执行存储器测试的半导体器件和包括半导体器件的半导体系统。
背景技术
通常，在诸如DRAM的半导体存储器件中必须准确地执行数据读取操作和数据写入操作。为了保持准确，存储芯片中应当不存在故障的存储器单元。根据半导体技术趋于高集成的趋势，集成在一个存储芯片中的存储器单元的数目正在增加。因此，即使有先进的制造工艺，故障的存储器单元可能存在于芯片中的机率也在增加。如果没有准确地测试出这种故障的存储器单元，则可能导致半导体存储器件的可靠性恶化。
在半导体存储器件的测试操作中，如果针对每个存储器单元执行测试操作，则用于测试高集成的半导体存储器件所花费的时间会增加，导致成本增加。因此，需要用于减少测试半导体存储器件所花费的时间的器件和方法。
发明内容
在本发明的一个实施例中，一种半导体器件包括电耦接的两个或更多个存储芯片。存储芯片中的每个包括：多个全局线，所述多个全局线被配置成传送储存在存储器单元中的多个数据；MUX单元，所述MUX单元被配置成接收加载在多个全局线上的多个数据以输出测试数据；选择单元，所述选择单元插入在多个全局线中的两个或更多个全局线中，并且被配置成在测试模式下输出测试数据而不输出加载在两个或更多个全局线上的数据；以及输出单元，所述输出单元耦接至多个全局线，并且被配置成在正常模式下输出多个数据，以及在测试模式下基于与存储芯片有关的信息来输出从耦接至选择单元的两个或更多个全局线中的任一个接收的测试数据。
在本发明的一个实施例中，一种半导体器件包括电耦接的两个或更多个存储芯片。存储芯片中的每个包括：多个全局线，所述多个全局线被配置成传送储存在存储器单元中的多个数据；MUX单元，所述MUX单元被配置成接收加载在多个全局线上的多个数据以输出测试数据；选择单元，所述选择单元插入在多个全局线中的两个或更多个全局线中，并且被配置成在测试模式下输出测试数据而不输出加载在两个或更多个全局线上的数据；控制单元，所述控制单元被配置成响应于测试模式信号而基于接收到的芯片信息来产生输出使能信号和两个或更多个测试输出使能信号；以及输出单元，所述输出单元被配置成包括连接在全局线与I/O焊盘之间的多个控制缓冲器，其中，多个控制缓冲器之中的与连接至选择单元的两个或更多个全局线相连接的控制缓冲器由相应的测试输出使能信号来控制，而其余的控制缓冲器由输出使能信号来控制。
在本发明的一个实施例中，一种半导体系统包括：控制器，所述控制器被配置成将对于相应的存储芯片唯一的芯片信息传送至相应的存储芯片；以及两个或更多个存储芯片，所述两个或更多个存储芯片通过半导体芯片穿通线而电耦接，其中，存储芯片中的每个包括：多个全局线，所述多个全局线被配置成传送储存在存储器单元中的多个数据；MUX单元，所述MUX单元被配置成接收加载在多个全局线上的多个数据以输出测试数据；选择单元，所述选择单元插入在多个全局线中的两个或更多个全局线中，并且被配置成在测试模式下输出测试数据而不输出加载在两个或更多个全局线上的数据；以及输出单元，所述输出单元耦接至多个全局线，并且被配置成在正常模式下输出多个数据，以及在测试模式下基于芯片信息而输出从连接至选择单元的两个或更多个全局线中的任一个接收的测试数据。
附图说明
结合附图来描述特征、方面和实施例，其中：
图1是根据本发明的一个实施例的半导体器件的电路图；
图2是说明根据本发明的一个实施例的半导体系统的示图；
图3是说明图2所示的第一存储芯片的详细实施例的电路图；
图4是说明图3所示的MUX单元的详细实施例的框图；以及
图5是说明图3所示的控制单元的详细实施例的电路图。
具体实施方式
在下文中，将参照附图通过各种实施例来描述根据本发明的半导体器件和包括半导体器件的半导体系统。
图1是根据本发明的一个实施例的半导体器件的电路图。
根据本发明的本实施例的图1中的半导体器件是示出了数据输出路径的一个半导体存储芯片。
半导体器件包括被配置成传送储存在存储器单元中的数据DOUT<0~127>的多个全局线GIO<0~127>，以及连接至全局线GIO<0~127>并且被配置成将数据DOUT<0~127>驱动至I/O焊盘DQ<0~127>的输出单元40。被配置成传送数据DOUT<0~127>的缓冲器BUF1~BUF128可以被包括在全局线GIO<0~127>与输出单元40之间。
出于存储器单元测试的目的，半导体器件还可以包括MUX（多路复用器）单元10、选择单元30和控制单元50。
MUX单元10接收加载在相应的全局线GIO<0~127>上的数据DOUT<0~127>。MUX单元10响应于列地址YA<7,8,9,11>来选择接收到的数据DOUT<0~127>并输出测试数据MDOUT<0~7>。
具体地，MUX单元10包括MUX（多路复用器），MUX被配置成将全局线GIO<0~127>分成相应的组，每个组具有特定的数目，并且MUX被配置成响应于列地址YA<7,8,9,11>而针对每个组将加载在全局线GIO上的数据DOUT中的任一个输出作为测试数据MDOUT中的一个。在图1所描述的本发明的一个实施例中，128个全局线GIO<0~127>分成总共8个组，每个组包括16个全局线，并且8个组输出相应的测试数据MDOUT<0~7>。每个组是否将选择加载在16个全局线（例如GIO<0~15>）上的数据（例如DOUT<0~15>）中的任一个以输出作为测试数据（例如MDOUT<0>）由具有4个比特的列地址YA<7,8,9,11>来决定。
选择单元30与选自多个全局线GIO<0~127>之中的被配置成在测试模式下输出测试数据MDOUT而不输出数据DOUT的某些全局线GIO连接。在正常模式下，选择单元30将加载在相关的全局线GIO上的数据DOUT传送至输出单元40，而在测试模式下，选择单元30将从MUX单元10输出的测试数据MDOUT传送至输出单元40，而不是将加载在相关的全局线GIO上的数据DOUT传送至输出单元40。
在图1的实施例中，选择单元30的数量是8，因为测试数据MDOUT<0~7>的数量是8。如图所示，8个选择单元30中的一个连接至第五全局线GIO<4>。具体地，选择单元30包括被配置成输出测试模式信号TM或反相的测试模式信号TM的第一反相器IV1和第二反相器IV2。选择单元30可以包括被配置成根据测试模式信号TM的状态来选择并输出第五数据DOUT<4>或第一测试数据MDOUT<0>的第一控制反相器CIV1和第二控制反相器CIV2。这里，还可以包括被配置成缓冲第一测试数据MDOUT<0>的缓冲器BUF129。
以下描述详细操作。当测试模式信号TM被去激活时，选择并输出第五数据DOUT<4>，因为第一控制反相器CIV1被激活。相反地，当测试模式信号TM被激活时，选择并输出第一测试数据MDOUT<0>，因为第二控制反相器CIV2被激活。对于第二至第八测试数据MDOUT<1~7>，可以根据相同的逻辑来选择并输出相关的数据。
输出单元40包括与相应的全局线GIO<0~127>连接的多个控制缓冲器CBUF1~CBUF128。在正常模式下，所有的控制缓冲器CBUF1~CBUF128都被激活并且被配置成将所有的数据DOUT<0~127>输出至I/O焊盘DQ<0~127>。在测试模式下，只有接收测试数据MDOUT<0~7>中的一个的控制缓冲器被激活并且被配置成输出测试数据MDOUT<0~7>中的一个，而其余的控制缓冲器都被去激活。如图所示，仅输出第一测试数据MDOUT<0>的第五控制缓冲器CBUF5被激活，而其余的控制缓冲器CBUF1~CBUF4和CBUF6~CBUF16都被去激活。
控制单元50产生用于控制是否将激活输出单元40的控制缓冲器CBUF1~CBUF128的输出使能信号OUTEN和测试输出使能信号OUTEN4。输出使能信号OUTEN控制不接收测试数据MDOUT<0~7>的其余的控制缓冲器，而测试输出使能信号OUTEN4控制接收测试数据MDOUT<0~7>的控制缓冲器。
输出使能信号OUTEN仅在正常模式下被激活，而在测试模式下被去激活。相反地，测试输出使能信号OUTEN4在正常模式下和在测试模式下都被激活。具体地，控制单元50可以包括第一或非门NR1和第三反相器IV3，第一或非门NR1被配置成响应于输出控制信号OUTENB和测试模式信号TM而产生输出使能信号OUTEN，第三反相器IV3被配置成响应于输出控制信号OUTENB而产生测试输出使能信号OUTEN4。输出控制信号OUTENB在半导体器件执行输出操作时被激活。
根据本发明的本实施例的半导体器件在正常模式下将数据DOUT<0~127>输出至相应的I/O焊盘DQ<0~127>，而在测试模式下经由与测试数据的数目相对应的特定I/O焊盘（例如DQ<4>）来输出测试数据MDOUT<0~7>中的每个。根据本发明，在测试模式下，八个测试数据MDOUT<0~7>可以经由相关的八个I/O焊盘来输出。这里，如果交替地选择列地址YA<7,8,9,11>，则可以经由16个读取操作来读取所有的128个数据DOUT<0~127>。
随着半导体器件的处理容量和处理速度的改进，已经开发出一种将多个半导体器件封装成一体的系统级封装（system-in package）。系统级封装从外表上看是单个半导体器件，但内部操作为多个半导体器件互连的单个系统。对于存储器，可以通过将多个存储芯片和控制器互连来制造系统级封装。
图2是说明根据本发明的一个实施例的半导体系统的示图。在图2中，半导体系统包括控制器和第一至第四存储芯片。第一至第四存储芯片电耦接，使得控制器可以控制第一至第四存储芯片。使用半导体芯片穿通线以同时将信号传送至多个存储芯片。通常，半导体芯片利用硅晶片来制造，因此半导体芯片穿通线也称为穿通硅通孔（TSV）。在图2中置于底部的第一存储芯片经由多个I/O焊盘DQ0~127和S<0:1>连接至控制器。
对如上所述的在封装状态下的包括多个存储芯片的半导体器件执行存储器单元测试。在前述单个存储芯片的情况下，利用经由特定的I/O焊盘将从一个存储芯片产生的测试数据输出的方法来执行测试。如果在不进行调适的情况下将此方法应用于多芯片封装，则会产生用于执行测试所花费的时间大大增加的问题，这是因为必须在测试过一个存储芯片之后才能测试下一个存储芯片。因此，需要一种能够同时测试多个层叠的存储芯片的方法。
图3是说明被配置成同时测试多个层叠存储芯片的第一存储芯片的详细实施例的电路图。除了第一存储芯片以外，根据本实施例的存储芯片的结构和操作可以应用于所有的层叠存储芯片。
图3所示的第一存储芯片包括被配置成传送储存在存储器单元中的相应数据DOUT<0~127>的多个全局线GIO<0~127>，以及连接至全局线GIO<0~127>并且被配置成将数据DOUT<0~127>驱动至相应的I/O焊盘DQ<0~127>的输出单元400。用于传送相应数据DOUT<0~127>的缓冲器BUF1~BUF128还可以被包括在全局线GIO<0~127>与输出单元400之间。
对于存储器单元测试，半导体器件还可以包括MUX单元100、选择单元300和控制单元500。
MUX单元100接收加载在全局线GIO<0~127>上的数据DOUT<0~127>。MUX单元100响应于列地址YA<7,8,9,11>来选择接收到的数据DOUT<0~127>并且输出测试数据MDOUT<0~7>。
具体地，MUX单元100包括第一至第八MUX 110~180，第一至第八MUX 110~180被配置成将全局线GIO<0~127>分成相应的组，每个组具有特定的数目，并且每个MUX响应于列地址YA<7,8,9,11>而将加载在相关全局线GIO上的数据DOUT中的任一个输出作为相关的测试数据MDOUT，如图4所示。在本实施例中，128个全局线GIO<0~127>分成总共8个组，每个组包括16个全局线，并且8个组输出相应的测试数据MDOUT<0~7>。例如，在第一MUX 110的情况下，第一MUX 110是否将要选择加载在16个全局线（例如GIO<0~15>）上的数据DOUT<0~15>中的任一个以输出选中的数据作为测试数据MDOUT<0>由具有4比特的列地址YA<7,8,9,11>来决定。
选择单元300与选自多个全局线GIO<0~127>之中的被配置成在测试模式下输出测试数据MDOUT而不输出数据DOUT的某些全局线GIO连接。在正常模式下，选择单元300在不进行变化的情况下将加载在相关全局线GIO上的数据DOUT传送至输出单元400，而在测试模式下，选择单元300将从MUX单元100输出的测试数据MDOUT传送至输出单元400，而不将加载在相关全局线GIO上的数据DOUT传送至输出单元400。
根据图3所示的实施例的选择单元300的数量是8，因为测试数据MDOUT<0~7>的数量是8。与图1所示的实施例不同，选择单元300中的每个连接至与层叠的存储芯片的数量相等的某些全局线GIO。在本实施例中，因为层叠了四个存储芯片，所以用于接收第一测试数据MDOUT<0>的选择单元300连接至第五至第八全局线GIO<4~7>，如图3所示。同样地，被配置成分别接收第二至第八测试数据MDOUT<1~7>的选择单元300中的每个将连接至四个全局线GIO。
具体地，选择单元300包括被配置成输出测试模式信号TM或反相的测试模式信号TM的第一反相器IV1和第二反相器IV2。选择单元300可以包括被配置成根据测试模式信号TM的状态来选择并输出第五数据DOUT<4>或第一测试数据MDOUT<0>的第一控制反相器CIV1和第二控制反相器CIV2、被配置成根据测试模式信号TM的状态来选择并输出第六数据DOUT<5>或第一测试数据MDOUT<0>的第三控制反相器CIV3和第四控制反相器CIV4、被配置成根据测试模式信号TM的状态来选择并输出第七数据DOUT<6>或第一测试数据MDOUT<0>的第五控制反相器CIV5和第六控制反相器CIV6、以及被配置成根据测试模式信号TM的状态来选择并输出第八数据DOUT<7>或第一测试数据MDOUT<0>的第七控制反相器CIV7和第八控制反相器CIV8。这里，还可以包括被配置成缓冲第一测试数据MDOUT<0>的缓冲器BUF129。
以下描述详细操作。当测试模式信号TM被去激活时，选择并输出第五至第八数据DOUT<4~7>，因为第一、第三、第五和第七控制反相器CIV1、CIV3、CIV5和CIV7被激活。相反地，当测试模式信号TM被激活时，选择并输出第一测试数据MDOUT<0>，因为第二、第四、第六和第八控制反相器CIV2、CIV4、CIV6和CIV8被激活。在第二至第八测试数据MDOUT<1~7>的情况下，可以根据相同的逻辑来选择并输出相关的数据。
输出单元400包括与相应的全局线GIO<0~127>连接的多个控制缓冲器CBUF1~CBUF128。在正常模式下，所有的控制缓冲器CBUF1~CBUF128都被激活并且被配置成将所有的数据DOUT<0~127>输出至I/O焊盘DQ<0~127>。在测试模式下，只有接收测试数据MDOUT<0~7>的控制缓冲器被激活并且被配置成输出测试数据MDOUT<0~7>，而其余的控制缓冲器都被去激活。如图所示，仅用于输出第一测试数据MDOUT<0>的第五至第八控制缓冲器CBUF5~CBUF8被激活，而其余的控制缓冲器CBUF1~CBUF4和CBUF9~CBUF16都被去激活。以同样的方式，控制第二至第八测试数据MDOUT<1~7>。
控制单元500产生用于控制是否将要激活输出单元400的控制缓冲器CBUF1~CBUF128的输出使能信号OUTEN和多个测试输出使能信号OUTEN4~OUTEN7。输出使能信号OUTEN控制不接收测试数据MDOUT<0~7>的其余的控制缓冲器。相反地，多个测试输出使能信号OUTEN4~OUTEN7控制接收测试数据MDOUT<0~7>的控制缓冲器。在测试模式下，测试输出使能信号OUTEN4~OUTEN7基于相应的存储芯片而被激活。
输出使能信号OUTEN仅在正常模式下被激活，而在测试模式下被去激活。相反地，测试输出使能信号OUTEN4~OUTEN7在正常模式下和测试模式下都被激活。控制单元500响应于输出控制信号OUTENB和测试模式信号TM的状态而从控制器接收芯片信息S<0:1>以产生输出使能信号OUTEN和多个测试输出使能信号OUTEN4~OUTEN7。这里，从控制器接收的芯片信息S<0:1>在存储芯片中被设定得不同，芯片信息S<0:1>中的每个对于每个存储芯片是唯一的。输出控制信号OUTENB在半导体器件执行输出操作时被激活。
具体地，控制单元500包括芯片选择信号发生器510和输出使能信号发生器530，如图5所示。
芯片选择信号发生器510将芯片信息S<0:1>译码成第一至第四芯片选择信号CID<0~3>。因此，在特定的存储芯片中，仅激活特定的芯片选择信号CID，所述特定的芯片选择信号CID根据对于特定的存储芯片而言唯一的芯片信息S而来。
输出使能信号发生器530响应于输出控制信号OUTENB和测试模式信号TM来产生输出使能信号OUTEN和与第一至第四芯片选择信号CID<0~3>相对应的第一至第四测试输出使能信号OUTEN4~OUTEN7。
当测试模式信号TM在输出控制信号OUTENB被激活的状态下被去激活时，输出使能信号OUTEN和第一至第四测试输出使能信号OUTEN4~OUTEN7被激活。因此，输出单元400的所有的控制缓冲器CBUF1~CBUF128都被激活，并且因此将数据DOUT<0~127>输出至相应的I/O焊盘DQ<0~127>。
相反地，当测试模式信号TM在输出控制信号OUTENB被激活的状态下被激活时，输出使能信号OUTEN被去激活，而第一至第四测试输出使能信号OUTEN4~OUTEN7中的每个响应于芯片选择信号CID<0~3>中的每个的激活状态而被激活。例如，在第一存储芯片的情况下，第一测试输出使能信号OUTEN4被激活。在第二存储芯片的情况下，第二测试输出使能信号OUTEN5被激活。在第三存储芯片的情况下，第三测试输出使能信号OUTEN6被激活。在第四存储芯片的情况下，第四测试输出使能信号OUTEN7被激活。
具体地，输出使能信号发生器530可以包括反相器IV4和多个或非门NR129~NR137。
反相器IV4将测试模式信号TM反相，并且输出反相的测试模式信号TM。
第一至第四或非门NR129~NR132分别接收反相的测试模式信号TM和第一至第四芯片选择信号CID<0~3>。
第五至第八或非门NR133~NR136响应于输出控制信号OUTENB和第一至第四或非门NR129~NR132的相应的输出信号来产生第一至第四测试输出使能信号OUTEN4~OUTEN7。
第九或非门NR137响应于输出控制信号OUTENB和测试模式信号TM来产生输出使能信号OUTEN。
因此，当测试模式信号TM在输出控制信号OUTENB被激活的状态下被去激活时，输出使能信号OUTEN和第一至第四测试输出使能信号OUTEN4~OUTEN7全部都被激活。相反地，当测试模式信号TM在输出控制信号OUTENB被激活的状态下被激活时，输出使能信号OUTEN被去激活，而测试输出使能信号OUTEN4~OUTEN7中的每个响应于芯片选择信号CID<0~3>中的每个的激活状态而被激活。
图3所示的存储芯片还可以包括阻挡单元200，所述阻挡单元200用于在测试模式信号TM被激活时阻挡来自全局线GIO<0~127>的数据DOUT<0~127>的传输。因为在执行测试模式时阻挡了对全局线GIO<0~127>中的数据的驱动，所以可以减少电流消耗。
具体地，阻挡单元200可以包括多个或非门NR1~NR128。或非门NR1~NR128接收测试模式信号TM和加载在全局线GIO<0~127>上的相应的数据DOUT<0~127>。
因此，根据本发明的本实施例的半导体器件在正常模式下经由I/O焊盘DQ<0~127>输出一个存储芯片的数据DOUT<0~127>，并且在测试模式下经由与测试数据的数量相对应的特定I/O焊盘DQ<4,5,6,7>来同时输出所有的层叠存储芯片的测试数据MDOUT<0~7>。根据本实施例，在测试模式下，可以经由I/O焊盘同时输出相应存储芯片的八个测试数据MDOUT<0~7>。这里，通过交替地选择列地址YA<7,8,9,11>，可以通过16个读取操作来读取存储芯片中的每个的128个数据DOUT<0~127>。
虽然以上已经描述了某些实施例，但本领域的技术人员会理解这些描述的实施例仅是示例性的。因此，本文所述的半导体器件和包括半导体器件的半导体系统不应当限于描述的实施例。确切地说，本文所述的半导体器件和包括半导体器件的半导体系统应当仅根据所附权利要求书并结合以上说明书和附图来限定。

Claims (18)

1.一种半导体器件，包括：
通过半导体芯片穿通线电耦接的两个或更多个存储芯片，
其中，所述存储芯片中的每个包括：
多个全局线，所述多个全局线被配置成传送储存在存储器单元中的多个数据；
多路复用器MUX单元，所述MUX单元被配置成接收加载在所述多个全局线上的所述多个数据以输出测试数据；
选择单元，所述选择单元插入在所述多个全局线中的两个或更多个全局线中，并且被配置成在测试模式下输出所述测试数据而不输出加载在所述两个或更多个全局线上的数据；以及
输出单元，所述输出单元耦接至所述多个全局线，并且被配置成在正常模式下输出所述多个数据，以及在所述测试模式下基于与所述存储芯片有关的信息来输出从耦接至所述选择单元的所述两个或更多个全局线中的任一个接收的测试数据。
2.如权利要求1所述的半导体器件，其中，相应的存储芯片的输出单元共同地电连接至I/O焊盘。
3.如权利要求2所述的半导体器件，还包括阻挡单元，所述阻挡单元被配置成在所述测试模式下阻挡所述多个全局线的数据的传输。
4.如权利要求2所述的半导体器件，其中：
所述输出单元包括与相应的全局线连接的多个控制缓冲器，并且
在所述测试模式下，所述多个控制缓冲器之中的用于接收所述测试数据的控制缓冲器被激活，而其余的控制缓冲器都被去激活。
5.一种半导体器件，包括：
通过半导体芯片穿通线电耦接的两个或更多个存储芯片，
其中，所述存储芯片中的每个包括：
多个全局线，所述多个全局线被配置成传送储存在存储器单元中的多个数据；
多路复用器MUX单元，所述MUX单元被配置成接收加载在所述多个全局线上的所述多个数据以输出测试数据；
选择单元，所述选择单元插入在所述多个全局线中的两个或更多个全局线中，并且被配置成在测试模式下输出所述测试数据而不输出加载在所述两个或更多个全局线上的数据；
控制单元，所述控制单元被配置成响应于测试模式信号而基于接收到的芯片信息来产生输出使能信号和两个或更多个测试输出使能信号；以及
输出单元，所述输出单元被配置成包括连接在所述全局线与I/O焊盘之间的多个控制缓冲器，
其中，所述多个控制缓冲器之中的与连接至所述选择单元的所述两个或更多个全局线相连接的控制缓冲器由相应的测试输出使能信号来控制，而其余的控制缓冲器由所述输出使能信号来控制。
6.如权利要求5所述的半导体器件，其中，所述存储芯片共用所述I/O焊盘。
7.如权利要求6所述的半导体器件，其中，所述存储芯片接收唯一的芯片信息。
8.如权利要求6所述的半导体器件，还包括阻挡单元，所述阻挡单元被配置成在所述测试模式信号被激活时阻挡所述多个全局线的数据的传输。
9.如权利要求6所述的半导体器件，其中，所述控制单元包括：
芯片选择信号发生器，所述芯片选择信号发生器被配置成将所述芯片信息译码成多个芯片选择信号；以及
输出使能信号发生器，所述输出使能信号发生器被配置成响应于所述多个芯片选择信号和所述测试模式信号来产生所述输出使能信号以及与相应的芯片选择信号相对应的测试输出使能信号。
10.如权利要求9所述的半导体器件，其中，所述芯片选择信号发生器激活所述多个芯片选择信号之中的与相关的存储芯片相对应的芯片选择信号。
11.如权利要求9所述的半导体器件，其中：
当所述测试模式信号被去激活时，所述输出使能信号发生器激活所述输出使能信号和所述测试输出使能信号；以及
当所述测试模式信号被激活时，所述输出使能信号发生器响应于所述芯片选择信号中的每个的激活状态而去激活所述输出使能信号并且激活所述测试输出使能信号中的每个。
12.如权利要求6所述的半导体器件，其中，所述MUX单元包括多个MUX，所述多个MUX被配置成将所述多个全局线分成组，每个MUX被配置成响应于列地址而将加载在所述全局线上的数据中的一个输出作为所述测试数据中的一个。
13.如权利要求12所述的半导体器件，其中，多个选择单元从所述多个MUX单元接收相应的测试数据。
14.如权利要求13所述的半导体器件，其中，多个输出单元基于相应的选择单元来接收相应的测试数据。
15.一种半导体系统，包括：
控制器，所述控制器被配置成将对于相应的存储芯片唯一的芯片信息传送至相应的存储芯片；以及
两个或更多个存储芯片，所述两个或更多个存储芯片通过半导体芯片穿通线而电耦接，
其中，所述存储芯片中的每个包括：
多个全局线，所述多个全局线被配置成传送储存在存储器单元中的多个数据；
多路复用器MUX单元，所述MUX单元被配置成接收加载在所述多个全局线上的所述多个数据以输出测试数据；
选择单元，所述选择单元插入在所述多个全局线中的两个或更多个全局线中，并且被配置成在测试模式下输出所述测试数据而不输出加载在所述两个或更多个全局线上的数据；以及
输出单元，所述输出单元耦接至所述多个全局线，并且被配置成在正常模式下输出所述多个数据，以及在所述测试模式下基于所述芯片信息而输出从连接至所述选择单元的所述两个或更多个全局线中的任一个接收的测试数据。
16.如权利要求15所述的半导体系统，其中，所述存储芯片共用I/O焊盘。
17.如权利要求16所述的半导体系统，还包括阻挡单元，所述阻挡单元被配置成在所述测试模式下阻挡所述多个全局线的数据的传输。
18.如权利要求17所述的半导体系统，其中：
所述输出单元包括与相应的全局线连接的多个控制缓冲器；以及
在所述测试模式下，所述多个控制缓冲器之中的用于接收所述测试数据的控制缓冲器被激活，而其余的控制缓冲器被去激活。
CN201210445118.6A 2012-04-20 2012-11-08 半导体器件和包括半导体器件的半导体系统 Active CN103377713B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2012-0041364 2012-04-20
KR1020120041364A KR101889509B1 (ko) 2012-04-20 2012-04-20 반도체 장치 및 이를 포함하는 반도체 시스템

Publications (2)

Publication Number Publication Date
CN103377713A CN103377713A (zh) 2013-10-30
CN103377713B true CN103377713B (zh) 2018-01-02

Family

ID=49380002

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210445118.6A Active CN103377713B (zh) 2012-04-20 2012-11-08 半导体器件和包括半导体器件的半导体系统

Country Status (4)

Country Link
US (2) US9042192B2 (zh)
KR (1) KR101889509B1 (zh)
CN (1) CN103377713B (zh)
TW (1) TWI553652B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6374008B2 (ja) * 2014-09-12 2018-08-15 東芝メモリ株式会社 記憶装置
KR20160034698A (ko) * 2014-09-22 2016-03-30 에스케이하이닉스 주식회사 반도체장치 및 이를 포함하는 반도체시스템
KR20180106491A (ko) * 2017-03-20 2018-10-01 에스케이하이닉스 주식회사 반도체장치
CN112100010B (zh) * 2020-08-19 2022-06-28 珠海海奇半导体有限公司 一种适应多封装的dft测试端口分配方法、芯片及测试方法
CN113921056A (zh) * 2021-09-30 2022-01-11 武汉新芯集成电路制造有限公司 存储器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101256841A (zh) * 2007-01-09 2008-09-03 三星电子株式会社 能减少测试时间的并行位测试装置和并行位测试方法
CN101369465A (zh) * 2007-08-14 2009-02-18 恩益禧电子股份有限公司 使用逻辑芯片的半导体器件

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5315553A (en) * 1991-06-10 1994-05-24 Texas Instruments Incorporated Memory circuit test system using separate ROM having test values stored therein
US5574692A (en) * 1995-06-07 1996-11-12 Lsi Logic Corporation Memory testing apparatus for microelectronic integrated circuit
KR100265764B1 (ko) * 1998-02-02 2000-10-02 윤종용 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리장치
US6327197B1 (en) * 2000-09-13 2001-12-04 Silicon Access Networks, Inc. Structure and method of a column redundancy memory
KR100496862B1 (ko) 2002-10-01 2005-06-22 삼성전자주식회사 멀티칩패키지의 테스트 장치 및 방법
KR100641953B1 (ko) * 2004-06-29 2006-11-02 주식회사 하이닉스반도체 내부신호 측정장치 및 그 방법
JP2007322150A (ja) * 2006-05-30 2007-12-13 Matsushita Electric Ind Co Ltd 半導体装置
KR20080069778A (ko) * 2007-01-24 2008-07-29 삼성전자주식회사 멀티칩 테스트를 위한 반도체 메모리 장치의 테스트 회로및 그의 테스트 방법
KR101430166B1 (ko) * 2007-08-06 2014-08-13 삼성전자주식회사 멀티 스택 메모리 장치
JP5579972B2 (ja) * 2008-08-01 2014-08-27 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置及び半導体記憶装置のテスト方法
KR101047052B1 (ko) * 2009-05-28 2011-07-06 주식회사 하이닉스반도체 상변화 메모리 장치 및 이를 위한 테스트 회로
KR101110818B1 (ko) * 2009-12-28 2012-02-24 주식회사 하이닉스반도체 반도체 집적회로
JP2011180848A (ja) * 2010-03-01 2011-09-15 Elpida Memory Inc 半導体装置及びこれを備える情報処理システム、並びに、半導体装置を制御するコントローラ
US8331163B2 (en) * 2010-09-07 2012-12-11 Infineon Technologies Ag Latch based memory device
KR20120087720A (ko) * 2011-01-28 2012-08-07 에스케이하이닉스 주식회사 상변화 메모리 장치
KR20130002672A (ko) * 2011-06-29 2013-01-08 에스케이하이닉스 주식회사 반도체 장치
KR20130046767A (ko) * 2011-10-28 2013-05-08 에스케이하이닉스 주식회사 테스트회로를 포함하는 반도체장치 및 번인테스트 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101256841A (zh) * 2007-01-09 2008-09-03 三星电子株式会社 能减少测试时间的并行位测试装置和并行位测试方法
CN101369465A (zh) * 2007-08-14 2009-02-18 恩益禧电子股份有限公司 使用逻辑芯片的半导体器件

Also Published As

Publication number Publication date
US20130279269A1 (en) 2013-10-24
KR20130118475A (ko) 2013-10-30
TW201344698A (zh) 2013-11-01
US9042192B2 (en) 2015-05-26
US20150228356A1 (en) 2015-08-13
CN103377713A (zh) 2013-10-30
TWI553652B (zh) 2016-10-11
US9548134B2 (en) 2017-01-17
KR101889509B1 (ko) 2018-09-20

Similar Documents

Publication Publication Date Title
US9851401B2 (en) Stacked memory device and semiconductor memory system including the same
US10714206B2 (en) Selectors on interface die for memory device
US8760181B2 (en) Semiconductor system and device for identifying stacked chips and method thereof
CN103377713B (zh) 半导体器件和包括半导体器件的半导体系统
KR102207562B1 (ko) 다양한 경로로 신호 입력이 가능한 적층 반도체 장치 및 반도체 시스템
KR102449022B1 (ko) 적층형 반도체 메모리 및 이를 포함하는 반도체 시스템
US8971108B2 (en) Semiconductor memory device and method for driving the same
KR102092745B1 (ko) 반도체 장치 및 이의 테스트 방법
US9576936B2 (en) Semiconductor system having semiconductor apparatus and method of determining delay amount using the semiconductor apparatus
CN103578564B (zh) 半导体装置
CN102956258B (zh) 半导体装置及其数据传输方法
CN104733007B (zh) 半导体器件和包括半导体器件的半导体系统
US20180341575A1 (en) Stack access control for memory device
US8713384B2 (en) Semiconductor apparatus
US9343438B1 (en) Semiconductor apparatus having multiple channels
CN105702298B (zh) 半导体器件和包括所述半导体器件的半导体系统
CN103886911B (zh) 半导体装置、利用它的测试方法以及多芯片系统
US9805824B2 (en) Semiconductor devices and semiconductor systems
CN110364195A (zh) 存储器件以及包括其的存储系统

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20240613

Address after: American Texas

Patentee after: Mimi IP Co.,Ltd.

Country or region after: U.S.A.

Address before: Gyeonggi Do, South Korea

Patentee before: Sk Hynix Inc.

Country or region before: Republic of Korea

TR01 Transfer of patent right