CN102486931B - 多通道半导体存储器装置以及包括该装置的半导体装置 - Google Patents

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Abstract

公开了一种多通道半导体存储器装置以及包括该装置的半导体装置。所述半导体存储器装置包括安装在封装件内的多个通道存储器，并能够最小化或减少硅通孔的数量。关于所述半导体存储器装置，通过共享总线施加关于两个或更多个通道的行命令或行地址。半导体存储器装置能够通过减少硅通孔的数量来减少裸片大小的开销。还提供了一种使用共享总线来驱动包括多个存储器的多通道半导体存储器装置的方法。

Description

多通道半导体存储器装置以及包括该装置的半导体装置
本申请要求于2010年11月30日提交的第10-2010-0120688号韩国专利申请的权益，该申请的全部通过引用合并于此。
技术领域
示例性实施例一种数据存储装置，更具体地说，涉及一种具有多个堆叠的通道存储器的多通道半导体存储器装置、包括所述多通道半导体存储器装置的半导体装置以及驱动这样的通道存储器的方法。
背景技术
随着电子装置变得更轻、更薄、更短、更小，实现这种缩小的重要因素是作为这样的电子装置的关键组件的半导体封装件的高密度安装。
在计算机或其它电子装置中，在封装件小型化的同时，半导体装置(诸如随机存取存储器(RAM)和闪存)的大小在增大以实现存储器容量的增大。用于减小封装件大小的方法已被开发。例如，根据一种方法，堆叠式半导体封装件被配置为包括多个堆叠的半导体芯片或多个半导体装置封装件。根据另一种方法，具有多个半导体芯片的半导体模块、多个半导体装置封装件和/或堆叠式半导体封装件被安装在印刷电路板(PCB)的至少一个表面上。
这样的封装件可被分类为半导体芯片堆叠式封装件，这与包括具有不同功能的多个半导体芯片的多芯片封装件(MCP)等同。半导体芯片堆叠式封装件包括多个堆叠的半导体芯片以实现高容量。
半导体芯片堆叠式封装件可以是三维(3D)布置技术的产品或应用。使用3D布置技术，多个存储器芯片被堆叠以提高半导体存储器的集成度。作为半导体芯片堆叠式封装件，多通道DRAM装置被开发以满足对于高密度和高容量存储器的需要并提高系统性能。
由于多通道半导体存储器装置具有堆叠了多个半导体芯片(或通道存储器)的结构，因此硅通孔(TSV)可被应用到多通道半导体存储器装置。硅通孔可被用作多个存储器之间的导线。硅通孔可用作用于传输从存储器控制器施加的命令信号或地址信号的信号传输线或用于传输数据的线。
在这样的通道存储器中，在半导体芯片形成多个通孔以垂直穿透裸片(die)。
在传统的多通道DRAM装置中，由于命令信号和地址信号被独立地施加到每个存储器装置，因此与每个存储器耦接的每个通道需要专用命令传输线和地址传输线。因此，由硅通孔占据的裸片区域相对较大。例如，如果每个通道的命令/地址线数量为23，通道数量为16，则一个裸片可能需要368个硅通孔。
硅通孔的数量的增加会引起芯片裸片大小的增加。结果，多通道半导体存储器装置的产率降低，而成本增加。
发明内容
本发明构思的一方面在于使用更少的线路来控制多个通道存储器。
本发明构思的另一方面在于减少穿透多个通道存储器的硅通孔的数量。
本发明构思的另一方面在于通过共享总线传输关于多个通道存储器的行命令信号或行地址信号。
本发明构思的另一方面在于通过减少穿透垂直堆叠的多个通道存储器的硅通孔的数量，来减小裸片大小并提高产率。
根据本发明构思的一个特定方面，提供了一种半导体存储器装置，包括：第一存储器，被配置为分别通过第一总线接收第一通道行命令，通过第二总线接收第一通道列命令；第二存储器，通过硅通孔与第一存储器连接，其中，第二存储器被配置为通过专用总线接收第二通道列命令，通过第一存储器的第一总线和第二总线之一接收第二通道行命令。
在各种实施例中，行命令中的每个可包括激活命令和预充电命令，列命令中的每个可包括写命令和读命令。
在各种实施例中，第二总线可以是被布置以传输第一通道行命令和第二通道行命令的共享总线，共享总线由硅通孔形成。
在各种实施例中，第一存储器可以是具有多个存储条的动态随机存取存储器。
在各种实施例中，可由至少一个存储器控制器的第一调度器产生第一通道行命令和第一通道列命令，可由所述至少一个存储器控制器的第二调度器产生第二通道行命令和第二通道列命令。
根据本发明构思的另一方面，提供了一种半导体存储器装置，包括：第一存储器，被配置为分别通过第一总线和第二总线接收第一通道列地址和第一通道行地址；第二存储器，通过硅通孔与第一存储器连接，第二存储器被配置为通过专用总线接收第二通道列地址，通过第一存储器的第一总线和第二总线之一接收第二通道行地址。
在各种实施例中，第二总线可以是被布置以传输第一通道行地址和第二通道行地址的共享总线，共享总线可由硅通孔形成。
在各种实施例中，第一存储器和第二存储器都是具有多个存储条的动态随机存取存储器。
在各种实施例中，可由至少一个存储器控制器的第一调度器产生第一通道行地址和第一通道列地址，可由所述至少一个存储器控制器的第二调度器产生第二通道行地址和第二通道列地址。
根据本发明构思的另一方面，提供了一种半导体装置，包括：存储器控制器，包括第一控制单元和第二控制单元；半导体存储器装置，包括第一存储器和第二存储器。第一控制单元被配置为产生关于第一通道的第一行命令和第一行地址以及关于第一通道的第一列命令和第一列地址。第二控制单元被配置为产生关于第二通道的第二行命令和第二行地址以及关于第二通道的第二列命令和第二列地址。第一存储器和第二存储器形成堆叠结构。第一存储器被配置为通过第一专用总线线路接收第一通道的第一列命令和第一列地址，通过共享总线线路接收关于第一通道的第一行命令和第一行地址，第二存储器被配置为通过第二专用总线线路接收第二通道的第二列命令和第二列地址，通过共享总线线路接收关于第二通道的第二行命令和第二行地址。
在各种实施例中，存储器控制器和半导体存储器装置可被包括在同一封装件内。
在各种实施例中，第一控制单元和第二控制单元可以是分别被配置为控制第一存储器和第二存储器的通道调度器。
在各种实施例中，共享总线线路可由硅通孔(TSV)形成。
在各种实施例中，半导体存储器装置还可包括以第一存储器和第二存储器的堆叠结构堆叠的通道存储器。
根据本发明构思的另一方面，提供了一种半导体存储器装置，包括：第一存储器，被配置为分别通过第一总线和第二总线接收第一通道行地址或第一通道行命令以及第一通道列地址或第一通道列命令；第二存储器，通过硅通孔与第一存储器连接，第二存储器被配置为通过专用总线接收第二通道行命令或第二通道行地址，通过第一存储器的第一总线和第二总线之一接收第二列命令或第二列地址。
在各种实施例中，半导体存储器装置可被配置为具有每通道128数据比特用于宽数据输入/输出。
在各种实施例中，行命令中的每个可包括激活命令和预充电命令，列命令中的每个可包括写命令和读命令。
根据本发明构思的另一方面，提供了一种包括多个存储器的多通道半导体存储器装置的存储器驱动方法。所述存储器驱动方法包括：在第一周期期间，通过共享总线施加第一行命令和第一行地址，以驱动所述多个存储器之一；在不与第一周期重叠的第二周期期间，通过共享总线施加第二行命令和第二行地址，以驱动所述多个存储器的第二存储器。
在各种实施例中，可通过第一专用总线施加第一存储器的第一列命令和第一列地址，可通过第二专用总线施加第二存储器的第二列命令和第二列地址。
在各种实施例中，第一周期和第二周期中的每个的最小时间为1tCK，即1次tCK，其中，1tzCK是一个时钟周期的持续时间。
根据本发明的另一方面，提供了一种半导体装置，包括：存储器控制器，包括多个控制单元；半导体存储器装置，包括多个存储器；多条总线，将所述多个控制单元耦接到所述多个存储器。所述多条总线包括共享总线和将至少两个控制单元耦接到至少两个存储器的至少两条专用总线，共享总线被配置为将所述至少两个控制单元中的每个控制单元的所有行命令信号和行地址信号或所有列命令信号或列地址信号传输到所述至少两个存储器中的每个存储器。
在各种实施例中，在所述多个控制单元中的控制单元的数量和在所述多个存储器中的存储器的数量可相同。
在各种实施例中，在所述至少两个控制单元中的每个控制单元和所述至少两个控制单元中的相应的一个控制单元之间可存在不同的专用总线。
在各种实施例中，可在共享总线上传输列命令信号和列地址信号。
在各种实施例中，列命令信号中的每个可包括写命令和读命令。
在各种实施例中，可在共享总线上传输行命令信号和行地址信号。
在各种实施例中，行命令信号中的每个可包括激活命令和预充电命令。
在各种实施例中，所述多个存储器可包括具有多个存储条的动态随机存取存储器。
在各种实施例中，共享总线可由硅通孔(TSV)形成。
在各种实施例中，所述至少两个存储器可以以堆叠结构布置为通道存储器。
附图说明
从参照附图的以下描述中，本发明构思的多方面将变得清楚，其中，贯穿各附图，除非另外指定，否则相同标号表示相同部分，其中：
图1是根据本发明构思的多方面的半导体装置的示例性实施例的框图；
图2是根据本发明构思的多方面的图1的半导体装置的实施例的框图，用于描述详细的列命令总线和行命令总线的实施例；
图3是根据本发明构思的多方面的半导体装置的另一示例性实施例的框图；
图4是根据本发明构思的多方面的图3的半导体装置的实施例的框图，用于描述详细的列命令总线和行命令总线的示例性实施例；
图5是示出根据本发明构思的多方面的半导体装置(诸如图1和图2中示出的半导体装置)的详细结构的实施例的框图；
图6是示出根据本发明构思的多方面的穿透四个存储器的硅通孔的示例性实施例的示图；
图7是根据本发明构思的多方面的用于描述使用共享总线的半导体装置的操作的实施例的时序图；
图8是根据本发明构思的多方面的图1至图4中的第一存储器或第二存储器的示例性实施例的框图；
图9是根据本发明构思的多方面的数据处理装置的示例性实施例的框图；
图10是根据本发明构思的多方面的计算系统的示例性实施例的框图。
具体实施方式
以下参照附图更充分地描述各种示例性实施例。然而，可以以多种不同的形式来实现本发明构思，并且本发明构思不应被解释为限制于这里阐述的实施例。在附图中，相同的标号始终表示相同的元件。
将理解，虽然术语第一、第二、第三等在这里可被用于描述各元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应被这些术语限制。这些术语仅用于区分一个元件、组件、区域、层或部分和另一区域、层或部分。因此，在不脱离本发明构思的教导下，以下讨论的第一元件、组件、区域、层或部分可被称为第二元件、组件、区域、层或部分。
为了方便说明书描述如附图中所示出的一个元件或特征与另外的元件或特征的关系，这里可使用空间相关术语(诸如“在...以下”、“在...下面”、“更低”、“在...之下”、“以上”、“更高”等)。将理解，空间相关术语除了意图包含附图中描绘的方位，还意图包含装置在使用或操作中的不同的方位。例如，如果附图中的装置被翻转，则被描述为在其它元件或特征“下面”或“以下”或“之下”的元件将随后被定向为在所述其它元件或特征“之上”。因此，示例性术语“在...下面”和“在...之下”可包含上面和下面的两种方位。装置可以被另外定向(例如，旋转90度或在其它方位)，并且这里使用的空间相关描述符被相应的解释。另外，还将理解，当层被称为在两层“之间”时，可以是在两层之间仅有所述层，或者还可存在一个或多个中间层。
这里使用的术语仅是为了描述特定实施例的目的，而不意图限制本发明构思。如这里所使用的，除非上下文件明确指出，否则单数形式也意图包括复数形式。还将理解，当在说明书中使用术语“包括”和/或“包含”时，指明存在所陈述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或增加了一个或多个其它特征、整体、步骤、操作、元件、组件以及/或它们的组合。如这里所使用的，术语“和/或”包括一个或多个相关列出的项的任何组合和所有组合。
将理解，当元件或层被称为“在另一元件或层之上”、“连接到另一元件或层”、“结合到另一元件或层”或“与另一元件或层相邻”时，所述元件或层可直接在所述另一元件或层上、直接连接到所述另一元件或层、直接结合到所述另一元件或层或与所述另一元件或层相邻，或者可存在中间元件或层。相反，当元件被称为“直接在另一元件或层上”、“直接连接到另一元件或层”、“直接结合到另一元件或层”或“紧邻另一元件或层”时，不存在中间元件或层。
这里描述和示出的实施例可包括补充的实施例。注意：根据本发明，半导体装置的传统RAM家族的通用读和写操作、施加命令和地址的操作及其控制方法可被跳过，这可防止根据本发明构思的半导体装置变得模糊。
图1是根据本发明构思的多方面的半导体装置的示例性实施例的框图。
参照图1，半导体装置可包括存储器控制器100和半导体存储器装置200。
如果存储器控制器100包括第一控制单元110和第二控制单元120，则半导体存储器装置200可包括相应的第一存储器210和第二存储器220。
作为存储器控制器100的第一调度器，第一控制单元110可产生关于第一通道的行命令信号RCMD1和行地址信号RADD1，还可产生关于第一通道的列命令信号CCMD1和列地址信号CADD1。
作为存储器控制器100的第二调度器，第二控制单元120可产生关于第二通道的行命令信号RCMD2和行地址信号RADD2，还可产生关于第二通道的列命令信号CCMD2和列地址信号CADD2。
布置在存储器控制器100和半导体存储器装置200之间的总线L1、L2和L3可分别代表第一专用总线、共享总线和第二专用总线。如本领域的技术人员将理解的，一条总线可由多条信号传输线形成。
第一专用总线L1可以是用于传输从第一控制单元110的端口P1输出的关于第一通道的列命令信号CCMD1和列地址信号CADD1的总线。在图1中，为了便于说明，示出了一条总线线路。但是第一专用总线L1可由命令总线和地址总线形成。如本领域的技术人员将理解的，命令总线和地址总线中的每条可由多条信号传输线形成。
第二专用总线L3可以是用于传输从第二控制单元120的端口P4输出的关于第二通道的列命令信号CCMD2和列地址信号CADD2的总线。在图1中，为了便于说明，示出了一条总线线路。但是第二专用总线L3可由命令总线和地址总线形成。如本领域的技术人员将理解的，命令总线和地址总线中的每条可由多条信号传输线形成。
共享总线L2可以是用于传输分别从第一控制单元110的端口P2输出的关于第一通道的行命令信号RCMD1和行地址信号RADD1以及从第二控制单元120的端口P3输出的关于第二通道的行命令信号RCMD2和行地址信号RADD2的总线。在图1中，为了便于说明，示出了一条总线线路。但是共享总线L2可由行命令总线和行地址总线形成。如本领域的技术人员将理解的，行命令总线和行地址总线中的每条可由多条信号传输线形成。
这里，第一控制单元110和第二控制单元120可共同使用共享总线L2。共享总线L2被示出为一条总线线路，但是共享总线L2可由两条共享总线线形成，其中，共享总线L2可包括用于传输行命令信号RCMD1和RCMD2的一条总线和用于传输行地址信号RADD1和RADD2的另一条总线。
第一存储器210和第二存储器220可被布置在将使用中间绝缘层(interposed isolation layer)I10进行堆叠的不同的裸片上。
第一存储器210可通过第一专用总线L1接收关于第一通道的列命令信号CCMD1和列地址信号CADD1，并可通过共享总线L2接收关于第一通道的行命令信号RCMD1和行地址信号RADD1。
第二存储器220可与第一存储器210形成堆叠结构。第二存储器220可通过第二专用总线L3接收关于第二通道的列命令信号CCMD2和列地址信号CADD2，并可通过共享总线L2接收关于第二通道的行命令信号RCMD2和行地址信号RADD2。
由于半导体存储器装置220具有堆叠了多个半导体芯片(或通道存储器)的结构，因此半导体存储器装置200可与多通道半导体存储器装置相应，或可形成多通道半导体存储器装置。作为信号传输线，硅通孔50可被用于通过下面的通道存储器将命令信号和地址信号传输到上面的通道存储器。也就是说，硅通孔可被用于连接第一存储器210和第二存储器220，作为共享总线L2。第一存储器210和第二存储器220可共享共享总线L2以减少穿透硅层的硅通孔的数量。结果，可通过经由共享总线L2传输关于第一通道的行命令信号RCMD1和关于第二通道的行命令信号RCMD2，并经由共享总线L2传输关于第一通道的行地址信号RADD1和关于第二通道的行地址信号RADD2，来减少多通道半导体存储器装置的信号总线线路的数量。
在图1中，总线L4和L5可以是第一通道数据输入/输出总线和第二通道数据输入/输出总线。总线L4耦接到第一存储器210，总线L5耦接到第二存储器220。
在图1中描述的示例性实施例中，提供了由两个堆叠的存储器形成的半导体存储器装置200的示例。但是将很好地理解，半导体存储器装置200可由更多堆叠的通道存储器形成以实现更高的密度和更高的容量。在这种情况下，存储器控制器100内的控制单元的数量可与半导体存储器装置200内的通道存储器的数量成比例地增加。并且半导体存储器装置200可被配置为具有每通道128数据比特用于宽数据输入/输出。
图2是根据本发明构思的多方面的图1的半导体装置的框图，用于描述详细的列命令总线和行命令总线。如图2的实施例中所示，行命令信号RCMD1、RCMD2可包括激活命令和预充电命令，列命令信号CCMD1、CCMD2可包括写命令和读命令。
在图2中，用于传输第一通道列命令信号CCMD1的第一专用总线被示出为总线L1(也可参照图1)，所述总线L1被用于第一通道的读命令和写命令。用于传输第二通道列命令信号CCMD2的第二专用总线被示出为总线L3(同样也可参照图1)，并且所述第二专用总线被用于第二通道的读命令和写命令。
用于传输第一行命令信号RCMD1和第二行命令信号RCMD2的共享总线被示出为总线L2(也可参照图1)，并且所述共享总线被用于第一通道和第二通道的激活命令和预充电命令。
根据通过共享总线L2进行通信的信号的类型，共享总线L2可被称为激活命令和预充电命令总线L2或行地址总线L2。激活命令和预充电命令总线以及行地址总线由第一存储器210和第二存储器220共同使用，作为共享总线L2。作为使用共享总线的结果，减少了硅通孔的数量。
如图2的实施例中示例性示出的，作为行命令总线的激活命令和预充电命令总线L2被用作针对第一存储器210和第二存储器220的共享总线，或者行地址总线L2被用作针对第一存储器210和第二存储器220的共享总线。
图3是根据本发明构思的多方面的半导体装置的另一实施例的框图。与图2的实施例不同，共享总线可被用作列命令总线和列地址总线。
参照图3，半导体装置可包括存储器控制器100和半导体存储器装置200，诸如图1的实施例中的存储器控制器和半导体存储器装置。
在这个实施例中，存储器控制器100包括第一控制单元110和第二控制单元120，就如图1中所示。半导体存储器装置200包括相应的第一存储器210和第二存储器220，也如图1所示。
作为存储器控制器100的第一调度器，第一控制单元110可产生关于第一通道的行命令信号RCMD1和行地址信号RADD1，以及关于第一通道的列命令信号CCMD1和列地址信号CADD1。
作为存储器控制器100的第二调度器，第二控制单元120可产生关于第二通道的行命令信号RCMD2和行地址信号RADD2，以及关于第二通道的列命令信号CCMD2和列地址信号CADD2。
总线L10、L20和L30(如图1中的总线L1、L2和L3)被布置在存储器控制器100和半导体存储器装置200之间，并可分别代表第一专用总线、共享总线和第二专用总线。如本领域的技术人员将理解的，一条总线可由多条信号传输线形成。
第一专用总线L10可以是用于传输从第一控制单元110的端口P1输出的关于第一通道的行命令信号RCMD1和行地址信号RADD1的总线。在图3中，为了便于说明，示出了一条总线线路。但是第一专用总线L10可由命令总线和地址总线形成。如本领域的技术人员将理解的，命令总线和地址总线中的每条可由多条信号传输线形成。
第二专用总线L30可以是用于传输从第二控制单元120的端口P4输出的关于第二通道的行命令信号RCMD2和行地址信号RADD2的总线。在图3中，为了便于说明，示出了一条总线线路。但是第二专用总线L30可由命令总线和地址总线形成。如本领域的技术人员将理解的，命令总线和地址总线中的每条可由多条信号传输线形成。
共享总线L20可以是用于传输分别从第一控制单元110的端口P2输出的关于第一通道的列命令信号CCMD1和列地址信号CADD1以及从第二控制单元120的端口P3输出的关于第二通道的列命令信号CCMD2和列地址信号CADD2的总线。在图3中，为了便于说明，示出了一条总线线路。但是共享总线L20可由列命令总线和列地址总线形成。如本领域的技术人员将理解的，列命令总线和列地址总线中的每条可由多条信号传输线形成。
这里，第一控制单元110和第二控制单元120可共用共享总线L20。共享总线L20被示出为一条总线线路，但是共享总线L20可由两条共享总线线路形成，其中，共享总线L20可包括用于传输列命令信号CCMD1和CCMD2的一条总线以及用于传输列地址信号CADD1和CADD2的另一条总线。
第一存储器210和第二存储器220可布置在将使用中间绝缘层I10进行堆叠的不同的裸片上。
第一存储器210可通过第一专用总线L10接收关于第一通道的行命令信号RCMD1和行地址信号RADD1，并可通过共享总线L20接收关于第一通道的列命令信号CCMD1和列地址信号CADD1。
第二存储器220可与第一存储器210形成堆叠结构。第二存储器220可通过第二专用总线L30接收关于第二通道的行命令信号RCMD2和行地址信号RADD2，并可通过共享总线L20接收关于第二通道的列命令信号CCMD2和列地址信号CADD2。
由于半导体存储器装置200具有堆叠了多个半导体芯片(或通道存储器)的结构，因此半导体存储器装置200可与多通道半导体存储器装置相应，或可形成多通道半导体存储器装置。作为信号传输线，硅通孔50可被用于通过下面的通道存储器将命令信号和地址信号传输到上面的通道存储器。也就是说，硅通孔可被用于连接第一存储器210和第二存储器220，作为共享总线L20。第一存储器210和第二存储器220可共享共享总线L20以减少穿透硅层的硅通孔的数量。结果，可通过经由总享总线L20传输关于第一通道的列命令信号CCMD1或关于第二通道的列命令信号CCMD2，并经由共享总线L20传输关于第一通道的列地址信号CADD1和关于第二通道的列地址信号CADD2，来减少多通道半导体存储器装置的信号总线线路的数量。
在图3中，总线L4和L5可以是第一通道数据输入/输出总线和第二通道数据输入/输出总线。总线L4可与第一控制单元110的数据端口Q1耦接，总线L5可与第二控制单元120的数据端口Q2耦接。总线L4耦接到第一存储器210，总线L5耦接到第二存储器220。
在图3中描述的示例性实施例中，提供了由两个堆叠的存储器形成的半导体存储器装置200的示例。但是将很好地理解，为了更高的密度和更高的容量，半导体存储器装置200可由更多堆叠的通道存储器形成。在这种情况下，存储器控制器100内的控制单元的数量可与半导体存储器装置200内的通道存储器的数量成比例地增加。
图4是根据本发明构思的示例性实施例的图3的半导体装置的框图，用于描述详细的列命令总线和行命令总线。如图4的实施例中所示，列命令信号CCMD1、CCMD2可包括写命令和读命令，行命令信号RCMD1、RCMD2可包括激活命令和预充电命令。
在图4中，用于传输第一通道行命令信号RCMD1的第一专用总线被示出为总线L10(也可参照图3)，所述总线L10被用于第一通道的激活命令和预充电命令。用于传输第二通道行命令信号RCMD2的第二专用总线被示出为用于第二通道的激活命令和预充电命令的总线L30(同样也可参照图3)。
用于传输第一列命令信号CCMD1/第二列命令信号CCMD2的共享总线被示出为总线L20(也可参照图3)，并且所述共享总线被用于第一通道和第二通道的读命令和写命令。
根据通过共享总线L20进行通信的信号的类型，共享总线L20可被称为读/写命令总线L20或列地址总线L20。在图4中，读/写命令总线和列地址总线由第一存储器210和第二存储器220共用，作为共享总线L20。作为使用共享总线的结果，硅通孔的数量可减少。
将参照图5更充分地描述图1和图2中示出的半导体装置的详细结构的示例性实施例。如对于本领域的技术人员将明显的，可对图3和图4的半导体装置形成相似结构。
图5是示出图1和图2中示出的半导体装置的详细结构的示例性实施例的框图。
在图5中，存储器控制器101(可与图1和图2中的存储器控制器100相同或相似)可包括多个控制单元110至180(诸如图1和图2中的第一控制单元110和第二控制单元120)。半导体存储器装置201(诸如图1和图2中的半导体存储器装置200)可包括多个存储器210至280(诸如图1和图2中的第一存储器210和第二存储器220)。
多个存储器210至280可布置在四个层LY1、LY2、LY3和LY4。存储器控制器101和半导体存储器装置201可布置在一个封装件内，或可分别布置在独立的封装件内。
总线BU1中的总线线路L1可相应于图1和图2中的第一专用总线L1。总线线路L1可与控制单元110的端口P1耦接，并可通过线连接节点B10与第一存储器210耦接。
总线BU1中的总线线路L3可相应于图1和图2中的第二专用总线L3。总线L3可与第二控制单元120的端口P4连接，并可与第二存储器220连接。
在图5中，总线BU2中的总线线路L2可相应于图1和图2中的共享总线L2。总线线路L2可由多条信号传输线形成。总线线路L2可与第一存储器210和第二存储器220耦接，作为共享总线。总线线路L2可与连接节点N1耦接，其中，第一控制单元110的端口P2和第二控制单元120的端口P3也连接到连接节点N1。
关于上述总线连接结构，由于第一存储器210和第二存储器220共用共享总线L2，因此可不需要总线线路R1(如虚线所示)。此外，由于第三存储器230和第四存储器240共用与连接节点N2相连接的共享总线，因此可不需要总线线路R2(如虚线所示)。
结果，可从如图5中所示的四层结构中移除或省略两条总线线路。这意味着硅通孔的数量与移除或省略的总线线路的数量成比例的减少。在图5中，存在示例性说明的两个通道使用一条共享总线的示例。如图5中所示，四个通道可使用共享总线。
在图5，标号C1、C2、C3和C4可分别代表四个通道。术语“通道”可被用于指示命令信号和地址信号被独立地接收并且数据被独立地输出。
结果，每个裸片的硅通孔数量可减少。将参照图6更充分地描述硅通孔。
图6是示出根据本发明构思的多方面的作为存储器装置的一部分的穿透四个存储器的硅通孔的示例性实施例的示图。
参照图6，半导体存储器装置200或201可包括布置在四层堆叠结构中的通道存储器210、220、230和240，诸如针对图5所描述的。硅通孔50可被形成以穿透第二、第三和第四通道存储器，从而将通过总线线路45施加的信号传输到第四通道存储器240。因此，孔洞TH可被形成以垂直穿透第二通道存储器220、第三通道存储器230和第四通道存储器240的硅裸片。在孔洞TH形成的硅通孔的数量的增加可能会引起产率的降低以及成本的增加。此外，这可能成为芯片设计中的开销因素。因此，根据本发明构思，可通过使通道存储器能够共享用于传输行命令信号或行地址信号的线路，来减少或最小化硅通孔的数量。
硅通孔技术可被应用到半导体封装成型处理以使电子系统变得更轻、更薄、更短并且更小。低电阻金属可被用作硅通孔的主要材料。作为示例，铜可被主要用作硅通孔的主要材料。
在图6中，总线线路45可以是用于传输命令信号、地址信号或数据的线路。为了便于说明，用于与第一存储器210的基底电连接的球形焊点可被排列以形成球栅阵列(BGA)。可在其它实施例中使用其它类型的连接。第一存储器210可被置于堆叠的存储器结构的最下面的部分。
在本发明构思的示例性实施例中，通道存储器可共享用于传输行命令信号的总线或用于传输行地址信号的总线。这是因为当通道存储器不共享列命令传输线或列地址传输线时，施加的列命令之间的最小间隔比施加的行命令之间的最小间隔更紧密。这将参照图7更充分地进行描述。
图7是根据本发明构思的多方面的用于描述使用共享总线的半导体装置的操作的实施例的时序图。
假设作为双数据率(DDR)DRAM的一个时钟周期的持续时间的tCK为2ns(纳秒)，其突发长度(BL，burst length)为2。根据这个假设，关于同一通道的列地址选通(CAS)命令之间的最小延迟为1tCK(或1×tCK)，行地址选通(RAS)命令之间的最小延迟为2tCK。也就是说，tRRD可变为4ns。tRRD为RAS到RAS延迟，所述RAS到RAS延迟是激活下一个存储条(bankof memory)所花费的周期的数量。CAS控制周期中发送读命令与执行该读命令的时间之间的时间量。从CAS的开始到CAS的结束为延迟(latency)。总的说来，在周期中延迟的时间越少，存储器性能就越高。
参照时间点t2和t3之间的间隔，没有RAS命令可被施加到通道CH1中的第一存储器210。也就是说，泡沫期(bubble period)ET1可能出现。可通过在泡沫期ET1期间施加第二存储器220的行命令和行地址来使用共享总线。结果，在多通道TSV类型的DRAM中，在RAS命令之间可能出现泡沫期，从而RAS命令总线可被两个通道存储器共享。在图7中，关于第一通道CH1的RAS命令被表示为“ACT-CH1”，关于第二通道CH2的RAS命令被表示为“ACT-CH2”。
特定多通道半导体存储器装置的RAS命令和CAS命令可被分开。如果用于传输CAS命令的总线被共享，则由于相对紧密的泡沫期，性能会降低。然而，可通过上述泡沫期来共享用于传输RAS命令的总线。在图7中，泡沫期ET2可代表第二存储器220上的泡沫期，并可被设置为1tCK。结果，可通过使用具有最小间隔2tCK的行命令上的泡沫期来减少硅通孔的数量。同时，虽然CAS命令之间的间隔大于足以提供关于两个通道的命令的间隔，但是作为示例，用于传输CAS命令的总线可如图3和图4中所示被共享。
为了使用泡沫期，驱动第一存储器210的第一控制单元110可在第一周期期间通过共享总线L2施加关于第一通道的行命令(激活命令和预充电命令)和关于第一通道的行地址。驱动第二存储器220的第二控制单元120可在不与第一周期重叠的第二周期期间通过共享总线L2施加关于第二通道的行命令(激活命令和预充电命令)和关于第二通道的行地址。这与例如以上讨论的图1和图2一致。
图8是根据本发明构思的多方面的图1至图4中的第一存储器或第二存储器的示例性实施例的框图。
参照图8的实施例，第一存储器210可包括：行地址缓冲器10、列地址缓冲器11、行命令缓冲器20、列命令缓冲器21、时钟缓冲器30、模式寄存器(MRS)电路50、刷新控制单元60、读/写控制电路40、行解码器70、列解码器80、存储器单元阵列200、灵敏放大器(S/A，sense amplifier)90和输入/输出(I/O)缓冲器95。
在图8中，通道存储器210的行地址缓冲器10、列地址缓冲器11、行命令缓冲器20和列命令缓冲器21可分别通过总线B20a、B10a、B20和B10来接收行地址RADD1、列地址CADD1、行命令RCMD和列命令CCMD1。
图8中的通道存储器210可不具有地址复用结构，而是可具有通过单独的总线接收行地址和列地址的地址输入结构。类似地，行命令和列命令可通过单独的总线被施加到通道存储器210。该信号输入结构可比用于独立地控制通道存储器的结构更有功效。
这里，行命令可包括激活命令和预充电命令，列命令可包括写命令和读命令。
可通过各条线41至43施加芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS和写使能信号/WE，以产生行命令和列命令。读/写控制电路40可被配置为对命令或信号进行解码。
存储器单元阵列200可包括：沿行方向排列的多条字线72、沿列方向排列的多条位线92以及在所述多条字线和所述多条位线的交叉点排列的多个存储器单元。每个存储器单元可由易失性存储器单元形成，其中，所述易失性存储器单元由存取晶体管(access transistor)和存储电容器组成。存储器单元阵列200例如可由多个存储条(例如存储条210、220和230)形成。存储器单元阵列200不限于三个存储条，可提供更多或更少的存储条。
模式寄存器MRS 50通过线路52控制读/写控制电路40的操作。刷新控制单元60可与读/写控制电路40连接，并可产生用于刷新操作的刷新控制信号。
读/写控制电路40可控制何时从存储器单元阵列200的选择的存储器单元读出数据，以及何时将数据写入存储器单元阵列200的选择的存储器单元中。读/写控制电路40可根据从行命令缓冲器20和列命令缓冲器21接收的命令来产生行地址信号RADD和列地址信号CADD。此外，读/写控制电路40可响应于通过线路62传输的刷新控制信号来控制存储器单元的刷新。读/写控制电路40可接收由时钟缓冲器30进行缓冲的时钟信号CLK和时钟使能信号CKE。
行解码器70可对通过线路46接收的行地址信号RADD进行解码，以选择存储器单元阵列200的行。列解码器80可对通过线路48接收的列地址信号CADD进行解码，以选择存储器单元阵列200的列。
灵敏放大器90可感测并放大在位线上产生的电压，以读取存储在存储器单元阵列200的选择的存储器单元中的数据。灵敏放大器90和列解码器80可通过线路82进行通信。输入/输出缓冲器95可接收将被存储在存储器单元中的数据。可经由总线96通过输入/输出缓冲器95和输入/输出端DQ输出从灵敏放大器90提供的数据。灵敏放大器90和输入/输入缓冲器95可通过线路84进行通信。
图9是根据本发明构思的数据处理装置的实施例的框图。
参照图9，数据处理装置1000可包括处理器1010、存储器装置1020和输入/输出装置1030。
存储器装置1020可包括根据本发明构思的示例性实施例的半导体存储器装置。这里，作为示例，存储器装置1020可被配置为具有如图5中所示的三维堆叠结构。存储器装置1020可包括如图1至图5中所示的存储器和存储器控制器。处理器1010可通过系统总线1040控制存储器装置1020和输入/输出装置1030。
在图9，根据本发明构思的示例性实施例，假设图5中的DRAM装置被设置在存储器装置1020内。根据这个假设，行命令或行地址可通过共享总线被共同施加到堆叠的存储器。因此，可提高存储器装置的产率并减少制造成本。
图10是根据本发明构思的多方面的计算系统的示例性实施例的框图。
参照图10，计算系统2000可包括：CPU 2010、第一存储器装置2020、第二存储器装置2030、用户接口2050和调制解调器2060，诸如与系统总线2040电连接的基带芯片组。第一存储器装置2020和第二存储器装置2030中的一个或两个都可采取图9的存储器装置1020的形式。
如果计算系统2000是移动装置，则计算系统2000还可包括为计算系统供电的电池(未示出)。虽然未在图10中示出，但是计算系统2000还可包括应用芯片组、相机图像处理器(CIP)、移动DRAM等。这样的移动装置可包括蜂窝电话、个人数字助理、便携式音乐和/或视频播放器、电子平板、平板计算机或电子书阅读器、便携式导航或全球定位系统(GPS)装置、膝上型计算机等。
在各种实施例中，第一存储器装置2020和第二存储器装置2030之一可组成例如使用非易失性存储器来存储数据的固态驱动器(SSD)。可选地，在其它实施例中，第一存储器装置2010或第二存储器装置2030可由融合式(fusion)闪存(例如，包括SRAM缓冲器、NAND闪存和NOR接口逻辑的存储器)形成。
在图10中，根据本发明构思的示例性实施例，假设第一存储器装置2020和第二存储器装置2030中的另一个由易失性存储器形成。在这种情况下，行命令信号或行地址信号可通过共享总线被施加到堆叠的存储器，从而硅通孔的数量减少。结果，可提高存储器装置的产率并减少制造成本。
根据本发明构思的示例性实施例的易失性存储器装置和/或控制器可被封装在各种类型的封装件中，诸如PoP(堆叠式封装)、BGA(球栅阵列)、CSP(芯片级封装)、PLCC(塑料引线芯片载体)、PDIP(塑料双列直插式封装)、Waffle封装的裸片(Die in Waffle Pack)、晶圆形式的裸片、COB(板上芯片)、CERDIP(陶瓷双列直插式封装)、MQFP(公制塑料四方扁平封装)、TQFP(薄型四方扁平封装)、SOIC(小外形集成电路)、SSOP(收缩型小外形封装)、TSOP(薄型小外形封装)、TQFP(薄型四方扁平封装)、SIP(系统封装)、MCP(多芯片封装)、WFP(晶圆级制备封装(Wafer-level FabricatedPackage))、WSP(晶圆级堆叠封装(Wafer-Level Processed Stack Package))等。
MCP可独立包括RAM家族中的易失性存储器和ROM家族中的非易失性存储器，或者可包括以上两者。这里，作为示例，所述易失性存储器可包括移动DRAM、EDP、PRAM、OneDRAM、伪SRAM、LpDDR家族DRAM、FRAM、图形DRAM和ReRAM中的至少一个。作为示例，所述非易失性存储器可包括NAND闪存、NOR闪存、OneNAND、PRAM和ReRAM中的至少一个。
以上讨论的主题将被解释为是说明性的，并非限制性的，并且权利要求意图覆盖落入本发明构思的真实精神和范围内的所有修改、改进和其它实施例。因此，为了达到法律允许的最大范围，由权利要求及其等同物的允许的最广泛的解释来确定权利要求的范围，并且权利要求的范围不应受以上详细的描述约束或限制。

Claims (26)

1.一种半导体存储器装置，包括：
第一存储器，被配置为通过第一专用总线接收第一通道列命令，通过共享总线接收第一通道行命令；
第二存储器，被配置为通过第二专用总线接收第二通道列命令，通过共享总线接收第二通道行命令，
其中，第二存储器通过硅通孔与第一存储器连接，并且共享总线由硅通孔形成，
其中，第一存储器与第一通道数据输入/输出总线耦接以传输数据，第二存储器与第二通道数据输入/输出总线耦接以传输数据。
2.如权利要求1所述的半导体存储器装置，其中，行命令中的每个包括激活命令和预充电命令，列命令中的每个包括写命令和读命令。
3.如权利要求1所述的半导体存储器装置，其中，行命令是RAS命令，列命令是CAS命令。
4.如权利要求1所述的半导体存储器装置，其中，由至少一个存储器控制器的第一调度器产生第一通道行命令和第一通道列命令，由所述至少一个存储器控制器的第二调度器产生第二通道行命令和第二通道列命令。
5.一种半导体存储器装置，包括：
第一存储器，被配置为通过第一专用总线接收第一通道列地址，通过共享总线接收第一通道行地址；
第二存储器，被配置为通过第二专用总线接收第二通道列地址，通过共享总线接收第二通道行地址，
其中，第二存储器通过硅通孔与第一存储器连接，并且共享总线由硅通孔形成，
其中，第一存储器与第一通道数据输入/输出总线耦接以传输数据，第二存储器与第二通道数据输入/输出总线耦接以传输数据。
6.如权利要求5所述的半导体存储器装置，其中，第一存储器和第二存储器都是具有多个存储条的动态随机存取存储器。
7.如权利要求6所述的半导体存储器装置，其中，由至少一个存储器控制器的第一调度器产生第一通道行地址和第一通道列地址，由所述至少一个存储器控制器的第二调度器产生第二通道行地址和第二通道列地址。
8.一种半导体装置，包括：
存储器控制器，包括第一控制单元和第二控制单元，
其中，第一控制单元被配置为产生关于第一通道的第一行命令和第一行地址以及关于第一通道的第一列命令和第一列地址，第二控制单元被配置为产生关于第二通道的第二行命令和第二行地址以及关于第二通道的第二列命令和第二列地址；
半导体存储器装置，包括第一存储器和第二存储器，
其中，第一存储器和第二存储器形成堆叠结构；
其中，第一存储器被配置为通过第一专用总线线路接收第一通道的第一列命令和第一列地址，通过共享总线线路接收关于第一通道的第一行命令和第一行地址，
其中，第二存储器被配置为通过第二专用总线线路接收第二通道的第二列命令和第二列地址，通过共享总线线路接收关于第二通道的第二行命令和第二行地址。
9.如权利要求8所述的半导体装置，其中，存储器控制器和半导体存储器装置被包括在同一封装件内。
10.如权利要求8所述的半导体装置，其中，第一控制单元和第二控制单元是分别被配置为控制第一存储器和第二存储器的通道调度器。
11.如权利要求8所述的半导体装置，其中，共享总线线路由硅通孔TSV形成。
12.如权利要求8所述的半导体装置，其中，半导体存储器装置还包括以第一存储器和第二存储器的堆叠结构堆叠的通道存储器。
13.一种半导体存储器装置，包括：
第一存储器，被配置为通过第一专用总线接收第一通道行地址或第一通道行命令，通过共享总线接收第一通道列地址或第一通道列命令；
第二存储器，被配置为通过第二专用总线接收第二通道行命令或第二通道行地址，通过共享总线接收第二通道列命令或第二通道列地址，
其中，第二存储器通过硅通孔与第一存储器连接，并且共享总线由硅通孔形成，
其中，第一存储器与第一通道数据输入/输出总线耦接以传输数据，第二存储器与第二通道数据输入/输出总线耦接以传输数据。
14.如权利要求13所述的半导体存储器装置，其中，半导体存储器装置被配置为具有每通道128数据比特用于宽数据输入/输出。
15.如权利要求13所述的半导体存储器装置，其中，行命令中的每个包括激活命令和预充电命令，列命令中的每个包括写命令和读命令。
16.一种包括多个存储器的多通道半导体存储器装置的存储器驱动方法，所述存储器驱动方法包括：
在第一周期期间，通过共享总线施加第一行命令信号和第一行地址信号，以驱动所述多个存储器的第一存储器；
在不与第一周期重叠的第二周期期间，通过共享总线施加第二行命令信号和第二行地址信号，以驱动所述多个存储器的第二存储器，
其中：
通过第一专用总线施加第一存储器的第一列命令信号和第一列地址信号，
通过第二专用总线施加第二存储器的第二列命令信号和第二列地址信号，
其中，第一存储器与第一通道数据输入/输出总线耦接以传输数据，第二存储器与第二通道数据输入/输出总线耦接以传输数据。
17.如权利要求16所述的存储器驱动方法，其中，第一周期和第二周期中的每个的最小时间为1tCK，其中，1tCK是一个时钟周期的持续时间。
18.一种半导体装置，包括：
存储器控制器，包括多个控制单元；
半导体存储器装置，包括多个存储器；
多条总线，将所述多个控制单元耦接到所述多个存储器，其中，所述多条总线包括共享总线和将至少两个控制单元耦接到至少两个存储器的至少两条专用总线，共享总线被配置为将所述至少两个控制单元中的每个控制单元的所有行命令信号和行地址信号或所有列命令信号和列地址信号传输到所述至少两个存储器中的每个存储器，
其中，所述至少两个存储器中的每个存储器分别与至少两条通道数据输入/输出总线中的每条通道数据输入/输出总线耦接以传输数据。
19.如权利要求18所述的半导体装置，其中，在所述多个控制单元中的控制单元的数量和在所述多个存储器中的存储器的数量相同。
20.如权利要求18所述的半导体装置，其中，在共享总线上传输列命令信号和列地址信号。
21.如权利要求20所述的半导体装置，其中，列命令信号中的每个包括写命令和读命令。
22.如权利要求18所述的半导体装置，其中，在共享总线上传输行命令信号和行地址信号。
23.如权利要求22所述的半导体装置，其中，行命令信号中的每个包括激活命令和预充电命令。
24.如权利要求18所述的半导体装置，其中，所述多个存储器包括具有多个存储条的动态随机存取存储器。
25.如权利要求18所述的半导体装置，其中，共享总线线路由硅通孔TSV形成。
26.如权利要求18所述的半导体装置，其中，所述至少两个存储器以堆叠结构布置为通道存储器。
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* Cited by examiner, † Cited by third party
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KR102036693B1 (ko) * 2012-12-13 2019-10-28 에스케이하이닉스 주식회사 반도체 메모리 시스템 및 그의 동작 방법
US9679615B2 (en) 2013-03-15 2017-06-13 Micron Technology, Inc. Flexible memory system with a controller and a stack of memory
KR102166762B1 (ko) * 2013-12-26 2020-10-16 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템
TWI690029B (zh) * 2014-06-13 2020-04-01 蘋果公司 重組態之寬輸入輸出記憶體模組及使用其之封裝架構
KR102179297B1 (ko) * 2014-07-09 2020-11-18 삼성전자주식회사 모노 패키지 내에서 인터커넥션을 가지는 반도체 장치 및 그에 따른 제조 방법
KR102229942B1 (ko) 2014-07-09 2021-03-22 삼성전자주식회사 멀티 다이들을 갖는 멀티 채널 반도체 장치의 동작 방법 및 그에 따른 반도체 장치
TWI556247B (zh) 2014-11-12 2016-11-01 財團法人工業技術研究院 錯誤容忍穿矽孔介面及其控制方法
KR102264548B1 (ko) 2014-11-21 2021-06-16 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR20160068394A (ko) * 2014-12-05 2016-06-15 에스케이하이닉스 주식회사 반도체 장치
KR102468698B1 (ko) * 2015-12-23 2022-11-22 에스케이하이닉스 주식회사 메모리 장치
US10222853B2 (en) 2016-03-03 2019-03-05 Qualcomm Incorporated Power saving techniques for memory systems by consolidating data in data lanes of a memory bus
CN107391023B (zh) * 2016-05-16 2021-01-22 深圳市中兴微电子技术有限公司 一种多通道数据存储器及其存取方法及装置
US10083722B2 (en) * 2016-06-08 2018-09-25 Samsung Electronics Co., Ltd. Memory device for performing internal process and operating method thereof
US9940984B1 (en) * 2016-09-28 2018-04-10 Intel Corporation Shared command address (C/A) bus for multiple memory channels
US9728236B1 (en) * 2016-10-21 2017-08-08 Dell Products, Lp System and method of training optimization for dual channel memory modules
KR20180062809A (ko) 2016-12-01 2018-06-11 삼성전자주식회사 Zq 핀을 공유하는 메모리 장치의 zq 캘리브레이션 방법
CN108959107B (zh) * 2017-05-18 2020-06-16 深圳市中兴微电子技术有限公司 一种共享方法及装置
CN109525237B (zh) * 2017-09-18 2020-10-09 华为技术有限公司 接口单元以及具有该接口单元的接口模块和芯片
TWI676180B (zh) * 2018-09-04 2019-11-01 華邦電子股份有限公司 記憶體裝置以及虛擬靜態隨機存取記憶體之刷新方法
EP3931703A4 (en) * 2019-02-28 2022-05-11 Rambus Inc. QUAD CHANNEL DRAM
US11392299B2 (en) 2019-12-20 2022-07-19 Micron Technology, Inc. Multi-purpose signaling for a memory system
WO2021133692A1 (en) 2019-12-26 2021-07-01 Micron Technology, Inc. Truth table extension for stacked memory systems
US11775213B2 (en) 2020-05-27 2023-10-03 Rambus Inc. Stacked memory device with paired channels
US11409684B2 (en) 2020-07-31 2022-08-09 Alibaba Group Holding Limited Processing accelerator architectures
US11625341B2 (en) * 2020-08-11 2023-04-11 Alibaba Group Holding Limited Narrow DRAM channel systems and methods
TWI810855B (zh) * 2022-03-21 2023-08-01 旺宏電子股份有限公司 記憶體元件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6125421A (en) * 1994-11-30 2000-09-26 Hitachi Micro Systems, Inc. Independent multichannel memory architecture
CN1332457A (zh) * 2000-06-30 2002-01-23 三星电子株式会社 共享控制和地址总线的双通道存储器系统及存储器模块

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2903248B2 (ja) 1990-05-22 1999-06-07 高夫 西川 コーヒ豆の洗浄プラント
EP0749600B1 (en) * 1994-03-11 2001-07-11 The Panda Project Modular architecture for high bandwidth computers
WO1999030240A1 (en) * 1997-12-05 1999-06-17 Intel Corporation Memory system including a memory module having a memory module controller
US7102958B2 (en) * 2001-07-20 2006-09-05 Samsung Electronics Co., Ltd. Integrated circuit memory devices that support selective mode register set commands and related memory modules, memory controllers, and methods
DE10330811B4 (de) * 2003-07-08 2009-08-13 Qimonda Ag Halbleiterspeichermodul
KR100750183B1 (ko) * 2006-01-10 2007-08-17 삼성전자주식회사 메모리 시스템 및 그 제어방법
KR100827704B1 (ko) * 2006-11-29 2008-05-07 삼성전자주식회사 포트별 데이터 입출력 단위가 독립적인 경우에도 데이터 호환을 보장하는 멀티패쓰 억세스블 반도체 메모리 장치 및 그에 따른 데이터 호환방법
JP4996626B2 (ja) * 2006-12-25 2012-08-08 パナソニック株式会社 メモリ制御装置、およびメモリ制御方法
KR20080067506A (ko) 2007-01-16 2008-07-21 삼성전자주식회사 공유 어드레스 포트를 이용하여 메모리 어레이를 액세스할수 있는 메모리 시스템 및 그것의 액세스 방법
JP5369430B2 (ja) * 2007-11-20 2013-12-18 富士通株式会社 可変遅延回路，メモリ制御回路，遅延量設定装置，遅延量設定方法および遅延量設定プログラム
US7804735B2 (en) 2008-02-29 2010-09-28 Qualcomm Incorporated Dual channel memory architecture having a reduced interface pin requirements using a double data rate scheme for the address/control signals
JP5632584B2 (ja) * 2009-02-05 2014-11-26 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US7894230B2 (en) * 2009-02-24 2011-02-22 Mosaid Technologies Incorporated Stacked semiconductor devices including a master device
KR101854251B1 (ko) 2010-11-30 2018-05-03 삼성전자주식회사 멀티 채널 반도체 메모리 장치 및 그를 구비하는 반도체 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6125421A (en) * 1994-11-30 2000-09-26 Hitachi Micro Systems, Inc. Independent multichannel memory architecture
CN1332457A (zh) * 2000-06-30 2002-01-23 三星电子株式会社 共享控制和地址总线的双通道存储器系统及存储器模块

Also Published As

Publication number Publication date
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