CN1332457A - 共享控制和地址总线的双通道存储器系统及存储器模块 - Google Patents

共享控制和地址总线的双通道存储器系统及存储器模块 Download PDF

Info

Publication number
CN1332457A
CN1332457A CN01117417A CN01117417A CN1332457A CN 1332457 A CN1332457 A CN 1332457A CN 01117417 A CN01117417 A CN 01117417A CN 01117417 A CN01117417 A CN 01117417A CN 1332457 A CN1332457 A CN 1332457A
Authority
CN
China
Prior art keywords
memory module
address bus
control
impact damper
signal input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN01117417A
Other languages
English (en)
Other versions
CN100550186C (zh
Inventor
苏秉世
朴勉周
李相元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1332457A publication Critical patent/CN1332457A/zh
Application granted granted Critical
Publication of CN100550186C publication Critical patent/CN100550186C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Memory System (AREA)
  • Dram (AREA)

Abstract

一种存储器系统,能够改进数据总线的操作速度并且通过延伸数据总线的宽度而适于展宽带宽,以及一种用于存储器系统的存储器模块。在存储器系统中,第一通道和第二通道的数据总线从存储器控制器延伸出并且分别安置在公共控制和地址总线的左边和右边。第一组存储器模块被装载在第一通道的数据总线上,并且第二组存储器模块被装载在第二通道的数据总线上。并且在存储器系统中,存储器模块共享位于中心的公共控制和地址总线。

Description

共享控制和地址总线的双通道存储器系统及存储器模块
本发明涉及一种存储器系统和存储器模块，更具体地说，是涉及具有共享控制和地址总线的双通道存储器系统及使用该存储器系统的存储器模块。
存储器装置是随着集成度的提高以及基于高集成度的容量的增大得到继续发展。同时，计算机系统的核心中央处理单元(CPU)继续发展以使其以更快的速度运行。结果，CPU的操作速度和存储器的操作速度之间的差异持续增加到某种程度，即在现存的系统中，存储器装置的运行速度呈现出限制计算机系统的整体性能的趋势。
因此，为了增加计算机系统的操作速度，已经进行了开发高性能存储器系统和高速度存储器装置的研究。高性能存储器系统的开发通常集中在构造在单位时间内能够输入和输出更大数据量的存储器。为了增加存储器系统的操作速度，必须首先开发出高速存储器装置。但是，能够增加用于将存储器装置与外部组件相连接的系统操作速度的存储器模块和总线的接口的体系结构也是很重要的。即，与通信总线的排列以及用于将存储器装置安装在总线上的存储器模块的结构有关的技术是非常重要的。
存储器的带宽，是指在单位时间内输入到存储器装置或从存储器装置输出的数据，它是取决于数据总线的宽度以及存储器装置和数据总线的操作速度。数据总线的宽度受系统存储器区域的物理面积或总线线路的空间排列影响的。数据总线的操作速度受数据总线的电的高频特性影响，因此，为了改进带宽，即，为了增加存储器系统的操作速度，必须找出在计算机系统中最大利用分配给存储器的区域限定空间的方法以及满足涉及在高频领域的各种电特性的方法。
本发明的目的在于提供一种能够增加数据总线的操作速度以及能够易于扩展数据总线宽度的存储器系统。
本发明的另一目的在于提供一种改进数据总线的操作速度以及能够易于扩展数据总线的存储器模块。
因此，为了实现第一目的，本发明提供了一种存储器系统，包括：系统板；在系统板上的存储器控制器；在系统板上的多个存储器模块；从存储器控制器延伸的公共控制和地址总线；从存储器控制器延伸的第一通道的数据总线；以及从存储器控制器延伸的第二通道的数据总线。第一组的存储器控制模块耦合到第一通道的数据总线并且第二组的存储器控制模块耦合到第二通道的数据总线。第一和第二组的存储器模块共享公共控制和地址总线。
可以对存储器模块进行排列使存储器模块的某些部分彼此重叠。第一组的存储器模块和第二组的存储器模块也可以排列成彼此交叉。在优选实施例中，第一组的存储器模块和第二组的存储器模块的配置是相同的。或者，第一组的存储器模块和第二组的存储器模块可以配置成互为镜像。
每一存储器模块包括安装在存储器模块上的存储器装置；位于存储器模块的一端的信号输入和输出部分，信号输入输出部分用于将存储器模块连接到系统板上的连接器上；安装在存储器模块上的缓冲器；以及连接在信号输入和输出部分与缓冲器之间的控制和地址总线。在这个实施例中，存储器装置最好顺序连接到缓冲器的输出线路上使得通过控制和地址总线的信号通过缓冲器在时间间隔内被输入到各自的存储器装置。以短穿越回路配置(shortloop-through configuration)的形式的控制和地址总线可以通过信号输入和输出部分的输入脚被输入，经过缓冲器，并通过信号输入和输出部分的输出脚被输出。而且，以短配置(stub configuration)的形式的控制和地址总线可以从在系统板上的公共控制和地址总线分离(diverge)出来的。
每一存储器模块还可以包括在信号输入和输出部分的输入脚和输出脚之间的以短穿越回路配置形式形成的并且连接了至少一个存储器装置的多个数据总线。
控制和地址总线以及缓冲器可以安置在存储器模块的一端上，并且从安置了信号输入和输出部分的存储器模块边缘垂直延伸。
寄存器而不是缓冲器可以安置在存储器模块上。
第一通道的数据总线可以安置在公共控制和地址总线的左边并且第二通道的数据总线可以安置在公共控制和地址总线的右边。
另一方面，本发明包括存储器系统，包括：系统板；在系统板上的存储器控制器；在系统板上的多个存储器模块；从存储器控制器延伸的公共控制和数据总线；以及从存储器控制器延伸的，并且与公共的控制和地址总线的延伸的相同的方向从端到另一端交替安置的第一通道的数据总线和第二通道的数据总线。第一组的存储器模块被装载到第一通道的数据总线中并且第二组的存储器模块被装载到第二通道的数据总线中，第一和第二组的存储器模块被耦合到公共控制和地址总线，并且第一组的存储器模块和第二组的存储器模块被交替地定向安置。
通过下面结合附图详细描述优选实施例，本发明的上述目的和优点将会变得更加清楚，其中：
图1是根据本发明的第一实施例的存储器系统的框图；
图2是根据本发明的图1的存储器模块的详细框图；
图3是根据本发明的图1的实施例的存储器系统中的用于布线的板的布局图；
图4是根据本发明的第二实施例的存储器系统的框图；
图5是根据本发明的图2的实施例的存储器系统中的用于布线的板的布局图。
以下，参照示出了本发明的优选实施例的附图来详细说明本发明。
在不同图中的相同标号表示相同组件。
图1示出了根据本发明第一实施例的存储器系统。
参考图1，在根据本发明的第一实施例的存储器系统中，存储器控制器11被提供在系统板10的预定位置上并且公共控制和地址总线地址CAB从存储器控制器11延伸。第一通道的数据总线DB1至DB4从存储器控制器11延伸并被安置在公共控制和地址总线地址CAB的左边。第二通道的数据总线DB5至DB8从存储器控制器11延伸并被安置在公共控制和地址总线地址CAB的右边。第一组的存储器模块12a和12b被载入到第一通道的数据总线DB1至DB4中，并且第二组的存储器模块12c和12d被载入到第二通道的数据总线DB5至DB8中。
因此，在根据本发明的第一实施例的存储器系统中，在系统板10上的数据总线的宽度是在存储器模块上的数据总线宽度的2倍。因此，可以使用相对小的存储器模块构造带宽宽的存储器系统。
此外，在根据本发明的第一实施例的存储器系统中，在公共控制和地址总线地址CAB的左边和右边的所有的存储器模块12a、12b、12c和12d共享公共控制和地址总线CAB。在载入到第一和第二通道的所有的存储器模块共享公共控制和地址总线CAB的情况下，存储器控制器11的脚的数目和在系统板10上的总线线路的数目比每一通道具有独立的控制和地址总线的常规情况小。因此，在系统板10上的内部连接线路的排列是相对简单的。
在系统操作过程中，用于在存储器模块12a、12b、12c和12d上寻址存储器装置的地址信号和用于控制在存储器模块12a、12b、12c和12d上的存储器装置的例如控制命令的控制信号被从存储器控制器11通过公共控制和地址总线CAB发送到存储器模块12a、12b、12c和12d。数据信号通过第一通道的数据总线DB1至DB4和第二通道的数据总线DB5至DB8被从存储器控制器11发送到存储器模块12a、12b、12c和12d或从存储器模块12a、12b、12c和12d发送到存储器控制器11。
在根据本发明的第一实施例的存储器系统中，排列存储器模块12a、12b、12c和12d使得连接到公共控制和地址总线CAB的元件彼此重叠并且使得第一组的存储器模块12a和12b以及第二组的存储器模块12c和12d彼此成排成一线。因为沿X轴方向的存储器系统的尺寸被减小，因此存储器系统能够被安置在整个系统中的限定区域内。并且在数据总线区域中因为在存储器、模块之间提供了足够的间隔，当在高速操作过程中会产生大量热量时，也较容易散出过多的热量。
图2是根据本发明的图1中所示的存储器模块的详细的说明性的框图。
参考图2，根据本发明的存储器模块12包括多个存储器装置20a至20d、接头21、多个数据总线MDB1至MDB4、控制和地址总线MCAB，以及缓冲器22。
存储器20a至20d安置在存储器模块12上的预定位置上。数据总线MDB1至MDB4以短穿越回路配置被提供，并且连接在接头21和存储器装置20a至20d之间。接头21，是信号输入和输出部分，位于存储器模块12的边沿上，并且将存储器模块连接到系统板。
当存储器模块12载入到图1中所示的存储器系统中时，存储器模块12上的数据总线MDB1至MDB4连接到系统板10上的第一通道的数据总线DB1至DB4或第二通道的数据总线DB5至DB8。存储器模块12上的控制和地址总线MCAB连接到系统板10上的公共控制和地址总线CAB。
控制和地址总线MCAB和缓冲器22安置在模块的一端(例如，图2的右端)并且从接头21的位置的边沿垂直延伸。控制和地址总线MCAB是短穿越回路配置形式并且连接在接头21和缓冲器22之间。总线线路MCABB，例如以短配置形式，连接到缓冲器22的输出端口。存储器装置20a至20d被顺序连接到总线线路或短MCABB，使得经过控制和地址总线MCAB的信号在统一的时间内通过缓冲器22被输入到各自的存储器装置20a至20d。缓冲器22用于改进经过控制和地址总线MCAB的信号的完整性。在另一种可选择的配置中，可以使用寄存器而非缓冲器22。
因此，在根据本发明的存储器模块中，因为在系统操作过程中，存储器模块20a至20d按统一时间间隔顺序操作，所以减少了当从存储器装置20a至20d同时输出数据时所产生的高频同时切换噪声。因此，改善了高速操作特性。
在图2中所示的存储器模块中，控制和地址总线MCAB是短穿越回路配置。控制和地址总线MCAB也可以使用短配置形式。在以如图2所示的短穿越回路形式的控制和地址总线MCAB中，总线线路通过接头21的输入脚被输入到存储器模块12，经过缓冲器22，然后通过接头21的输出脚被输出。在以短(stub)形式的控制和地址总线中，用作控制和地址总线操作的短段(stub)连接在接头21和缓冲器22之间。当存储器模块被载入如图1所示的存储器系统中时，在存储器模块上的控制和地址短段从系统板10上的公共控制和地址总线CAB中分离。
在根据本发明的第一实施例的如图1所示的存储器系统中，以及图2所示的存储器模块中，使用了短穿越回路(short loop-through)的数据总线形式。在短穿越回路形式的数据总线中，如图1中数据总线DB1至DB8的箭头所标识的数据流经存储器模块12a、12b、12c和12d。在如图2所示的各自的存储器模块中，总线线路被输入到存储器模块12，经过存储器装置20a至20d，并被输出。在这个过程中，接头21包括在数据总线上的每一位的输入脚和输出脚。
如上所述，在根据本发明的第一实施例的图1所示的存储器系统中，连接到第一通道的第一组的存储器模块12a和12b以及连接到第二通道的第二组的存储器模块12c和12d共享公共控制和地址总线CAB，并且被对称地分别安置在公共控制和地址总线的左边和右边。因此，在图2所示的接头21中，第一组的存储器模块12a和12b的脚按照与第二组的存储器模块12c和12d的脚排列的相反的顺序排列。因此，存储器模块12a、12b、12c和12d的控制和地址总线MCAB的输入和输出脚不是按照总线方向并列排列的。因此，总线ma的布线变得很复杂。
为了解决上述问题，可以另外设计和使用左右模块颠倒的镜像模块。但是设计和生产两种模块时，制造成本会增加。所以，在本发明中，使用图3所描述的板的布线方法使得仅需要一种类型的存储器模块。
图3描述了根据本发明的第一实施例的如图1所示的存储器系统中的用于板的布线的方法。标号10表示系统板，以及标号22a至22d表示模块座被安装的区域。
参考图3，数据总线DB1至DB8以直线形式画线并且公共控制和地址总线CAB被画成能够被从端到端的交替互换。为了使这样的画线成为可能，在图2所示的存储器模块中，控制和地址总线的输入脚和输出脚被安置在缓冲器22的相对的边上。
因此，一个存储器模块例如为安置在区域22d中的存储器模块中的控制和地址总线MCAB的输出脚，被放在下一个存储器模块例如在区域22a装载的存储器模块中的、其脚的排列是以相反的顺序排列的控制和地址总线MCAB的输出脚的相同的点上。并且位于两个模块中的控制和地址总线MCAB的输出脚以及控制和地址总线MCAB的输入脚通过图3所示的系统板10上的直线相互相连。
因此，通过上述的布线方法，根据本发明的第一实施例的存储器系统可以使用一种类型的存储器模块，如图1所示。
图4是根据本发明的第二实施例的存储器系统的框图。
参考图4，在根据本发明的第二实施例的存储器系统中，存储器控制器41被提供在系统板40的预定位置中，并且公共控制和地址总线CAB从存储器控制器41延伸。第一通道的数据总线DB1至DB4和第二通道的数据总线DB5至DB8从存储器控制器41延伸并且依次交替地安置在沿控制和地址总线CAB的相同方向的左边和右边。第一组的存储器模块42a和42c被装载在第一通道的数据总线DB1至DB4上并且第二组的存储器模块42b和42d被装载在第二通道的数据总线DB5至DB8上。
因此，在根据本发明的第二实施例的存储器系统中，用与根据第一实施例的存储器系统相似的方法，系统板40上的数据总线的宽度是存储器模块上的数据总线的宽度的两倍。因此，使用相对小的存储器模块能够构造带宽宽(wide band)的存储器系统。
而且，在根据本发明的第二实施例的存储器系统中，所有的存储器模块42a、42b、42c和42d共享位于模块中心的公共控制和地址总线CAB。而且，第一组的存储器模块即装载在第一通道的数据总线DB1至DB4中的存储器模块42a和42c以及第二组的存储器模块即装载在第二通道的数据总线DB5至DB8中的存储器模块42b和42d以通常的线性的形式交替地安置在交替的方向中，如图所示。
因此，与在根据第一实施例中的存储器系统中一样，在根据本发明的第二实施例的存储器系统中，存储器控制器41的脚的数目和系统板40上的总线线路的数目被减少了。而且，由于所有的存储器模块42a、42b、42c和42d以直线排列，所以减小了沿X轴方向的存储器系统的大小。因此，相比常规的布局，系统所占用的面积相对小了，并且系统板40上的线的排列相对简单了。
在根据如图4所示的第二实施例的存储器系统中，因为所有的存储器模块42a、42b、42c和42d排列成直线，在存储器模块上的控制和地址总线的排列结构所受限制小于根据本发明的如图1所示的第一实施例的存储器系统中的限制。在根据图4所示的第二实施例的存储器系统中，与根据第一实施例的存储器系统一样，能够选择使用数据总线以及控制和地址总线是以短穿越回路形式的存储器模块，以及数据总线是以短穿越回路形式而控制和地址总线是以短形式的存储器模块。但是，在用于如图4所示的根据第二实施例的的存储器系统的存储器模块中，与图2中的存储器模块不同，控制和地址总线以及缓冲器被安置在模块的中心。
图5描述了用于对在图4所示的根据本发明的第二实施例的存储器系统中的板进行布线的方法。在该方法中使用了用于小外型双列直插(small out-line dual in-line)存储器模块(SoDIMM)的表面安装器件(SMD)类型的插座或在双列直插(dual in-line)存储器模块(DIMM)中通常使用的通孔插座。标号52a至52d表示在系统板上的模块插座的放置区域。
因为SoDIMM类型插座具有SMD结构，所以SoDIMM类型插座在高频上出色的电特性，并且体积小。通孔类型插座大，这是其缺点，但因此在系统板布线时比使用SoDIMM类型插座的情况有更多的空间用于布线，这是它的优点。
虽然参照本发明的优选实施例已经具体示出了和描述了本发明，但本领域的技术人员应当理解在不脱离本发明所附的权利要求限定的精神和范围下，可以进行形式和细节上的各种变化。
如上所述，根据本发明的存储器模块和根据本发明的使用该存储器模块的存储器系统能够改进数据总线的操作速度并且通过扩展数据总线的宽度适于展宽带宽。

Claims (24)

1、一种存储器系统，包括：
系统板；
在系统板上的存储器控制器；
在系统板上的多个存储器模块；
从存储器控制器延伸出的公共控制和地址总线；
从存储器控制器延伸出的第一通道的数据总线；以及
从存储器控制器延伸出的第二通道的数据总线；以及
其中第一组的存储器模块耦合到第一通道的数据总线，并且第二组的存储器模块耦合到第二通道的数据总线，其中第一和第二组的存储器模块共享公共控制和地址总线。
2、如权利要求1的存储器系统，其中对存储器模块进行排列使得存储器模块的某些部分彼此重叠。
3、如权利要求1的存储器系统，其中第一组的存储器模块和第二组的存储器模块安排成彼此交叉。
4、如权利要求1的存储器系统，其中第一组的存储器模块和第二组的存储器模块的配置是相同的。
5、如权利要求1的存储器系统，其中第一组的存储器模块和第二组的存储器模块可以配置成互为镜像。
6、如权利要求1的存储器系统，其中每一存储器模块包括：
安装在存储器模块上的多个存储器装置；
位于存储器模块一端的信号输入和输出部分，信号输入输出部分用于将存储器模块连接到系统板上的连接器上；
安装在存储器模块上的缓冲器；以及
连接在信号输入和输出部分与缓冲器之间的控制和地址总线，
其中，存储器装置顺序连接到缓冲器的输出线路上使得经过控制和地址总线的信号经过缓冲器在时间间隔内被输入到各自的存储器装置。
7、如权利要求6的存储器系统，其中短穿越回路配置(short loop-through configuation)形式的控制和地址总线通过信号输入和输出部分的输入脚被输入，经过缓冲器，并通过信号输入和输出部分的输出脚被输出。
8、如权利要求6的存储器系统，其中短配置(stub configuration)形式的控制和地址总线从在系统板上的公共控制和地址总线分离出来的。
9、如权利要求6的存储器系统，其中每一存储器模块还可以包括以短穿越回路配置形式的在信号输入和输出部分的输入脚和输出脚之间的形成的并且连接了至少一个存储器装置的多个数据总线。
10、如权利要求6的存储器系统，其中控制和地址总线以及缓冲器安置在存储器模块的一端上，并且从安置了信号输入和输出部分的存储器边缘垂直延伸。
11、如权利要求6的存储器系统，其中寄存器而不是缓冲器安置在存储器模块上。
12、如权利要求1的存储器系统，其中第一通道的数据总线可以安置在公共控制和地址总线的左边，并且第二通道的数据总线可以安置在公共控制和地址总线的右边。
13、一种存储器系统，包括：
系统板；
在系统板上的存储器控制器；
在系统板上的多个存储器模块；
从存储器控制器延伸出的公共控制和数据总线；以及
从存储器控制器延伸出的，并且在与公共的控制和地址总线的延伸方向的相同的方向中从一端到一端交替安置的第一通道的数据总线和第二通道的数据总线，
其中第一组的存储器模块被装载到第一通道的数据总线中并且第二组的存储器模块被装载到第二通道的数据总线中，第一和第二组的存储器模块被耦合到公共控制和地址总线，并且第一组的存储器模块和第二组的存储器模块被交替地定向安置。
14、如权利要求13的存储器系统，其中每一存储器模块包括：
安置在存储器模块上的多个存储器装置；
位于存储器模块一边的信号输入和输出部分，信号输入输出部分用于将存储器模块连接到系统板上的连接器上；
安装在存储器模块上的缓冲器；
连接在信号输入和输出部分与缓冲器之间的控制和地址总线；以及
以穿越回路(loop-through)配置形式的、在信号输入和输出部分的输入脚和输出脚之间形成的并且连接了至少一个存储器装置的多个数据总线。
15、如权利要求14的存储器系统，其中控制和地址总线通过信号输入和输出部分的输入脚被输入，经过缓冲器，并通过信号输入和输出部分的输出脚被输出。
16、如权利要求14的存储器系统，其中控制和地址总线从在系统板上的公共控制和地址总线分离出来的。
17、如权利要求14的存储器系统，其中控制和地址总线以及缓冲器被安置在存储器模块的中心。
18、如权利要求14的存储器系统，其中寄存器而不是缓冲器安置在存储器模块上。
19、一种存储器模块，包括：
安置在存储器模块上的多个存储器装置；
位于存储器模块一边的信号输入和输出部分，信号输入输出部分用于将存储器模块连接到系统板上的连接器上；
安装在存储器模块上的缓冲器；以及
连接在信号输入和输出部分与缓冲器之间的控制和地址总线，
其中，存储器装置顺序连接到缓冲器的输出线路上，使得经过控制和地址总线的信号通过缓冲器在时间间隔内被输入到各自的存储器装置。
20、如权利要求19的存储器模块，其中短穿越回路配置形式的控制和地址总线通过信号输入和输出部分的输入脚被输入，经过缓冲器，并通过信号输入和输出部分的输出脚被输出。
21、如权利要求19的存储器模块，其中短配置形式的控制和地址总线从在系统板上的公共控制和地址总线分离出来的。
22、如权利要求19的存储器模块，其中每一存储器模块还包括以穿越回路配置形式的在信号输入和输出部分的输入脚和输出脚之间的形成的并且连接了至少一个存储器装置的多个数据总线。
23、如权利要求19的存储器模块，其中控制和地址总线以及缓冲器被安置成和安装有信号输入和输出部分的存储器模块的一边垂直。
24、如权利要求19的存储器模块，其中寄存器而不是缓冲器安置在存储器模块上。
CNB01117417XA 2000-06-30 2001-04-27 存储器系统 Expired - Fee Related CN100550186C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020000037399A KR100335504B1 (ko) 2000-06-30 2000-06-30 제어 및 어드레스 버스를 공유하는 2채널 메모리 시스템및 이에 채용되는 메모리 모듈
KR37399/00 2000-06-30
KR37399/2000 2000-06-30

Publications (2)

Publication Number Publication Date
CN1332457A true CN1332457A (zh) 2002-01-23
CN100550186C CN100550186C (zh) 2009-10-14

Family

ID=19675630

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB01117417XA Expired - Fee Related CN100550186C (zh) 2000-06-30 2001-04-27 存储器系统

Country Status (7)

Country Link
US (1) US6414904B2 (zh)
JP (2) JP3685736B2 (zh)
KR (1) KR100335504B1 (zh)
CN (1) CN100550186C (zh)
DE (1) DE10121901B4 (zh)
GB (1) GB2367400B (zh)
TW (1) TW538337B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100357923C (zh) * 2002-02-06 2007-12-26 皇家飞利浦电子股份有限公司 设备系统
CN100409442C (zh) * 2002-08-23 2008-08-06 尔必达存储器株式会社 存储系统和数据传输方法
CN102486931A (zh) * 2010-11-30 2012-06-06 三星电子株式会社 多通道半导体存储器装置以及包括该装置的半导体装置
CN102890961A (zh) * 2012-09-28 2013-01-23 无锡江南计算技术研究所 存储体结构
CN103918032A (zh) * 2011-10-31 2014-07-09 华为技术有限公司 一种在网络设备中进行查表的方法和装置

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6643752B1 (en) * 1999-12-09 2003-11-04 Rambus Inc. Transceiver with latency alignment circuitry
US6502161B1 (en) 2000-01-05 2002-12-31 Rambus Inc. Memory system including a point-to-point linked memory subsystem
US7363422B2 (en) * 2000-01-05 2008-04-22 Rambus Inc. Configurable width buffered module
US20050010737A1 (en) * 2000-01-05 2005-01-13 Fred Ware Configurable width buffered module having splitter elements
US7017002B2 (en) * 2000-01-05 2006-03-21 Rambus, Inc. System featuring a master device, a buffer device and a plurality of integrated circuit memory devices
US7356639B2 (en) * 2000-01-05 2008-04-08 Rambus Inc. Configurable width buffered module having a bypass circuit
US7404032B2 (en) * 2000-01-05 2008-07-22 Rambus Inc. Configurable width buffered module having switch elements
US7266634B2 (en) * 2000-01-05 2007-09-04 Rambus Inc. Configurable width buffered module having flyby elements
KR100335501B1 (ko) * 2000-06-09 2002-05-08 윤종용 향상된 데이터 버스 성능을 갖는 메모리 모듈
GB2379542B (en) * 2000-09-05 2003-09-10 Samsung Electronics Co Ltd System comprising memory module
US7610447B2 (en) * 2001-02-28 2009-10-27 Rambus Inc. Upgradable memory system with reconfigurable interconnect
US6889304B2 (en) 2001-02-28 2005-05-03 Rambus Inc. Memory device supporting a dynamically configurable core organization
US6646903B2 (en) * 2001-12-03 2003-11-11 Intel Corporation Ferroelectric memory input/output apparatus
JP4173970B2 (ja) * 2002-03-19 2008-10-29 株式会社ルネサステクノロジ メモリシステム及びメモリモジュール
KR100468761B1 (ko) * 2002-08-23 2005-01-29 삼성전자주식회사 분할된 시스템 데이터 버스에 연결되는 메모리 모듈을구비하는 반도체 메모리 시스템
KR100929143B1 (ko) 2002-12-13 2009-12-01 삼성전자주식회사 컴퓨터 및 그 제어방법
US8190808B2 (en) 2004-08-17 2012-05-29 Rambus Inc. Memory device having staggered memory operations
US7254075B2 (en) 2004-09-30 2007-08-07 Rambus Inc. Integrated circuit memory system having dynamic memory bank count and page size
US7280428B2 (en) 2004-09-30 2007-10-09 Rambus Inc. Multi-column addressing mode memory system including an integrated circuit memory device
US8595459B2 (en) 2004-11-29 2013-11-26 Rambus Inc. Micro-threaded memory
US11328764B2 (en) 2005-09-26 2022-05-10 Rambus Inc. Memory system topologies including a memory die stack
US7464225B2 (en) * 2005-09-26 2008-12-09 Rambus Inc. Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology
US7562271B2 (en) 2005-09-26 2009-07-14 Rambus Inc. Memory system topologies including a buffer device and an integrated circuit memory device
DE102006006571A1 (de) * 2006-02-13 2007-08-16 Infineon Technologies Ag Halbleiteranordnung und Verfahren zum Betreiben einer Halbleiteranordnung
US20070260841A1 (en) 2006-05-02 2007-11-08 Hampel Craig E Memory module with reduced access granularity
US20080024997A1 (en) * 2006-07-28 2008-01-31 Apple Computer, Inc. Staggered memory layout for improved cooling in reduced height enclosure
DE102006051514B4 (de) * 2006-10-31 2010-01-21 Qimonda Ag Speichermodul und Verfahren zum Betreiben eines Speichermoduls
US20080123305A1 (en) * 2006-11-28 2008-05-29 Smart Modular Technologies, Inc. Multi-channel memory modules for computing devices
KR100833601B1 (ko) 2007-03-07 2008-05-30 삼성전자주식회사 반도체 메모리 시스템 및 메모리 모듈
WO2008139691A1 (ja) * 2007-04-26 2008-11-20 Panasonic Corporation 光ディスク用レーベルプリンタ、感熱記録型プリンタ及び感熱記録方法
DE102009021944A1 (de) * 2009-05-19 2010-12-02 Texas Instruments Deutschland Gmbh Elektronische Vorrichtungen und Verfahren zum Speichern von Daten in einem Speicher
US9268719B2 (en) 2011-08-05 2016-02-23 Rambus Inc. Memory signal buffers and modules supporting variable access granularity
KR102365111B1 (ko) 2014-07-07 2022-02-18 삼성전자주식회사 메모리 모듈 세트, 이를 포함한 반도체 메모리 장치 및 반도체 메모리 시스템
KR102229942B1 (ko) 2014-07-09 2021-03-22 삼성전자주식회사 멀티 다이들을 갖는 멀티 채널 반도체 장치의 동작 방법 및 그에 따른 반도체 장치
KR102179297B1 (ko) * 2014-07-09 2020-11-18 삼성전자주식회사 모노 패키지 내에서 인터커넥션을 가지는 반도체 장치 및 그에 따른 제조 방법
KR102064873B1 (ko) 2018-02-21 2020-01-10 삼성전자주식회사 메모리 모듈 및 이를 구비하는 메모리 시스템
KR20200065762A (ko) * 2018-11-30 2020-06-09 에스케이하이닉스 주식회사 메모리 시스템
CN113360432B (zh) * 2020-03-03 2024-03-12 瑞昱半导体股份有限公司 数据传输系统

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5597077A (en) * 1979-01-16 1980-07-23 Hitachi Ltd Memory circuit
CA1232355A (en) * 1983-09-02 1988-02-02 Wang Laboratories, Inc. Single in-line memory module
GB2204163B (en) * 1987-04-11 1991-10-16 Apple Computer Self-identifying scheme for memory
GB2229557B (en) * 1989-03-08 1993-04-07 Plus 5 Eng Ltd An addressable memory cartridge
DE69128107T2 (de) 1990-05-25 1998-02-26 At & T Corp Busanordnung für Speicherzugriff
JPH0776942B2 (ja) * 1991-04-22 1995-08-16 インターナショナル・ビジネス・マシーンズ・コーポレイション マルチプロセッサ・システムおよびそのデータ伝送装置
US5479624A (en) * 1992-10-14 1995-12-26 Lee Research, Inc. High-performance interleaved memory system comprising a prime number of memory modules
US5367632A (en) * 1992-10-30 1994-11-22 International Business Machines Corporation Flexible memory controller for graphics applications
IN188196B (zh) * 1995-05-15 2002-08-31 Silicon Graphics Inc
US5860080A (en) 1996-03-19 1999-01-12 Apple Computer, Inc. Multicasting system for selecting a group of memory devices for operation
JP3559415B2 (ja) * 1997-02-27 2004-09-02 株式会社東芝 半導体記憶装置
US5896346A (en) * 1997-08-21 1999-04-20 International Business Machines Corporation High speed and low cost SDRAM memory subsystem
JPH11251539A (ja) * 1998-03-06 1999-09-17 Mitsubishi Electric Corp 回路モジュール
US6128748A (en) * 1998-03-25 2000-10-03 Intel Corporation Independent timing compensation of write data path and read data path on a common data bus
US6003121A (en) * 1998-05-18 1999-12-14 Intel Corporation Single and multiple channel memory detection and sizing
US6016282A (en) 1998-05-28 2000-01-18 Micron Technology, Inc. Clock vernier adjustment
US6334159B1 (en) * 1998-12-22 2001-12-25 Unisys Corporation Method and apparatus for scheduling requests within a data processing system

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100357923C (zh) * 2002-02-06 2007-12-26 皇家飞利浦电子股份有限公司 设备系统
CN100409442C (zh) * 2002-08-23 2008-08-06 尔必达存储器株式会社 存储系统和数据传输方法
CN102486931A (zh) * 2010-11-30 2012-06-06 三星电子株式会社 多通道半导体存储器装置以及包括该装置的半导体装置
US9251863B2 (en) 2010-11-30 2016-02-02 Samsung Electronics Co., Ltd. Multi channel semiconductor memory device and semiconductor device including the same
CN102486931B (zh) * 2010-11-30 2016-12-07 三星电子株式会社 多通道半导体存储器装置以及包括该装置的半导体装置
CN103918032A (zh) * 2011-10-31 2014-07-09 华为技术有限公司 一种在网络设备中进行查表的方法和装置
CN103918032B (zh) * 2011-10-31 2016-11-16 华为技术有限公司 一种在网络设备中进行查表的方法和装置
CN102890961A (zh) * 2012-09-28 2013-01-23 无锡江南计算技术研究所 存储体结构
CN102890961B (zh) * 2012-09-28 2015-08-12 无锡江南计算技术研究所 存储体结构

Also Published As

Publication number Publication date
TW538337B (en) 2003-06-21
US6414904B2 (en) 2002-07-02
DE10121901B4 (de) 2010-04-29
KR100335504B1 (ko) 2002-05-09
GB2367400B (en) 2003-05-07
KR20020003015A (ko) 2002-01-10
JP4027377B2 (ja) 2007-12-26
JP2005235239A (ja) 2005-09-02
GB2367400A (en) 2002-04-03
CN100550186C (zh) 2009-10-14
JP3685736B2 (ja) 2005-08-24
DE10121901A1 (de) 2002-01-31
GB0110308D0 (en) 2001-06-20
US20020001214A1 (en) 2002-01-03
JP2002041444A (ja) 2002-02-08

Similar Documents

Publication Publication Date Title
CN1332457A (zh) 共享控制和地址总线的双通道存储器系统及存储器模块
CN1126117C (zh) 带拟绞合线的柔性印刷电路
US6853557B1 (en) Multi-channel memory architecture
US8866023B2 (en) Method and system for reducing trace length and capacitance in a large memory footprint
EP0977127A2 (en) Method for configuring a computer system
US8271827B2 (en) Memory system with extended memory density capability
US20050083664A1 (en) Sockets for module extension and memory system using same
CN1942973A (zh) 具有单和双模式访问的存储器
KR20120030328A (ko) 설정 가능한 모듈 및 메모리 서브시스템
US20120250264A1 (en) Memory module having memory chip and register buffer
CN1210800C (zh) 数据总线性能改善的存储器模块
CN1411059A (zh) 避免存储器芯片周围阻抗不匹配的方法、存储系统及模板
KR100909112B1 (ko) 온-핀 캐패시터들을 이용하는 고속 메모리 모듈
KR20000050356A (ko) 멀티 인라인 메모리 모듈 및 그와 결합되는 전자 부품 소켓
US6585525B2 (en) Memory modules having conductors at edges thereof and configured to conduct signals to or from the memory modules via the respective edges
CN100524165C (zh) 内存模块插槽的扩充结构
US6382983B2 (en) Module mounting system
CN101068450A (zh) 线路板系统
CN1846273A (zh) 循环器链存储器命令和地址总线拓扑
CN2450783Y (zh) 内存芯片的组装构造
US20060125071A1 (en) Memory module and method of mounting memory device on PCB for memory module
CN2510922Y (zh) 支持多种中央处理器的芯片组
KR20070024671A (ko) 온 트레이스 커패시터를 이용하는 고속 메모리 모듈
CN1860684A (zh) 电路系统
CN115776000A (zh) 内存插槽及计算设备

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20091014

Termination date: 20130427