DE10121901A1 - Speichersystem und hierfür verwendbares Speichermodul - Google Patents

Abstract

Die Erfindung bezieht sich auf ein Speichersystem mit einer Systemplatine (10), einer Speichersteuerung (11) und mehreren Speichermodulen (12a bis 12d) sowie auf ein hierfür verwendbares Speichermodul. DOLLAR A Erfindungsgemäß erstrecken sich von der Speichersteuerung aus ein gemeinsamer Steuer- und Adressbus (CAB) sowie Datenbusse (DB1 bis DB4) eines ersten und Datenbusse (DB5 bis DB8) eines zweiten Kanals. Die Speichermodule einer ersten Gruppe sind mit den Datenbussen des ersten Kanals und die Speichermodule einer zweiten Gruppe mit den Datenbussen des zweiten Kanals gekoppelt, wobei sich die Speichermodule den gemeinsamen Steuer- und Adressbus teilen. Ein hierfür verwendbares Speichermodul umfasst einen Signaleingabe- und Signalausgabeberiech, einen Puffer oder ein Register sowie ein Steuer- und Adressbus. Eine Mehrzahl von Speicherbauelementen des Moduls sind sequentiell mit einer Ausgabeleitung des Puffers oder Registers verbunden. DOLLAR A Verwendung z. B. in Hochgeschwindigkeits-Computersystemen hoher Leistungsfähigkeit.

Description

Die Erfindung bezieht sich auf ein Speichersystem nach dem Oberbegriff des Anspruchs 1 und auf ein hierfür verwendbares Speichermodul mit mehreren darauf montierten Speicherbauelementen.

Die Entwicklung von Speicherbauelementen schreitet weiter in Richtung höherem Integrationsgrad und darauf basierend höherer Kapazität fort. Gleichzeitig erfolgt die Entwicklung von Zentralprozessoreinheiten (CPU) für die Zentralbereiche von Computersystemen im Hinblick auf einen Be­ trieb mit erhöhter Geschwindigkeit. Als Resultat hiervon erhöht sich die Diskrepanz zwischen der Betriebsgeschwindigkeit der CPU und der Be­ triebsgeschwindigkeit des Speichers bis zu einem Punkt, an welchem in gegenwärtigen Systemen die Betriebsgeschwindigkeit des Speicherbau­ elementes dazu tendiert, das Gesamtleistungsvermögen des Computer­ systems zu begrenzen.

Um die Betriebsgeschwindigkeit des Computersystems zu erhöhen, wurde dementsprechend die Forschung auf die Entwicklung von Hochleistungs- Speichersystemen ebenso wie von Hochgeschwindigkeits-Speicherbauele­ menten gerichtet. Die Entwicklung von Hochleistungs-Speichersystemen richtet sich allgemein auf die Konstruktion von Speichern, die in der Lage sind, pro Zeiteinheit mehr Daten ein- und auszugeben. Um die Betriebsge­ schwindigkeit des Speichersystems zu steigern, muss zunächst ein Hoch­ geschwindigkeits-Speicherbauelement entwickelt werden. Von großer Be­ deutung sind aber auch Schnittstellenarchitekturen von Speichermodulen und Bussen, welche die Systembetriebsgeschwindigkeit hinsichtlich des Verbindens des Speicherbauelements mit externen Komponenten erhö­ hen. Mit anderen Worten sind Technologien von großer Bedeutung, die sich mit dem Anordnen von Kommunikationsbussen und der Konstruktion der Speichermodule befassen, um dies beim Installieren der Speicherbau­ elemente auf den Bussen zu nutzen.

Die Bandbreite des Speicherbauelements, d. h. die Menge an pro Zeitein­ heit in dieses einzugebenden und aus diesem auszugebenden Daten, ist von der Breite des Datenbusses und der Betriebsgeschwindigkeit des Speicherbauelementes und des Datenbusses abhängig. Die Breite des Da­ tenbusses wird von der physikalischen Fläche eines Systemspeicherbe­ reichs und der räumlichen Anordnung der Busleitungen beeinflusst. Die Betriebsgeschwindigkeit des Datenbusses wird durch die elektrischen Hochfrequenzeigenschaften des Datenbusses beeinflusst. Um daher die Bandbreite zu steigern, d. h. die Betriebsgeschwindigkeit des Speichersys­ tems zu erhöhen, müssen Wege zur größtmöglichen Ausnutzung des be­ schränkten, dem Speicherbereich im Computersystem zugewiesenen Plat­ zes gefunden werden, welche die verschiedenen elektrischen Eigenschaf­ ten erfüllen, die sich im Hochfrequenzbetrieb stellen.

Der Erfindung liegt als technisches Problem die Bereitstellung eines Spei­ chersystems der eingangs genannten Art und eines hierfür verwendbaren Speichermoduls zugrunde, die es ermöglichen, die Betriebsgeschwindig­ keit eines Datenbusses zu steigern und die Breite des Datenbusses aus­ zudehnen.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Speicher­ systems mit den Merkmalen des Anspruchs 1 oder 10 sowie eines Spei­ chermoduls mit den Merkmalen des Anspruchs 15.

Beim erfindungsgemäßen Speichersystem erstrecken sich von einer Spei­ chersteuerung aus Datenbusse eines ersten und eines zweiten Kanals, wobei eine erste Gruppe von Speichermodulen mit den Datenbussen des ersten Kanals und eine zweite Gruppe von Speichermodulen mit den Da­ tenbussen des zweiten Kanals gekoppelt sind. Die Speichermodule beider Gruppen teilen sich einen gemeinsamen Steuer- und Adressbus.

Ein für das Speichersystem verwendbares, erfindungsgemäßes Speicher­ modul beinhaltet mehrere darauf montierte Speicherbauelemente, einen auf einer Modulseite angeordneten Signaleingabe- und Signalausgabebe­ reich zum Anschließen des Speichermoduls an einen Verbinder einer Sys­ templatine, einen Puffer oder ein Register und einen zwischen den Puffer bzw. das Register und den Signaleingabe- und Signalausgabebereich ein­ geschleiften Steuer- und Adressbus. Die Speicherbauelemente sind se­ quentiell mit einer Ausgabeleitung des Puffers bzw. Registers verbunden, so dass ein über den Steuer- und Adressbus geleitetes Signal in Zeitinter­ vallen über den Puffer bzw. das Register in die jeweiligen Speicherbau­ elemente eingegeben wird.

Der erfindungsgemäße Aufbau des Speichersystems und des hierfür ver­ wendbaren Speichermoduls ermöglicht eine Steigerung der Betriebsge­ schwindigkeit des Datenbusses und eine Erhöhung der Datenbusbreite.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:

Fig. 1 ein Blockschaltbild eines ersten erfindungsgemäßen Speichersys­ tems,

Fig. 2 ein detaillierteres Blockschaltbild des Speichermoduls von Fig. 1,

Fig. 3 ein Entwurfsdiagramm der Verdrahtung einer Platine im erfin­ dungsgemäßen Speichersystem gemäß Fig. 1,

Fig. 4 ein Blockschaltbild eines zweiten erfindungsgemäßen Speicher­ systems und

Fig. 5 ein Entwurfsdiagramm der Verdrahtung einer Platine im erfin­ dungsgemäßen Speichersystem gemäß Fig. 4.

Die in Fig. 1 gezeigte erste Realisierung des erfindungsgemäßen Spei­ chersystems weist eine Speichersteuerung 11 in einem vorgegebenen Be­ reich einer Systemplatine 10 sowie einen gemeinsamen Steuer- und Ad­ ressbus CAB auf, der sich von der Speichersteuerung 11 aus erstreckt. Des weiteren erstrecken sich von der Speichersteuerung 11 aus Daten­ busse DB1 bis DB4 eines ersten Kanals, die auf der linken Seite des ge­ meinsamen Steuer- und Adressbusses CAB angeordnet sind. Datenbusse DB5 bis DB8 eines zweiten Kanals gehen ebenfalls von der Speichersteu­ erung 11 ab und sind auf der rechten Seite des gemeinsamen Steuer- und Adressbusses CAB angeordnet. Speichermodule 12a und 12b einer ersten Gruppe sind in die Datenbusse DB1 bis DB4 des ersten Kanals eingekop­ pelt, und Speichermodule 12c und 12d einer zweiten Gruppe sind in die Datenbusse DB5 bis DB8 des zweiten Kanals eingekoppelt.

Somit ist bei diesem Speichersystem die Datenbusbreite auf der System­ platine 10 doppelt so groß wie die Datenbusbreite auf den Speichermodu­ len. Daher ist es möglich, ein breitbandiges Speichersystem unter Benut­ zung relativ kleiner Speichermodule aufzubauen. Dabei teilen sich alle Speichermodule 12a bis 12d den zentralen, gemeinsamen Steuer- und Ad­ ressbus CAB, auf dessen linker und rechter Seite sie angeordnet sind. Deshalb ist die Anzahl an Anschlüssen der Speichersteuerung 11 und die Anzahl an Busleitungen auf der Systemplatine 10 kleiner als im herkömm­ lichen Fall, bei dem der Kanal einen eigenen Steuer- und Adressbus auf­ weist. Dementsprechend vereinfacht sich die Anordnung von Verbindungs­ leitungen auf der Systemplatine 10.

Im Betrieb des Systems werden Adresssignale zum Adressieren von Spei­ cherbauelementen der Speichermodule 12a bis 12d und Steuersignale zur Steuerung der Speicherbauelemente auf den Speichermodulen 12a bis 12d, beispielsweise Steuerbefehle, von der Speichersteuerung 11 zu den Speichermodulen 12a bis 12d über den Steuer- und Adressbus GAB über­ tragen. Datensignale werden von der Speichersteuerung 11 zu den Spei­ chermodulen 12a bis 12d oder von den Speichermodulen 12a bis 12d zur Speichersteuerung 11 über die Datenbusse DB1 bis DB4 des ersten Ka­ nals und die Datenbusse DB5 bis DB8 des zweiten Kanals übertragen.

Im Speichersystem von Fig. 1 sind die Speichermodule 12a bis 12d so an­ geordnet, dass die mit dem gemeinsamen Steuer- und Adressbus GAB verbundenen Komponenten miteinander überlappen und die Speichermo­ dule 12a und 12b der ersten Gruppe in einer Linie mit den Speichermodu­ len 12c und 12d der zweiten Gruppe liegen. Dementsprechend kann das Speichersystem geeignet in einem begrenzten Bereich eines Gesamtsys­ tems angeordnet sein, da die Abmessung des Speichersystems entlang einer mit x-Achse bezeichneten Richtung reduziert ist. Zudem ist es in ei­ nem Datenbusbereich, in welchem während Hochgeschwindigkeitsbetrieb viel Wärme erzeugt wird, einfacher, die überschüssige Wärme abzuführen, da genügend Zwischenräume zwischen den Speichermodulen vorhanden sind.

Fig. 2 veranschaulicht eines der Speichermodule von Fig. 1 in einem detaillierteren Blockschaltbild. Wie daraus ersichtlich, umfasst dieses erfin­ dungsgemäße Speichermodul 12 eine Mehrzahl von Speicherbauelemen­ ten 20a bis 20d, einen Kontaktstreifen 21, mehrere Datenbusse MDB1 bis MDB4, einen Steuer- und Adressbus MCAB und einen Puffer 22.

Die Speicherbauelemente 20a bis 20d sind an vorgegebenen Bereichen auf dem Speichermodul 12 montiert. Die Datenbusse MDB1 bis MDB4 sind von einer kurzen Durchschleifungskonfiguration und zwischen den Kon­ taktstreifen 21 und die Speicherbauelemente 20a bis 20d eingeschleift. Der Kontaktstreifen 21, d. h. ein Signaleingabe- und Signalausgabebereich, ist an einer Kante des Speichermoduls 12 positioniert und schließt letzteres an einen Verbinder einer Systemplatine an.

Wenn das Speichermodul 12 in das Speichersystem von Fig. 1 einge­ bracht wird, werden die Datenbusse MDB1 bis MDB4 des Speichermoduls 12 mit den Datenbussen DB1 bis DB4 des ersten Kanals oder den Daten­ bussen DB5 bis DB8 des zweiten Kanals auf der Systemplatine 10 ver­ bunden. Der Steuer- und Adressbus MCAB auf dem Speichermodul 12 wird mit dem gemeinsamen Steuer- und Adressbus CAB auf der System­ platine 10 verbunden.

Der Steuer- und Adressbus MCAB und der Puffer 22 sind auf einer Seite des Moduls angeordnet, z. B. auf der in Fig. 2 rechten Seite, und erstrecken sich senkrecht zur Kante, an welcher der Kontaktstreifen 21 positioniert ist. Der Steuer- und Adressbus MCAB ist von einer kurzen Durchschleifungs­ konfiguration und zwischen den Kontaktstreifen 21 und den Puffer 22 ein­ geschleift. Eine Busleitung MCABB, die z. B. eine Stichleitungskonfiguration aufweist, ist mit dem Ausgangsanschluss des Puffers 22 verbunden. Die Speicherbauelemente 20a bis 20d sind sequentiell mit der Busleitung bzw. der Stichleitung MCABB verbunden, so dass ein Signal, das über den Steuer- und Adressbus MCAB geleitet wird, in gleichmäßigen Zeitinterval­ len über den Puffer 22 in die jeweiligen Speicherbauelemente 20a bis 20d eingegeben wird. Der Puffer 22 wird zur Verbesserung der Integrität des Signals benutzt, das über den Steuer- und Adressbus MCAB geleitet wird. In alternativen Konfigurationen kann anstelle des Puffers 22 ein Register verwendet werden.

In den erfindungsgemäßen Speichermodulen ist simultanes Schaltrau­ schen hoher Frequenz reduziert, das erzeugt wird, wenn Daten gleichzeitig von den Speicherbauelementen 20a bis 20d ausgegeben werden, da die Speicherbauelemente 20a bis 20d während des Systembetriebs in gleich­ mäßigen Zeitintervallen sequentiell betrieben werden. Dies verbessert folg­ lich die Hochgeschwindigkeits-Betriebseigenschaften.

Im Speichermodul von Fig. 2 weist der Steuer- und Adressbus MCAB eine kurze Durchschleifungskonfiguration auf. Alternativ kann er von einem Stichleitungskonfigurationstyp sein. Wenn er vom in Fig. 2 gezeigten kur­ zen Durchschleifungstyp ist, führt eine Busleitung über einen Eingabean­ schluss des Kontaktstreifens 21 zum Speichermodul 12, passiert den Puf­ fer 22 und geht über einen Ausgabeanschluss des Kontaktstreifens 21 ab. Im Fall einer Stichleitungskonfiguration des Steuer- und Adressbusses ist die zugehörige Stichleitung zwischen den Kontaktstreifen 21 und dem Puf­ fer 22 eingeschleift. Wenn das Speichermodul in das Speichersystem von Fig. 1 eingekoppelt ist, zweigt die Steuer- und Adress-Stichleitung des Speichermoduls vom gemeinsamen Steuer- und Adressbus CAB auf der Systemplatine 10 ab.

Im Speichersystem von Fig. 1 und dem Speichermodul von Fig. 2 wird eine Datenbuskonfiguration vom kurzen Durchschleifungstyp verwendet. Der Datenfluss kreuzt hierbei die Speichermodule 12a bis 12d, wie durch die Pfeile der Datenbusse DB1 bis DB8 von Fig. 1 repräsentiert. Im jeweiligen Speichermodul führt, wie in Fig. 2 zu erkennen, die jeweilige Busleitung in das Speichermodul 12, wird über die Speicherbauelemente 20a bis 20d geleitet und führt dann wieder heraus. In diesem Prozess umfasst der Kon­ taktstreifen 21 für jedes Bit des Datenbusses sowohl einen Eingabean­ schluss als auch einen Ausgabeanschluss.

Wie oben erläutert, teilen sich beim Speichersystem von Fig. 1 die Spei­ chermodule 12a und 12b der ersten Gruppe, die mit dem ersten Kanal ver­ bunden sind, und die Speichermodule 12c und 12d der zweiten Gruppe, die mit dem zweiten Kanal verbunden sind, den gemeinsamen Steuer- und Adressbus CAB und sind symmetrisch auf der linken bzw. rechten Seite desselben angeordnet. Dementsprechend sind im Kontaktstreifen 21, wie aus Fig. 2 ersichtlich, Anschlüsse in den Speichermodulen 12a und 12b der ersten Gruppe in einer umgekehrten Reihenfolge angeordnet wie An­ schlüsse in den Speichermodulen 12c und 12d der zweiten Gruppe. Dem­ gemäß sind Eingabe- und Ausgabeanschlüsse für den Steuer- und Ad­ ressbus MCAB der Speichermodule 12a bis 12d nicht parallel zur Richtung des Busses angeordnet. Dies kann die Verdrahtung des Busses etwas er­ schweren.

Um diesem Problem abzuhelfen, können spiegelbildliche Module, bei de­ nen die linke und rechte Modulseite vertauscht sind, zusätzlich entworfen und benutzt werden. Dies kann je nach Fall den Herstellungsaufwand er­ höhen, da zwei Modultypen zu entwerfen und herzustellen sind. Vorzugs­ weise wird daher vorliegend eine Platinenverdrahtungsmethode benutzt, die in Fig. 3 wiedergegeben ist und es ermöglicht, dass nur ein Speicher­ modultyp benötigt wird.

Mit der in Fig. 3 illustrierten Methode lässt sich die Platine des Speicher­ systems von Fig. 1 verdrahten. Dabei bezeichnen die Bezugszeichen 22a bis 22d Bereiche, in welche Modulsockel auf der Systemplatine 10 einge­ bracht werden. Die Datenbusse DB1 bis DB8 werden in geraden Linien verdrahtet, und der gemeinsame Steuer- und Adressbus CAB wird so ver­ drahtet, dass er von einer zur anderen Seite hin und her wechselt. Um eine solche Verdrahtung zu ermöglichen, sind im Speichermodul von Fig. 2 die Eingabeanschlüsse und die Ausgabeanschlüsse des Steuer- und Adress­ busses MCAB auf entgegengesetzten Seiten des Puffers 22 angeordnet.

Die Ausgabeanschlüsse des Steuer- und Adressbusses MCAB sind dem­ gemäß in einem Speichermodul, z. B. dem im Bereich 22d installierten Speichermodul, im gleichen Punkt angeordnet wie die Eingabeanschlüsse des Steuer- und Adressbusses MCAB im nächsten Speichermodul, z. B. im Speichermodul, das in den Bereich 22a eingebracht ist, bei dem die An­ schlüsse in umgekehrter Reihenfolge angeordnet sind. Des weiteren sind die Ausgabeanschlüsse des Steuer- und Adressbusses MCAB im einen Modul und die Eingabeanschlüsse im anderen Modul miteinander durch gerade Linien auf der Systemplatine 10 verbunden, wie in Fig. 3 ersichtlich. Auf diese Weise reicht ein einziger Typ von Speichermodul für den Aufbau des Speichersystems von Fig. 1 aus, wenn die erwähnte Verdrahtungsme­ thode benutzt wird.

Fig. 4 zeigt als Blockschaltbild eine zweite Realisierung des erfindungsge­ mäßen Speichersystems. Dieses beinhaltet eine Speichersteuerung 41 in einem vorgegebenen Bereich einer Systemplatine 40 und einen sich von der Speichersteuerung 41 aus erstreckenden, gemeinsamen Steuer- und Adressbus CAB. Die Datenbusse DB1 bis DB4 des ersten Kanals und die Datenbusse DB5 bis DB8 des zweiten Kanals gehen ebenfalls von der Speichersteuerung 41 ab und sind alternierend auf der linken und rechten Seite entlang der Richtung des Steuer- und Adressbusses CAB verlaufend angeordnet. In die Datenbusse DB1 bis DB4 des ersten Kanals sind Spei­ chermodule 42a und 42c eingekoppelt, und in die Datenbusse DB5 bis DB8 des zweiten Kanals sind Speichermodule 42b und 42d einer zweiten Gruppe eingekoppelt.

Dementsprechend ist in diesem Speichersystem die Datenbusbreite auf der Systemplatine 40 doppelt so groß wie die Datenbusbreite auf den Speichermodulen, analog zum Speichersystem der Fig. 1 und 2. Dadurch ist es wiederum möglich, ein breitbandiges Speichersystem unter Verwen­ dung relativ kleiner Speichermodule aufzubauen.

Des weiteren teilen sich beim Speichersystem von Fig. 4 alle Speichermo­ dule 42a bis 42d den in der Modulmitte positionierten, gemeinsamen Steu­ er- und Adressbus CAB. Dabei sind die Speichermodule der ersten Grup­ pe, d. h. die in die Datenbusse DB1 bis DB4 des ersten Kanals eingekop­ pelten Speichermodule 42a und 42c, abwechselnd zu den Speichermodu­ len der zweiten Gruppe, d. h. den in die Datenbusse DB5 bis DB8 des zwei­ ten Kanals eingekoppelten Speichermodulen 42b und 42d, in alternieren­ den Orientierungen im wesentlichen in einer geradlinigen Weise angeord­ net, wie gezeigt.

Dementsprechend sind im Speichersystem von Fig. 4 wie beim Speicher­ system der ersten Realisierung die Anzahl von Anschlüssen der Speicher­ steuerung 41 und die Anzahl von Busleitungen auf der Systemplatine 40 reduziert. Da alle Speichermodule 42a bis 42d in einer Linie angeordnet sind, ist außerdem die Abmessung des Speichersystems in der als x- Achse bezeichneten Richtung reduziert. Dementsprechend ist die vom System belegte Fläche relativ klein, und das Anordnen der Linien auf der Systemplatine 40 wird verglichen mit herkömmlichen Auslegungen einfa­ cher.

Da im Speichersystem von Fig. 4 alle Speichermodule 42a bis 42d in einer Linie angeordnet sind, ist die Architektur des Steuer- und Adressbusses auf dem Speichermodul weniger Beschränkungen unterworfen als beim Speichersystem von Fig. 1. Wie beim Speichersystem der ersten Realisie­ rung können beim Speichersystem von Fig. 4 je nach Wahl Speichermodu­ le, in denen die Datenbusse und der Steuer- und Adressbus vom kurzen Durchschleifungstyp sind, und Speichermodule verwendet werden, in de­ nen die Datenbusse vom kurzen Durchschleifungstyp und der Steuer- und Adressbus vom Stichleitungstyp sind. Im Gegensatz zum Speichermodul von Fig. 2 sind bei dem im Speichersystem von Fig. 4 verwendeten Spei­ chermodultyp der Steuer- und Adressbus und der Puffer im Mittenbereich des jeweiligen Moduls angeordnet.

Fig. 5 veranschaulicht ein Verfahren zur Verdrahtung einer Platine im Speichersystem von Fig. 4. Ein Sockel vom Typ für Oberflächenmontage von Bauelementen (SMD), wie er für ein kleines Speichermodul mit Außen­ linien-Doppelreihenstruktur (SoDIMM) verwendet wird, oder ein Durchkon­ taktlochsockel eines üblicherweise verwendeten Doppelreihen-Speicher­ moduls (DIMM) werden bei diesem Verfahren verwendet. Die Bezugszei­ chen 52a bis 52d bezeichnen Bereiche, in denen Modulsockel auf der Sys­ templatine vorgesehen sind.

Der Sockel vom SoDIMM-Typ weist eine ausgezeichnete elektrische Cha­ rakteristik bei hoher Frequenz auf und ist klein, da er die SMD-Struktur be­ sitzt. Da der Durchkontaktlochsockel relativ groß ist, gibt es mehr Platz zur Verdrahtung auf der Systemplatine, wenn der Sockel vom SoDIMM-Typ verwendet wird, was von Vorteil ist.

Wie aus der obigen Beschreibung vorteilhafter Ausführungsbeispiele deut­ lich wird, ermöglichen das erfindungsgemäße Speichersystem und das hierfür verwendbare, erfindungsgemäße Speichermodul eine Verbesse­ rung der Betriebsgeschwindigkeit der Datenbusse und eine Erhöhung der Bandbreite durch Ausdehnen der Datenbusbreite.

Claims (19)

1. Speichersystem mit
einer Systemplatine (10),
einer Speichersteuerung (11) auf der Systemplatine und
mehreren Speichermodulen (12a bis 12d) auf der Systemplatine,
dadurch gekennzeichnet, dass
Datenbusse (DB1 bis DB4) eines ersten Kanals und Datenbusse (DB5 bis DB8) eines zweiten Kanals vorgesehen sind, die sich von der Speichersteuerung (11) aus erstrecken, und
Speichermodule (12a, 12b) einer ersten Gruppe mit den Datenbus­ sen des ersten Kanals und Speichermodule (12c, 12d) einer zweiten Gruppe mit den Datenbussen des zweiten Kanals gekoppelt sind und sich die Speichermodule der ersten und zweiten Gruppe einen gemeinsamen Steuer- und Adressbus (CAB) teilen, der sich von der Speichersteuerung (11) aus erstreckt.

2. Speichersystem nach Anspruch 1, weiter dadurch gekennzeichnet, dass die Speichermodule so angeordnet sind, dass sie in Teilbereichen miteinander überlappen.

3. Speichersystem nach Anspruch 1 oder 2, weiter dadurch gekenn­ zeichnet, dass die Speichermodule der ersten Gruppe und die Speicher­ module der zweiten Gruppe sich kreuzend angeordnet sind.

4. Speichersystem nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass die Speichermodule der ersten Gruppe und die Speichermodule der zweiten Gruppe von identischer Konfiguration sind.

5. Speichersystem nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass die Speichermodule der ersten Gruppe spiegelbild­ lich zu den Speichermodulen der zweiten Gruppe konfiguriert sind.

6. Speichersystem nach einem der Ansprüche 1 bis 5, weiter dadurch gekennzeichnet, dass das jeweilige Speichermodul folgende Elemente enthält:
mehrere auf dem Speichermodul montierte Speicherbauelemente (20a bis 20d),
einen Signaleingabe- und Signalausgabebereich (21), der auf einer Seite des Speichermoduls angeordnet ist, um das Speichermodul an einen Verbinder auf der Systemplatine anzuschließen,
einen Puffer (22) oder ein Register auf dem Speichermodul und
einen zwischen den Signaleingabe- und Signalausgabebereich und den Puffer oder das Register eingeschleiften Steuer- und Adressbus (MCAB), wobei die Speicherbauelemente sequentiell mit der Ausgabelei­ tung des Puffers oder Registers verbunden sind, so dass ein über ein Steuer- und Adressbus geleitetes Signal über den Puffer oder das Register in Zeitintervallen in das jeweilige Speicherbauelement eingegeben wird.

7. Speichersystem nach Anspruch 6, weiter dadurch gekennzeichnet, dass die Datenbusse zwischen einem Eingabeanschluß und einem Aus­ gabeanschluß des Signaleingabe- und Signalausgabebereichs in Form ei­ ner kurzen Durchschleifungskonfiguration angeordnet und mit jeweils we­ nigstens einem Speicherbauelement verbunden sind.

8. Speichersystem nach Anspruch 6 oder 7, weiter dadurch gekenn­ zeichnet, dass der Steuer- und Adressbus sowie der Puffer oder das Re­ gister auf einer Seite des Speichermoduls angeordnet sind und sich senk­ recht zu einer Seitenkante des Speichermoduls erstrecken, an der sich der Signaleingabe- und Signalausgabebereich befindet.

9. Speichersystem nach einem der Ansprüche 1 bis 8, weiter dadurch gekennzeichnet, dass die Datenbusse des ersten Kanals auf der linken Seite und die Datenbusse des zweiten Kanals auf der rechten Seite des gemeinsamen Steuer- und Adressbusses (CAB) angeordnet sind.

10. Speichersystem mit
einer Systemplatine (40),
einer Speichersteuerung (41) auf der Systemplatine und
mehreren Speichermodulen (42a bis 42d) auf der Systemplatine,
dadurch gekennzeichnet, dass
ein gemeinsamer Steuer- und Adressbus (CAB), der sich von der Speichersteuerung (41) aus erstreckt, sowie Datenbusse (DB1 bis DB4) eines ersten Kanals und Datenbusse (DB5 bis DB8) eines zweiten Kanals vorgesehen sind, die sich von der Speichersteuerung aus erstrecken und alternierend sowie in derselben Richtung wie die Erstreckungsrichtung des gemeinsamen Steuer- und Adressbusses verlaufend angeordnet sind,
wobei Speichermodule einer ersten Gruppe an die Datenbusse des ersten Kanals und Speichermodule einer zweiten Gruppe an die Daten­ busse des zweiten Kanals gekoppelt sind und die Speichermodule der ers­ ten und zweiten Gruppe an den gemeinsamen Steuer- und Adressbus an­ geschlossen und in alternierender Orientierung angeordnet sind.

11. Speichersystem nach Anspruch 10, weiter dadurch gekennzeichnet, dass das jeweilige Speichermodul folgende Elemente enthält:
mehrere auf dem Speichermodul montierte Speicherbauelemente,
einen auf einer Seite des Speichermoduls angeordneten Signalein­ gabe- und Signalausgabebereich zum Anschließen des Speichermoduls an einen Verbinder auf der Systemplatine,
einen Puffer oder ein Register auf dem Speichermodul,
einen zwischen den Signaleingabe- und Signalausgabebereich und den Puffer oder das Register eingeschleiften Steuer- und Adressbus (MCAB) und
mehrere zwischen einem Eingabeanschluss und einem Ausgabean­ schluss des Signaleingabe- und Signalausgabebereichs in einer Durch­ schleifungskonfiguration gebildete Datenbusse (MDB1 bis MDB4), die je­ weils mit wenigstens einem Speicherbauelement verbunden sind, wobei die Speicherbauelemente mit einer Ausgabeleitung des Puffers oder Re­ gisters verbunden sind.

12. Speichersystem nach einem der Ansprüche 6 bis 11, weiter dadurch gekennzeichnet, dass der Steuer- und Adressbus über einen Eingabe­ anschluss des Signaleingabe- und Signalausgabebereichs zugeführt ist, über den Puffer oder das Register führt und über einen Ausgabeanschluss des Signaleingabe- und Signalausgabebereichs abführt.

13. Speichersystem nach Anspruch 11 oder 12, weiter dadurch gekenn­ zeichnet, dass der Steuer- und Adressbus vom gemeinsamen Steuer- und Adressbus auf der Systemplatine abzweigt.

14. Speichersystem nach einem der Ansprüche 11 bis 13, weiter da­ durch gekennzeichnet, dass der Steuer- und Adressbus und der Puffer o­ der das Register im Mittenbereich des Speichermoduls angeordnet sind.

15. Speichermodul mit
mehreren darauf montierten Speicherbauelementen (20a bis 20d),
dadurch gekennzeichnet, dass
auf einer Seite des Speichermoduls ein Signaleingabe- und Signal­ ausgabebereich (21) angeordnet ist, um das Speichermodul an einen Verbinder auf einer Systemplatine anzuschließen,
ein Puffer (22) oder ein Register auf dem Speichermodul vorgesehen ist und
ein zwischen den Signaleingabe- und Signalausgabebereich und den Puffer oder das Register eingeschleifter Steuer- und Adressbus (MCAB) vorgesehen ist,
wobei die Speicherbauelemente sequentiell mit einer Ausgabelei­ tung des Puffers oder Registers verbunden sind, so dass ein über den Steuer- und Adressbus geleitetes Signal in Zeitintervallen über den Puffer oder das Register in das jeweilige Speicherbauelement eingegeben wird.

16. Speichermodul nach Anspruch 15, weiter dadurch gekennzeichnet, dass der Steuer- und Adressbus in Form einer kurzen Durchschleifungs­ konfiguration über einen Eingabeanschluss des Signaleingabe- und Sig­ nalausgabebereichs zugeführt, über den Puffer oder das Register geführt und über einen Ausgangsanschluss des Signaleingabe- und Signalausga­ bebereichs abgeführt ist.

17. Speichermodul nach Anspruch 15 oder 16, weiter dadurch gekenn­ zeichnet, dass der Steuer- und Adressbus vom gemeinsamen Steuer- und Adressbus auf der Systemplatine in Form einer Stichleitungskonfiguration abzweigt.

18. Speichermodul nach einem der Ansprüche 15 bis 17, weiter dadurch gekennzeichnet, dass es mehrere Datenbusse beinhaltet, die zwischen einen Eingabeanschluss und einen Ausgabeanschluss des Signaleingabe- und Signalausgabebereichs in einer Durchschleifungskonfiguration gebil­ det und jeweils mit wenigstens einem Speicherbauelement verbunden sind.

19. Speichermodul nach einem der Ansprüche 15 bis 18, weiter dadurch gekennzeichnet, dass der Steuer- und Adressbus und der Puffer oder das Register senkrecht zu derjenigen Seite des Speichermoduls angeordnet sind, auf der sich der Signaleingabe- und Signalausgabebereich befindet.