TW538337B - Two channel memory system having shared control and address bus and memory modules used therefor - Google Patents
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Description
538337 五、發明說明(1) 發明背景 1 ·發明範疇 本發明與 發明係針對 系統及用於 2 ·相關技藝 記憶體模 力口的集成度 的中央處理 結果,在當 的差異持續 限制整個電 因此,為 能記憶體系 A統的開發 大量資料的 須先發展出 模組連接至 排的介面架 排排列及用 構的技術非 記憶體裝 記憶體裝置 的寬度及記
一種圮憶體系統與記憶體模組有關,尤其,本 具有共享的控制和位址匯流排之兩通道記憶體 其中之記憶體模組。 〜 說明 組不斷被發展成具有高度集成度,並且以所增 ,基礎來擴大容量。@時,位於電腦系統中: 早兀(CPU)也不斷發展成以遞增的速度運作。 2系統中’ CPU操作速度與記憶體操作速度間 ^加,進而達到記憶體模組的操作速度很容易 月自糸統的性能。 二增力二電腦系統的操作速度,已進行發展高性 、、、2尚速記憶體模組的研究。對高性能記憶體 ^吊集中於建構能夠在單位時内輸入及輸出更 f隱體。為了增加記憶體系統的操作速度,必 。己憶體模組。然而,可增加用以將記憶體 構。卩組件之糸統操作速度的記憶體模組及匯流 也非常重要。也就是說,必須配合通訊匯流 ;在匯流排上安裝記憶體裝置的記憶體模組建 常重要。 _ 置=頻寬(亦即,在單位時間内將資料輸入至 «。己憶體裂置輪出的量)取決於資料匯流排 憶體裝置與資料匯流排的操作速度。資料匯流 538337 五、發明說明(2) 排的寬度係受到系統記憶體區的實體區域或匯流排線路空 間排列影響。資料匯流排的操作速度係受到資料匯流排的 電子高頻特性影響因此,為了改良頻寬(亦即,為了增加 記憶體系統的操作速度),必須尋求能夠極度使用電腦系 統中指派給記憶體區之受限空間並且滿足所考慮之高頻規 律之各種電特性的方法。 發明概述
本發明的一項目的在於,提供一種能夠增加資料匯流排 操作速度並且能夠很容易擴充資料匯流排寬度的記憶體系 統。 本發明的另一項目的在於,提供一種能夠改良資料匯流 排操作速度並且能夠很容易擴充資料匯流排寬度的記憶體 糸統。
因此,為了實現第一項目的,本發明提供一種記憶體系 統,其包括:一系統電路板;一記憶體控制器,其位於該 糸統電路板上,複數個記憶體模組5其位於該糸統電路板 上;一共同控制暨位址匯流排,其從該記憶體控制器開始 延伸;一第一通道的資料匯流排,其從該記憶體控制器開 始延伸;一第二通道的資料匯流排,其從該記憶體控制器 開始延伸。一第一群組的記憶體模組係耦合至該第一通道 的資料匯流排,而一第二群組的記憶體模組係耦合至該第 二通道的資料匯流排。該第一及第二群組的記憶體模組共 享該共同控制暨位址匯流排。 排列記憶體模組的方式為,促使該等記憶體模組的某些
第8頁 538337 五、發明說明(3) 一 — 部份互相重疊。也可用將該第一群組的記憶體模組與該第 二群組的記憶體模組互相交叉的方式來排列其記憶體模 組。j 一項較佳具體實施例中,該第一群組的記憶體模組 及該第二群組的記憶體模組之組態配置完全一樣。或者, 可組態該第一群組的記憶體模組及該第二群組的記憶體 組’使其成為互相鏡映的影像。 、 每個記憶體模組都可包括:安裝在記憶體模組上 個記憶體裝置;一位於記憶體模組某一端上鈐, 輸出部件,用以將記憶體模組連接至位於 暨 器一安裂在記憶體模組上的緩衝;電路板上 接在介於該信號輸入暨輸出 盘=,以及,-連 位址匯流排。在一項具體每千/、μ、友衝為之間的控制暨 好相繼連接至該缓衝器的軤:,中’冑该等記憶體裝置最 隔,透過該緩衝器將„通:出線路,以利於在__段時 入至各自的記憶體裝置u控制暨位址匯流排的信^ 號輸入暨輸出部件的某1 =制暨位址匯流排可透過: 亚且,透過該信號輪入=接腳針通過該緩 κ。 出,這是一種短迴路細:;輪出部件的某-於ψ ί輸Λ ’ 址匯流排可偏離位於該 J的形式。或者,該控丄: 、疋ifstub組態配 的共同控制簪位“广 %丨口 丨思脰镇組可進一 〜〜式。 k i复ί:Π4匯流排係以短ii”數個資料匯流排,” =輸出部件的輪 配置 。 連接到至少-記憶體裝4。十與輪出接腳針間所形成”輪 母個記憶體模組可進一沭薏的形式a — 址匯 數個資Μ藤、:右μ ^ &包 苐 頁 538337
五、發明說明(4) 可將該控制暨位址匯流排排列在記憶體模組的某— 上,亚且從記憶體模組的邊緣開始垂直延伸,其中嗜 輸入暨輸出部件係位於該記憶體模組上。 …呢 記憶體模組上可能會安裝暫存器,而不是安裝緩衝哭。 可將該第一通道的資料匯流排排列在該共同控制暨位址 匯流排的左側,而將該第二通道的資料匯流排排列在該妓 同控制暨位址匯流排的右側。 ^ _ 轉,=一項觀點中,本發明包括一種記憶體系統,該記憒 =不先包括:一系統電路板;一記憶體控制器,其位於ς 二統:路板上;複數個記憶體模組,其位於該系統電路: 延伸了 = 址匯流#,其從該記憶體控制器開始 料匯泣u , 〃弟一通迢的貢料匯流排及一第二通道的資 伸 > 机彳,該等資料匯流排都是從該記憶體控制哭'門私Μ 伸,並Η ,,、; & η 工巾」态開始延 以交替方式=: 共同控制暨位址匯流排之延伸方向 J,i . ^ 1丨於左右兩側。一第一群組的記丨咅|Λ n > 裝在該第一福、苦一,· U U歧杈組係
% f 通迢的貢料匯流排中,而第二群組的記_蝴P 該第二通道的資料匯流排中;該第-:第= 及,將疋輕合到該共同控制暨位址匯流排;以 ^ " 群組的記憶體模組與該第二群組的圮. 方位交替的方式排列。 I己^體板 的圖式平;:m佳具體實施例詳細說明並參考隨附 mi ^ 月白本發明的文述目的及優點,其中· 回”、、不根據本發明第一具體實施例之記憶體系統的方
第10頁 五、發明說明⑸ 塊圖; 圖圖2頌不根據本發明之圖1所示之記憶體模組的詳細方塊 之;路1板T佈根::發明之如圖1具體實施例之記憶體系統中 Θ #的電路設計圖; 塊i 貝以不及根據本發明第二具體實施例之記憶體系統的方 ® 5 ”、、員示根據呈 之電路板佈崎々㈡4八貝鈀例之记憶體系統中 ^ 印、、展的電路設計圖。 竽細說明 現在將參考用以 本較传 細說明本發明 兄不心乃1乂仏一 戶、靶例的附圖來詳 件。“。不同圖式中的相同參考數字代表相同的元 者示 :;據本發明第-具體實施例的記憶體系統。 系:;:在根據本發明第一項具體實施例的記憶體 :、 曰在糸統電路板1 0上配備記憶體控制哭丨丨,並且 ::憶體控制器η開始延伸共同控制暨位址匯;顯。 弟一通這的資料匯流排DB1到DB4從記憶體控制 伸,並且位於共同控制暨位址匯流排CAB的左側。第二°通 道的資料匯流排DB5到DB8從記憶體控制器丨丨開始延伸,並 且位於共同控制暨位址匯流排CAB的右側。第一°群組的記 fe體模組1 2 a暨1 2 b係裝在第一通道的資料匯流排⑽1到D b 4 中,而第二群組的記憶體模組12c暨1 2d係裝在第二通道的 資料匯流排DB5到DB8中。
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發明第一項具體實施 上之資料匯流排寬度 兩倍。因此,使用相 記憶體系統。 例的記憶體系統 是記憶體模組上之 當小的記憶體模組 因此’在根據本 中,系統電路板10 資料匯流排寬度的 就能夠建構廣頻帶
再者,在根據本發明第一項具體實施例的記憶體系統 中,位於中央共同控制暨位址匯流排CAB左右兩側的所有 =憶體模組12a、12b、12c及1 2d都共享共同控制暨位址匯 級f CAB_。在裝在第一及第二通道上的所有記憶體模組都 共子共同控制暨位址匯流排CAB的情況下,記憶體控制器 I/的,腳針數量及系統電路板丨〇上的匯流排線路數量都會 ^、於母個通道都具有獨立控制暨位址匯流排的情況。因 此’系統電路板1 〇上交叉連接線路的排列相當簡易。 於系統操作期間,記憶體模組12a、i 2b、i2c及! 2(1上用 來定址記憶體裝置的位址信號及記憶體模組1 2a、1 2b、
1 2c及1 2d上用來控制記憶體裝置的控制信號(例如,控制 指令)都是透過共同控制暨位址匯流排CAB從記憶體控制器 11傳輸到記憶體模組1 2 a、1 2 b、1 2 c及1 2 d。資料信號則是 透過第一通道的資料匯流排DB1到DB4及第二通道的資料匯 流排DB5到DB8,從記憶體控制器11傳輸到記憶體模組 12a、12b、12c 及 12d,或記憶體模組12a、12b、12c及 12d 傳輸到從記憶體控制器1 1。 在根據本發明第一項具體實施例的記憶體系統中,排列 記憶體模組12a、12b、12c及1 2d的方式為,促使連接到共 同控制暨位址匯流排CAB的組件互相重疊,並且,促使第
第12頁 538337 五、發明說明
一群組的記憶體模組1 2 a暨1 2 b與第二群組的記憶體模組 1 2 c暨1 2 d互相成一直線。因此,由於已縮小沿著X軸方向 之記憶體系統的尺寸,所以能夠在整個系統的受限地帶中 適當排列記憶體系統。再者,在資料匯流排區(於高速摔 作期間會產生大量熱度的地帶)中,由於已在記憶體模組 間提供足夠的間隔,所以很容易散發過量的熱度。 、 圖2顯示根據本發明之圖1所示之記憶體模組的詳細方 圖。
請參考圖2,根據本發明的記憶體模組丨2包括複數個記 憶體裝置2 0 a到2 0 d、分接頭(t a b) 2 1、複數個資料匯流排 MDB1到MDB4、控制暨位址匯流排MCAB以及緩衝器22。 記憶體裝置20a到2Od係安裝在記憶體模組12的預先決定 位置上。所提供的資料匯流排MDB1到〇]64是一種短迴路組 悲配置’並且係連接在介於分接頭2丨與記憶體裝置2 〇 a到 2Od之間。分接頭21 (亦即,信號輸入暨輸出部件)係位於 記憶體模組1 2的邊緣位置上,並且將記憶體模組丨2連接 系統電路板上的連接器。
二ί =記憶體模組12裝在圖1所示的記憶體系統時,位於 記憶體模組12上的資料匯流排MDB1到〇“係連接到位於系 、^>電路板1 〇上的第一通道資料匯流排D B1到D B 4及第二通、曾、 貢料匯流排DB5到DB8。記憶體模組12上的控 = 排隱係連接到位於系統電路板1〇上的…= 才工制旦位址匯流排MCAB與緩衝器2 2係排列在記憶體模組
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的f侧(例如,圖2的右側)上,並且從分接頭2 1所在的 記憶體模組邊緣開始垂直延伸。控制暨位址匯流排mcab是 ^種短:Q路組悲配置的形式,係連接在介於分接頭2 1與緩 衝器22之間。匯流排線路MCABB(例如,以以吡組態配置) 係$接到緩衝器22的輸出連接璋。將記憶體裝置2〇a到2〇d 相繼連接至匯流排線路MCABB*stub mcabb,以利於在一 段相同的時間間隔,透過緩衝器22將通過控制暨位址匯流 排MCAB的信號輸入至各自的記憶體裝置2〇a到2〇d。緩衝器 22係用來改良通過控制暨位址匯流排mcab之信號的完整σ 性。在替代具體實施例中,可使用暫存器來取代緩衝器 因此,在根據本發明的記憶體模組中,由於在系統運作 期間會以相同的時間間隔連續操作記憶體裝置2〇a到, 口 t可IV低當圮憶體裝置2 q a到2 〇 d同時輸出資料時所產 的高頻同時切換雜訊。因此,可改良高速操作特性。 一在圖2所示的記憶體模組中,控制暨位址匯流排虹…θ 二種紐迴路組態配置的形式。或者,控制暨位址匯流排疋 CAB可能是一種stub組態配置的形式。如圖2所示,在 於紐迴路形式的控制暨位址匯流排MCAB中, - 線路會透過分接頭21的某-輸人接腳針通過緩衝哭22 ς = 組12 ’並且,透過分接頭21的某一輸出接:針 铷出。在屬於stub形式的控制暨位址匯流排中,作 ^位址匯流排運作的stub係連接在介於分接頭21與緩i t U之間。當將記憶體模組裝在圖1所示的記憶體系統中
第14頁 538337 五、發明說明(9) 時,位於記憶體模組上的控制暨位址stub會偏離位於系統 電路板1 0上的共同控制暨位址匯流排CAB。 在根據本發明第一項具體實施例的記憶體系統中(如圖i 所不),以及圖2所示的圮憶體模組中,所使用的資料匯流 排屬於短迴路形式。在屬於短迴路形式的資料匯流排中, 資料流程會橫跨記憶體模組12a、2b、12c及12d,如圖工的 資料匯流排DB1到DB8的箭頭所標示。如圖2所示,在各別 的記憶體模組中,匯流排線路係通過記憶體裝置2〇a到2〇d 輸入到記憶體模組12及輸出。在此過程中,分接頭21包括 2於貝枓匯流排上之每個位元的輸入接腳針及輸出接腳 針。 如上文所述,如圖1所示,在根據本發明第一項且體實 ^ ^19 , 逆接刻弟一通迢的第一群組記憶體 模組1 2 a暨1 2 b及連接到第二诵洁认结 m暨12d都…同二二群組記憶體模組 M 、, Γ 旦址匯流排控制暨位址匯流 CAB的左右兩側。因此,在^ ^控制暨位址匯流排 組記憶體模組12a暨爾 =接頭21: ’第-群 憶體模組中接腳= 員序與”群組記 體模組12a、2b、12c及12d之控J:;序相反。於疋,記憶 入及輸出接腳針不是以平行 二:址匯流排MCAB的輸 此,Pi 4A 於匯在排方向的方式排列。因 、匯Μ排的佈線結構會變得很複雜。 為了解決如述的問題,可額 < ” 組,其中模組的左右相反。使用鏡射影像模 疋 *设計及製造兩種類型
第15頁 JJOJJ/ JJOJJ/
的模級時合祕i β 了會增加製造忐 3所示的-玖k/ 成本 兒路板佈線方法 。因此’在本發明中,會使用 以至於只需要一種類型的模 圖 圖3顯示如圖1所 憶體系統中之電路 統電路板,而參考 地帶。 示之根據本發明第一 板佈線方法的圖式。 數字2 2 a到2 2 d代表系 項具體實施例之記 參考數字10代表系 要裝載模組插槽的 圖3 ’資料匯流排_到刪係以直線形式佈線, 線? i 3 ί位址匯流排CAB係以左加往復交替的方式佈 "〜、了犯夠以此方式佈線,在圖2所示的記憶體模組 中,控制暨位址匯流排MCAB的輸入接腳針及輸出接腳 別排列在匯流排2 2的兩側。 於疋,在某一記憶體模組(例如,安裝在區域22d中的記 憶體模組)中之控制暨位址匯流排……輸出接腳針的所在 位置點相同於下一記憶體模組(例如,安裝在區域22a中的 記憶體模組)之控制暨位址匯流排MCAB輸入接腳針的所在 位置點’其中接腳針係以相反順序排列。再者,在兩個模 組中之控制暨位址匯流排MCAB輸出接腳針及控制暨位址匯 流排MCAB輸入接腳針係藉由位於系統電路板1 〇上的直線互 相連接,如圖3所示。 於是,藉由前面提及的佈線方法,如圖1所示之根據本 發明第一項具體貫施例之記憶體糸統中就可使用一種類型 的記憶體模組。 圖4顯示根據本發明第二具體實施例之記憶體孚統的方
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五、發明說明(π) 塊圖。 ,:考,在根據本發明第二項具體實施例的記憶體 糸統中础會在系統電路板40上配備記憶體控制器41,並且 從記憶體控制器41開始延伸共同控制暨位址匯流排㈤。 第二通Λ資料匯流獅1到刪及第二通道資料匯流獅5 到DB8都疋從該記憶體控制器41開始延伸,並且,沿著與 共同控制暨位址匯流排CAB方向相同的方向以交替;式逐 一,列於左右兩側。第一群組的記憶體模組^暨42c係裝 在弟+ —通這的資料匯流排DB1到DB4中,而第二群組的記憶 體权組42b暨42d係裝在第二通道的資料匯流排哪到刪 中 〇 口此在根據本發明第二項具體實施例的記憶體系統 中’系統電路板4G上之資料匯流排寬度是記憶體模組上之 貢枓=流排寬度的兩倍,其方法類似於根據本發明第一項 〆、貝%例的§己憶體系統。因此,使用相當小的記憶體模 組就能夠建構廣頻帶記憶體系統。 再者’在根據本發明第二項具體實施例的記憶體系統 中’所有的記憶體模組42a、42b、42c及42d都共享位於記 憶體模組中央的共同控制暨位址匯流排CAB。再者,第一 群組的5己憶體模組(亦即,裝在第一通道的資料匯流排DB1 到DB4中的記憶體模組42a暨42c)及第二群組的記憶體模組 (亦即’裝在第二通道的資料匯流排^5到帅8中的記憶體 才吴 '组4 2 b 1; 4 2 d )通常係以直線型交替定位的方式交替排 列,如圖所示。
五、發明說明(12) 因此,在根據本發明筮—tS θ 中,可減少記憶體控制器4】的^版声、鈀,的記憶體系統 上的匯流排線路數量盧7針數里及系統電路板4 〇 記憶體系"。再者和明第-項具體實施例的 42b、4 2c及42d都是以線條、的纪憶體模組42a、 方向之記憶體系統的尺寸、工1列’所以可縮小沿著X轴 :體糸統所佔用的面積相當 :::相比, 的線路排列相當簡單。 糸統電路板4 0上 如圖4所示,在根據本發明 糸統中,由於所有的記憶體模組42二^ Μ線條方式排列,所以對記伊體 42C及4^都是 排架構的受限程度低於圖 實施例之記憶體系統中的受限 X X明第一項具體 切明第二項具體實施例的記憶心^4所示,在根據 貢料匯流排及控制暨位址匯流;係屬於短 '回:選擇性使用 體模組,&資料匯流排屬於短迴路式二:式的記: 排係屬於stub形式的記憶體模組,# ^被控制暨位址匯流 體實施例的記憶體系統一樣。、但{:::本發明第-項具 本發明第二項具體實施例之記情體4 所不,在根據 3丄 丨心π統所使用的記情艚模 =,控=位址匯流排及緩衝器係排列在記憶體= 中央,這與圖2所示的記憶體模組不同。 圖5严示如圖4所示之根據本發明第一項具體實施例之記 憶體系統中之電路板佈線方法的圖式。在本方法中合使用 供small out-Une dual ln_llne mem〇ry m〇duie 曰 第18頁 538337 五、發明說明(13) (SoDIMM)使用的surface mounting device (SMD)型插 槽,或是使用常用之雙排記憶體模組(dual ln—llne memory module ;DIMM)通孔插槽。參考數字523到52(1代表 系統電路板上配備模組插槽的地帶。 由於SoDIMM型插槽具有SMD結構,所以s〇DIMM型插槽具 有極佳的迅4寸性。由於through-ho 1 e插槽的缺點是其尺寸 車乂大,所以用於在系統電路板上佈線時其需要較大的空 =“反之,使用S〇DIMM型插槽的優點在於其佈線所需的空 進行說明,熟知技藝 而不會脫離本發明的 雖然本發明參考其較佳具體實施例 人士應知道各種變更的形式及細節, 精神與範疇。 如上文所述,根據本發明 之使用記憶體模組的記憶體 作速度’並且適用於藉由擴 寬。 〃 的記憶體模組以及根據本發明 系統,可改良資料匯流排的操 充資料匯流排的寬度來擴大頻
第19頁 538337 圖式簡單說明
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Claims (1)
- 538337 六、申請專利範圍 1. 一種記憶體系統,該記憶體系統包括: 一系統電路板; 一記憶體控制器,其位於該系統電路板上; 複數個記憶體模組,其位於該系統電路板上; 一共同控制暨位址匯流排,其從該記憶體控制器延 伸; 一第一通道的資料匯流排,其從該記憶體控制器延 伸;以及 一第二通道的資料匯流排,其從該記憶體控制器延 伸;以及 其中該第一群組的記憶體模組係耦合至該第一通道的 資料匯流排,而該第二群組的記憶體模組係耦合至該第二 通道的資料匯流排,以及,該第一及第二群組的記憶體模 組共享該共同控制暨位址匯流排。 2. 如申請專利範圍第1項之記憶體系統,其中排列該等 記憶體模組的方式為,促使該等記憶體模組的某些部份互 相重疊。 3. 如申請專利範圍第1項之記憶體系統,其中該第一群 組的記憶體模組與該第二群組的記憶體模組係以互相交叉 的方式排列。 4. 如申請專利範圍第1項之記憶體系統,其中該第一群 組的記憶體模組與該第二群組的記憶體模組之組態配置完 全一樣。 5. 如申請專利範圍第1項之記憶體系統,其中會將該第第21頁 538337 六、申請專利範圍 一群組的記憶體模組與該第二群組的記憶體模組組態成為 互相映對的影像。 6. 如申請專利範圍第1項之記憶體系統,其中每個記憶 體模組都包括: 複數個記憶體裝置,其安裝在該系統電路板上; 一信號輸入暨輸出部件,其位於記憶體模組某一端 上,用以將記憶體模組連接至一位於該系統電路板上的連 接器; 一緩衝器,其安裝在記憶體模組上;以及 一控制暨位址匯流排,其連接在介於該信號輸入暨輸 出部件與該緩衝器之間; 其中會將該等記憶體裝置相繼連接至該緩衝器的輸出 線路,以利於在一段時間間隔,透過該緩衝器將一通過該 控制暨位址匯流排的信號輸入至各自的記憶體裝置。 7. 如申請專利範圍第6項之記憶體系統,其中該控制暨 位址匯流排可透過該信號輸入暨輸出部件的某一輸入接腳 針通過該緩衝器輸入,並且,透過該信號輸入暨輸出部件 的某一輸出接腳針輸出,這是一種短迴路組態配置的形 式。 8. 如申請專利範圍第6項之記憶體系統,其中該控制暨 位址匯流排分歧自位於該系統電路板上的共同控制暨位址 匯流排,這是一種短線(s t u b )組態配置的形式。 9. 如申請專利範圍第6項之記憶體系統,其中每個記憶 體模組進一步包括複數個資料匯流排,該等複數個資料匯第22頁 申凊專利範圍 的於係以短迴路組態配置的形式在該信號輸入暨輸出部件 」别入接腳針與輸出接腳針間所形成,並且連接到至少一 冗憶體裝置。 1 〇 ·如申請專利範圍第6項之記憶體系統,其中可將該 二y旦位址匯流排排列在記憶體模組的某一側上,並且從 f 體模組的邊緣開始垂直延伸,其中該信號輸入暨輸出 #件係位於該記憶體模組上。 lj ·如申請專利範圍第6項之記憶體系統,其中該記憶 體模組上會安裝一暫存器,而不是安裝該緩衝器。 # t2·、如申請專利範圍第1項之記憶體系統,其中可將該 =一通道的資料匯流排排列在該共同控制暨位址匯流排的 :二:將該第二通道的資料匯流排排列在該共同控制暨 位址匯流排的右侧。 - 13· 一種記憶體系統,該記憶體系統包括· 一系統電路板; ::己憶體控制器,其位於該系統 1個記憶體模組,其位於該系統; -共同控制暨位址匯流排,直從哕:路板上; 延伸;以及 5己k體控制器開始 #二通道的資料匯流排及一第二 者If育料匯流排都是從該記憶體控制,的資料匯流 ΰ至該第一通道的 列於第23頁 Lr同於該共同控制暨祕流二開始延伸,或 左右兩側, 娜之延伸方向排 其中該第一群組的記憶體模組係輭八 538337 六、申請專利範圍 資料匯流排,而該第二群組的記憶體模組係耦合至該第二 通道的資料匯流排,該第一及第二群組的記憶體模組都是 耦合到該共同控制暨位址匯流排;以及,該第一群組的記 憶體模組與該第二群組的記憶體模組係以方位交替的方式 排列。 14. 如申請專利範圍第1 3項之記憶體糸統,其中每個記 憶體模組都包括: 複數個記憶體裝置,其安裝在該系統電路板上;一信號輸入暨輸出部件,其位於記憶體模組某一端 上,用以將記憶體模組連接至一位於該系統電路板上的連 接器; 一緩衝器,其安裝在記憶體模組上; 一控制暨位址匯流排,其連接在介於該信號輸入暨輸 出部件與該緩衝器之間;以及 複數個資料匯流排,該等複數個資料匯流排係以短迴 路組態配置的形式在該信號輸入暨輸出部件的輸入接腳針 與輸出接腳針間所形成,並且連接到至少一記憶體裝置; 其中該等記憶體裝置係連接到該緩衝器的某一輸入線路。 15. 如申請專利範圍第1 4項之記憶體系統,其中該控制 暨位址匯流排可透過該信號輸入暨輸出部件的某一輸入接 腳針通過該緩衝器輸入,並且,透過該信號輸入暨輸出部 件的某一輸出接腳針輸出。 16. 如申請專利範圍第1 4項之記憶體系統,其中該控制第24頁 六、申請專利範圍 暨位址匯流排可偏離位於該系統電 址匯流排。 汉上的共同控制暨位 女申°月專利範圍第1 4項之記憔體么紅 暨位址匯流排係排列在該記憶體模:的::先,其中該控制 18·如申請專利範圍第! 4項之記情姊/央。 體模組上會安裝一暫存界,、°曰思肢系統,其中該記憶 19· 一種記憶體模組了該情二=裝該緩衝器。 複數個記憶體裝置,其安括: 一信號輸入暨輸出部件,^以糸統電路板上; 上,用以將記憶體模組連接八於纪憶體模組某一端 接器; 至:位於一系統電路板上的連 -緩衝器’其安裝在記憶體模組上;、 ^控制暨位址匯流排,其連接在介於二? 出部件與該緩衝器之間; ;信號輸入暨輸 其中會將該等記憶體裝置相繼 線路,以利於在一段時間間隔 ^衝器的輪出 控制暨位址匯流排的信號輸入至7二黯將一通過該 20. 如申請專利範圍第丨 ^ ^發裝置。 暨位址匯流排可透過該信號輪入=;;,其中該控制 腳針通過該緩衝器輸入,並且,透過該信&某-輪入接 件的某一輸出接腳針輸出,這9一 輪入暨輪出部 式。 °疋一禋迴路纟且態配置的形 21. 如申請專利範圍第19項之記 暨位址匯流排可偏離位於該系統電路板上:技其中該控制 巧共同控制暨位 第25頁 538337 六、申請專利範圍 址匯流排’這 22.如申請 是一種短線(s t u b )組態配置的形式。 專利範圍第1 9項之記憶體模組,其中每個記 憶體模組進一步包括複數個資料匯流排,該等複數個資料 匯流排係以短 接腳針與輸出 裝置。 2 3.如申請 控制暨位址匯 列,其中該信 24.如申請 體模組上會安 迴路的形式在該信號輸入暨輸出部件的輸入 接腳針間所形成,並且連接到至少一記憶體 專利範圍第1 9項之記憶體模組,其中可將該 流排以垂直於記憶體模組的某一侧的方式排 號輸入暨輸出部件係位於該記憶體模組上。 專利範圍第1 9項之記憶體模組,其中該記憶 裝一暫存器,而不是安裝該緩衝器。第26頁
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