JP2008503802A - 高速メモリモジュール - Google Patents

Abstract

メモリバスに接続された複数のブランチを有するメモリモジュールを製造するための装置および方法である。各ブランチは、少なくとも１つの伝送信号（ＴＳ）経路および／または少なくとも１つの下位伝送信号（ＳＴＳ）経路を介してメモリバスに接続された、少なくとも１つのダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスまたは同期ランダムアクセスメモリ（ＳＤＲＡＭ）デバイスを含む。メモリモジュールは、ＴＳ経路またはＳＴＳ経路に接続され、抵抗を含み、ＤＲＡＭデバイスまたはＳＤＲＡＭデバイスと直列に接続され、かつ、メモリバスに接続された抵抗を含む、少なくとも１つのブランチを有する。また、メモリモジュールを実装したコンピュータシステムが説明される。

Description

メモリモジュール。

コンピュータシステムは、バスおよび同様の通信経路を介して互いに通信するコンポーネントのセットを備える。コンピュータシステムのコンポーネントは、プロセッサ、通信チップセット、メモリモジュール、周辺機器および同様のデバイスを含む。これらのデバイスは、バスのセットを介して互いに通信する。これらのバスは、バス上の各コンポーネントによって理解される通信プロトコルを使用しうる。いくつかのコンポーネントは、バス上の通信トラフィックを管理するために、バスコントローラとして動作する。

コンピュータシステムの速度および効率性は、コンピュータシステム内のバスおよび通信経路の速度によって制限される。プロセッサは、システムメモリからのデータおよび命令群の受信に関して、システムバス、メモリバス、およびメモリコントローラに依存する。プロセッサは、これらの命令群を処理できる速度に関して、システムメモリからシステムバスおよびメモリバスを介してデータおよび命令群を受信できる速度によって制限される。

バスは、概して、コンピュータシステムのメインボードのようなプリント基板（ＰＣＢ）上に配置された通信経路である。コンピュータシステムにおけるコンポーネント（例：メモリ）は、バスの経路に接続するピンを有する。コンポーネントは、バスの経路を介して信号を送信することによって、バスを介して通信する。これらの信号は、受信側デバイスによってラッチされる。信号は、抵抗又は同様のコンポーネントを含むオンボードのターミネーション回路によってターミネートされる。信号が正常にターミネートされない場合、信号の反射が生じ、または、他のノイズが通信経路上における後続の信号伝送に影響を与えうる。

ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスおよびメモリバスと直列に接続された少なくとも１つの抵抗を含むメモリモジュールの一実施例を示すブロック図である。

ＤＲＡＭデバイスおよびメモリバスと直列に接続された少なくとも１つの抵抗を含むメモリモジュールの第２の実施例を示すブロック図である。

ＤＲＡＭデバイスおよびメモリバスと直列に接続された少なくとも１つの抵抗を含むメモリモジュールの第３の実施例を示すブロック図である。

図２のメモリモジュールを含むコンピュータシステムの一実施例を示すブロック図である。

図１、図２、および図３のメモリモジュールを製造する方法の一実施例を示すフロー図である。

図１は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスおよびメモリバスと直列に接続された少なくとも１つの抵抗を含むメモリモジュールの一実施例を示すブロック図である。図１に示される実施例では、メモリモジュール１００は、シングルインラインメモリモジュール（ＳＩＭＭ）である。

一実施例では、メモリモジュール１００は、プリント基板（ＰＣＢ）１０５上に形成される。ＰＣＢ１０５は、プリント基板又は当該技術分野において周知である他のタイプの回路基板を形成するいかなる方法を用いて形成されてもよい。一実施例では、メモリモジュール１００は、ＰＣＢ１０５上に形成された伝送信号（ＴＳ）経路１２１から１２９を含む。

図１に示される実施例では、ＰＣＢ１０５上のパターンは、ＴＳ経路１２１から１２９に接続されたメモリバス１７５を含む。他の実施例では、メモリモジュール１００は、ＴＳ経路１２１から１２９およびメモリバス１７５に対して、いかなるパターンを含んでもよい。

一実施例では、ＴＳ経路１２１から１２９およびメモリバス１７５は、銅で形成される。他の実施例では、ＴＳ経路１２１から１２９およびメモリバス１７５は、当該技術分野において周知の他の導電体で形成されてもよい。

一実施例では、メモリバス１７５は、メモリバス１７５上におけるＴＳ経路１２９の接続点の後ろ、かつ、メモリモジュール１００をコンピュータシステムの他のコンポーネントに接続するコネクタ１９５の反対側に位置する、ターミネーション回路１８５を含む。
ある実施例では、ターミネーション回路１８５は、プルアップ・ターミネーション回路を形成することを目的として、ソースに接続される。他の実施例では、ターミネーション回路１８５は、プルダウン・ターミネーション回路を形成することを目的として、グラウンドに接続される。

一実施例では、メモリモジュール１００は、ＤＲＡＭデバイス１４１から１４９を含む。一実施例では、ＤＲＡＭデバイス１４１から１４９は、上記において説明されたように、ブランチ１３１から１３９を形成することを目的としてメモリバス１７５に接続される、対応するＴＳ経路にそれぞれ接続される。ＤＲＡＭデバイス１４１から１４９は、それぞれ、コンピュータシステムによるデータの読み書きが可能な、当該技術分野において周知のいかなるＤＲＡＭデバイスであってもよい。図１に示される実施例では、メモリモジュール１００は、９個のＤＲＡＭデバイスおよびブランチを含むが、メモリモジュール１００は、いかなる数のＤＲＡＭデバイスおよびブランチを含んでもよい。

一実施例では、メモリモジュール１００は、また、抵抗１６５を含む。ある実施例では、抵抗１６５は、ＴＳ１２１上においてＤＲＡＭデバイス１４１と直列に接続され、かつ、メモリバス１７５に接続される。一実施例では、抵抗１６５は、２５オームの抵抗である。他の実施例では、抵抗１６５は、約５オームから約１５０オームの範囲内の抵抗である。

一実施例では、メモリモジュール１００は、ＴＳ経路１２１に接続され、かつ、ＤＲＡＭデバイス１４１とメモリバス１７５の間において直列に接続される、第２の抵抗を有する。同様に、当該第２の抵抗は、約５オームから約１５０オームの範囲内の抵抗を有してもよい。

他の実施例では、メモリモジュール１００は、ＴＳ経路のサブセット上において対応するＤＲＡＭデバイスと直列に接続され、かつ、メモリバス１７５に接続される抵抗１６５と同様の抵抗を複数含む。この場合、サブセットは、２つのＴＳ経路のそれぞれに接続され、かつ、ＤＲＡＭデバイス（例：ＤＲＡＭデバイス１４１および１４２）とメモリバス１７５の間において直列に接続される抵抗を有する、１つ以上のＴＳ経路（例：ＴＳ経路１２１および１２２）である。一実施例では、サブセットは、ブランチ１３１と同様の複数のブランチを形成することを目的として、自身に接続され、ＤＲＡＭデバイス１４１から１４９のそれぞれと直列に接続され、かつ、メモリバス１７５に接続された、抵抗１６５と同様の少なくとも１つの抵抗をそれぞれが有する、ＴＳ経路１２１から１２９を含む。一実施例では、複数の抵抗は、同一のサイズである。他の実施例では、複数の抵抗のうちの少なくとも２つは、異なるサイズである。

図２は、少なくとも１つの同期ダイナミックランダムアクセス（ＳＤＲＡＭ）デバイスと直列に接続され、かつ、メモリバスに接続された、少なくとも１つの抵抗を有するメモリモジュールの一実施例を示すブロック図である。図２に示される実施例では、メモリモジュール２００は、ダブルインラインメモリモジュール（ＤＩＭＭ）である。

一実施例では、メモリモジュール２００は、図１に関連して上記に説明された実施例と同様のＰＣＢ２０５上に形成される。同様に、一実施例では、メモリモジュール２００は、ＴＳ経路２２１から２２９と、ターミネーション回路２８５およびコネクタ２９５を含むメモリバス２７５とを、ＰＣＢ２０５上に有する。

一実施例では、メモリモジュール２００は、ＳＤＲＡＭデバイス２４１から２５８を含む。ＳＤＲＡＭデバイス２４１から２５８のそれぞれは、コンピュータシステムによるデータの読み書きが可能な、当該技術分野において周知のいかなるＳＤＲＡＭデバイスであってもよい。他の実施例では、ＳＤＲＡＭデバイス２４１から２５８は、上記に説明されたＤＲＡＭデバイス１４１から１４９と同様のＤＲＡＭデバイスによって置き換えられてもよい。一実施例では、ＳＤＲＡＭデバイス２４１から２５８は、ペア（例：ＳＤＲＡＭデバイス２４１および２４２、ＳＤＲＡＭデバイス２４３および２４４、など）に分割され、各ペアは、２つのＳＤＲＡＭデバイスおよび１つのＴＳ経路を含むブランチ２３１から２３９を形成することを目的として、ＴＳ経路２２１から２２９のうちの１つに接続される。

図２に示される実施例では、メモリモジュール２００は、９個のブランチを形成する１８個のＳＤＲＡＭデバイスを含むが、メモリモジュール２００は、いかなる数のＳＤＲＡＭデバイスおよびブランチを含んでもよい。更に、他の実施例では、ブランチは、２つより多いＳＤＲＡＭデバイスを含んでもよい。

一実施例では、メモリモジュール２００は、また、抵抗２６５および抵抗２７０を含む。ある実施例では、抵抗２６５は、ＴＳ経路２２１上においてＳＤＲＡＭデバイス２４１および２４２と直列に接続され、かつ、メモリバス２７５に接続される。同様に、一実施例では、抵抗２７０は、ＴＳ経路２２２上においてＳＤＲＡＭデバイス２４３および２４４と直列に接続され、かつ、メモリバス２７５に接続される。

一実施例では、抵抗２６５および２７０は、２５オームの抵抗である。他の実施例では、抵抗２６５および２７０は、約５オームから約１５０オームの範囲内の抵抗であってもよい。一実施例では、抵抗２６５および２７０は、同一のサイズである。他の実施例では、抵抗２６５および２７０は、異なるサイズである。

一実施例では、メモリモジュール２００は、ＴＳ経路２２１および２２２のうちの１つまたは両方に接続され、かつ、ＳＤＲＡＭデバイス２４１および２４２とＳＤＲＡＭデバイス２４３および２４４とにそれぞれ直列に接続され、かつ、メモリバス２７５に接続された、１つ以上の抵抗を有してもよい。例えば、ＴＳ経路２２１は、ＴＳ経路２２１上においてＳＤＲＡＭデバイス２４１および２４２と直列に接続され、かつ、メモリバス２７５に接続された、２つの抵抗を有してもよい。同様に、当該第２の抵抗は、約５オームから約１５０オームの範囲内の抵抗を有してもよい。

他の実施例では、メモリモジュール２００は、ＴＳ経路のサブセット上においてＳＤＲＡＭデバイスのペアと直列に接続され、かつ、メモリバス２７５に接続された、抵抗２６５および２７０と同様の複数の抵抗を含む。この点について、サブセットは、各ＴＳ経路上においてＤＲＡＭデバイスのペア（例：ＳＤＲＡＭデバイス２４１および２２、ＳＤＲＡＭデバイス２４３および２４４）と直列に接続され、かつ、メモリバス２７５に接続された少なくとも１つの抵抗を有する、１つ以上のＴＳ経路（例：ＴＳ経路２２１および２２２）である。更に、一実施例では、サブセットは、ブランチ２３１および２３２と同様の複数のブランチを形成することを目的として、各ＴＳ経路上で対応するＳＤＲＡＭデバイスのペアの間において直列に接続され、かつ、メモリバス２７５に接続された、抵抗２６５および２７０と同様の抵抗をそれぞれが有するＴＳ経路（例：ＴＳ経路２２１から２２９）を含む。一実施例では、複数の抵抗は、同一のサイズである。他の実施例では、複数の抵抗のうちの少なくとも２つは、異なるサイズである。

図２に示される実施例は、 ＴＳ経路上においてＳＤＲＡＭデバイスのペアと直列に接続され、かつ、メモリバス２７５に接続された、約５オームから約１５０オームの範囲内の抵抗を含む複数のブランチを示す。更に、一実施例では、メモリモジュール２００は、ＴＳ経路（例：ＴＳ経路２２１）上においてＳＤＲＡＭデバイスのペア（例：ＳＤＲＡＭデバイス２４１および２４２）と直列に接続され、かつ、メモリバス２７５に接続された約５オームから約１５０オームの範囲内の１つ以上の抵抗を含むブランチを１つのみ有してもよい。

図３は、ＳＤＲＡＭデバイスとメモリバスの間において直列に接続された少なくとも１つの抵抗を含むメモリモジュールの他の実施例を示すブロック図である。図３に示される実施例では、メモリモジュール３００は、図２に関連して説明された実施例と同様のターミネーション回路３９０およびコネクタ３９５を含むメモリバス３８５に接続された（それぞれ、ＳＤＲＡＭデバイス３４１から３５８に接続されたＴＳ経路３２１から３２９を含む）ブランチ３３１から３３９を含むＤＩＭＭである。

一実施例では、メモリモジュール３００は、ＴＳ経路３２１から３２９およびＳＤＲＡＭデバイス３３１から３３９にそれぞれ接続された、下位伝送信号（ＳＴＳ）経路３２１Ａおよび３２１Ｂから３２９Ａおよび３２９Ｂを有する。図３に示される実施例では、メモリモジュール３００は、ＳＴＳ経路３２１Ａ、３２１Ｂ、３２２Ａ、および３２２Ｂのそれぞれに接続された、上記に説明された抵抗２６５および２７０と同様の抵抗３６５、３７０、３７５、および３８０を含む。一実施例では、抵抗３６５、３７０、３７５、および３８０は、同一のサイズである。他の実施例では、抵抗３６５、３７０、３７５、および３８０のうちの少なくとも２つは、異なるサイズである。

一実施例では、メモリモジュール３００は、ＳＴＳ経路３２１Ａ、３２１Ｂ、３２２Ａ、および３２２Ｂのうちの１つまたはそれぞれに接続され、ＳＤＲＡＭデバイス３４１および３４２とＳＤＲＡＭデバイス３４３および３４４とにそれぞれ直列に接続され、かつ、メモリバス３８５に接続された１つより多い抵抗を有してもよい。例えば、ＳＴＳ経路２２１Ａは、ＳＴＳ経路３２１Ａに接続され、かつ、ＳＤＲＡＭデバイス３４１およびメモリバス２７５と直列に接続された２つの抵抗を有してもよい。同様に、当該第２の抵抗は、約５オームから約１５０オームの範囲内の抵抗を有してもよい。一実施例では、各抵抗は、同一のサイズである。他の実施例では、少なくとも２つの抵抗は、異なるサイズである。

他の実施例では、メモリモジュール３００は、単一のブランチ内においてＳＴＳ経路のサブセットに接続され、それぞれ対応するＳＤＲＡＭデバイスと直列に接続され、かつ、メモリバス３８５に接続された抵抗３６５、３７０、３７５、および３８０と同様の複数の抵抗を含む。この点について、サブセットは、ＳＴＳ経路３２１Ａ、３２１Ｂ、３２２Ａ、および３２２Ｂのそれぞれに接続され、それぞれがＳＤＲＡＭデバイス（例：ＤＲＡＭデバイス３４１、３４２、３４３、および３４４）と直列に接続され、かつ、メモリバス３８５に接続された少なくとも１つの抵抗を含む、少なくとも１つのＳＴＳ経路のペア（例：ＳＴＳ経路３２１Ａおよび３２１Ｂから３２９Ａおよび３２９Ｂ）である。更に、一実施例では、サブセットは、ブランチ３３１および３３２と同様の複数のブランチを形成することを目的として、ＳＴＳ経路上においてそれぞれ対応するＳＤＲＡＭデバイスと直列に接続され、かつ、メモリバス３６５に接続された、抵抗３６５、３７０、３７５、および３８０と同様の抵抗をそれぞれ含む、ＳＴＳ経路（例：ＳＴＳ経路３２１Ａおよび３２１Ｂから３２９Ａおよび３２９Ｂ）を有する。一実施例では、複数の抵抗は、同一のサイズである。他の実施例では、複数の抵抗のうちの少なくとも２つは、異なるサイズである。

図３に示される実施例は、ＳＴＳ経路上においてＳＤＲＡＭデバイスと直列に接続され、かつ、メモリバス３８５に接続された約５オームから約１５０オームの範囲内の抵抗を含む、複数のブランチを示す。更に、一実施例では、メモリモジュール３００は、ＤＲＡＭデバイス（例：ＳＤＲＡＭデバイス３４１および３４２）と直列に接続され、かつ、メモリバス３８５に接続された、各ＳＴＳ経路（例：ＳＴＳ経路３２１Ａおよび３２１Ｂ）に接続され約５オームから約１５０オームの範囲内の１つ以上の抵抗を含むブランチ（例：ブランチ３３１）を１つのみ有してもよい。

更に、一実施例では、１つのブランチ（例：ブランチ３３１）は、ＳＴＳ経路（例：ＳＴＳ経路３２１Ａ）のうちの１つに存在する１つの抵抗（例：抵抗３７０）のみを有し、他のＳＴＳ経路（例：ＳＴＳ ３２１Ｂ）は、自身に接続された抵抗を有しない。他の実施例では、ブランチのサブセットは、ＳＴＳ経路の１つに存在する１つの抵抗のみを有し、他のＳＴＳ経路は、抵抗を有しない。

メモリモジュール３００は、ＳＴＳ経路およびＴＳ経路が同一のブランチ内または異なるブランチに存在するかどうかに関らず、少なくとも１つのＳＴＳ経路および少なくとも１つのＴＳ経路上に存在する複数の抵抗のいかなる組合せを有してもよいことが意図される。例えば、一実施例では、ＳＴＳ経路３２１Ａおよび３２１Ｂのそれぞれは、自身に接続された少なくとも１つの抵抗を有し、また、ＴＳ経路３２２は、自身に接続された少なくとも１つの抵抗を有する。

更に、「Ａ」および「Ｂ」ＳＴＳ経路が平行して存在するので、例えば、一実施例では、抵抗３６５および３７０は、ブランチ２２１に含まれる抵抗と同様の抵抗をブランチ３３１内で実現するために、例えば上記に説明された抵抗２６５の２倍の大きさである。これは、同様に、上記に説明されたＳＴＳ経路上において平行に接続された抵抗の全てのペアに対して適用される。

図４は、図２のメモリモジュールを含むコンピュータシステムの一実施例を示すブロック図である。図４に示される実施例では、コンピュータシステム４００は、チップセット４１０に接続された、上記に説明されたメモリモジュール２００と同様のメモリモジュール４０５を含む。他の実施例では、メモリモジュール４０５は、上記において説明されたメモリモジュール１００またはメモリモジュール３００と同様のものである。

チップセット４１０は、トランザクションの処理を可能にする当該技術分野において周知のいかなる通信ハブであってもよい。一実施例では、チップセット４１０は、システムバス４２０に接続される。システムバス４２０は、トランザクションの処理を伝送できる当該技術分野において周知のいかなるシステムバスであってもよい。

一実施例では、システムバス４２０は、プロセッサ４３０に接続される。一実施例では、プロセッサ４３０は、カリフォルニア州サンタクララのＩｎｔｅｌ社によって製造されるＰｅｎｔｉｕｍ４プロセッサである。他の実施例では、プロセッサ４３０は、当該技術分野において周知のいかなるプロセッサであってもよい。

図５は、図１、図２、および図３のメモリモジュールを製造する方法の一実施例を示すフロー図である。一実施例では、方法５００は、複数のＴＳ経路および／またはＳＴＳ経路を含むＰＣＢを組み立てることによって開始する（ブロック５１０）。ＴＳ経路および／またはＳＴＳ経路は、ＰＣＢ上においていかなるパターンを形成してもよい。

一実施例では、方法５００は、また、上記に説明された実施例と同様の追加のＴＳ経路および／またはＳＴＳ経路のサブセットに対して、ＴＳ経路および／またはＳＴＳ経路とメモリバスの間において直列に接続されるように、少なくとも１つの追加の抵抗を接続することを含む（ブロック５２０）。一実施例では、方法５００は、また、ＴＳ経路および／またはＳＴＳ経路とメモリバスの間において直列に接続された少なくとも１つの追加の抵抗を、上記に説明された実施例と同様の追加のＴＳ経路および／またはＳＴＳ経路のサブセットに接続することを含む（ブロック５３０）。

上記の段落において、特定の実施例が説明された。しかしながら、請求項のより広い趣旨および範囲から逸脱することなく、さまざまな変更および改変がなされることができることは、明白である。したがって、明細書および図面は、説明を目的としたものであって、制限することを目的としたものではないと理解されるべきである。

Claims (22)

1. それぞれが複数の伝送信号経路のうちの少なくとも１つを介してメモリバスに接続された、複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスおよび複数の同期ランダムアクセスメモリ（ＳＤＲＡＭ）デバイスのうちのいずれかと、
   前記メモリバスに接続された第１の伝送信号経路に接続され、かつ、第１のＤＲＡＭデバイスおよび第１のＳＤＲＡＭデバイスのうちの１つと直列に接続された第１の抵抗と
   を備える装置。
2. 前記複数のＤＲＡＭデバイスおよび前記複数のＳＤＲＡＭデバイスは、それぞれがブランチを形成するペアに分割されることを特徴とする請求項１に記載の装置。
3. 前記第１の抵抗は、第１のブランチおよび前記メモリバスと直列に接続されることを特徴とする請求項２に記載の装置。
4. 前記第１の抵抗は、約５オームから約１５０オームの範囲内であることを特徴とする請求項３に記載の装置。
5. 前記抵抗は、約２５オームであることを特徴とする請求項４に記載の装置。
6. 第２の抵抗は、第２のブランチと直列に接続されることを特徴とする請求項３に記載の装置。
7. 前記第１の抵抗および第２の抵抗は、同一のサイズであることを特徴とする請求項６に記載の装置。
8. 前記第１の抵抗および前記第２の抵抗は、それぞれ、約５オームから約１５０オームの範囲内であることを特徴とする請求項７に記載の装置。
9. 前記第１の抵抗および第２の抵抗は、異なるサイズであることを特徴とする請求項６に記載の装置。
10. 前記第１の抵抗および前記第２の抵抗は、それぞれ、約５オームから約１５０オームの範囲内であることを特徴とする請求項９に記載の装置。
11. 前記第１のブランチと前記メモリバスの間における前記抵抗の合計が約５オームから約１５０オームの範囲内である、前記第１のブランチと直列に接続された第１の複数の抵抗と、
    前記第２のブランチと前記メモリバスの間における前記抵抗の合計が約５オームから約１５０オームの範囲内である、前記第２のブランチと直列に接続された第２の複数の抵抗と、
    を更に備える請求項６に記載の装置。
12. 複数の伝送信号経路のそれぞれと接続され、各ブランチと直列に接続され、かつ、前記メモリバスに接続された、少なくとも１つの抵抗を更に備える請求項２に記載の装置。
13. 各ブランチと前記メモリバスの間における前記抵抗の合計が前記約５オームから約１５０オームの範囲内であることを特徴とする請求項１２に記載の装置。
14. 前記複数のＤＲＡＭデバイスおよび前記複数のＳＤＲＡＭデバイスのうちのいずれかのそれぞれがブランチを形成し、前記第１の伝送信号経路の前記抵抗は、前記約５オームから約１５０オームの範囲内であることを特徴とする請求項１に記載の装置。
15. 前記メモリバスに接続され、かつ、１つのブランチと直列に接続された、複数の信号経路のそれぞれに接続された少なくとも１つの抵抗を更に備えることを特徴とする請求項１４に記載の装置。
16. 各伝送信号経路上の前記抵抗は、前記約５オームから約１５０オームの範囲内であることを特徴とする請求項１５に記載の装置。
17. メモリパッケージと、
    前記メモリパッケージに接続されたメモリコントローラと、
    システムバスを介して前記メモリコントローラに接続されたプロセッサとを備え、
    前記メモリパッケージは、
    複数の伝送信号経路を介してメモリバスに接続された、複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスおよび複数の同期ランダムアクセスメモリ（ＳＤＲＡＭ）デバイスのうちのいずれかと、
    第１の伝送信号経路に接続され、第１のＤＲＡＭデバイスおよび第１のＳＤＲＡＭデバイスのうちのいずれかと直列に接続され、かつ、前記メモリバスに接続された第１の抵抗と、
    第２の伝送信号経路に接続され、第２のＤＲＡＭデバイスおよび第２のＳＤＲＡＭデバイスのうちのいずれかと直列に接続され、かつ、前記メモリバスに接続された第２の抵抗と
    を有することを特徴とするシステム。
18. 前記メモリパッケージは、デュアルインラインメモリモジュールを備えることを特徴とする請求項１７に記載のシステム。
19. 前記メモリパッケージは、シングルインラインメモリモジュールを備えることを特徴とする請求項１７に記載のシステム。
20. 複数の伝送信号（ＴＳ）経路および複数の下位伝送信号（ＳＴＳ）経路をのうちのいずれかを有するプリント基板（ＰＣＢ）を組み立てることと、
    ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスおよび同期ランダムアクセスメモリ（ＳＤＲＡＭ）デバイスのいずれかの１つ以上を、前記複数のＴＳ経路および前記複数のＳＴＳ経路のうちのいずれかのそれぞれに接続することと
    を備え、
    前記複数のＴＳ経路および前記複数のＳＴＳ経路のそれぞれは、また、メモリバスに接続され、
    第１のＴＳ経路および第１のＳＴＳ経路のうちのいずれかは、第１のＤＲＡＭデバイスおよび第１のＳＤＲＡＭデバイスのうちのいずれかと直列に接続され、かつ、前記メモリバスに接続された第１の抵抗を含む
    ことを特徴とする方法。
21. 第２の抵抗を、第２のＴＳ経路および第２のＳＴＳ経路のうちの１つにおいて第２のＤＲＡＭデバイスおよび第２のＳＤＲＡＭデバイスのうちの１つと直列に接続し、かつ、前記メモリバスに接続することを更に備える請求項２０に記載の方法。
22. 少なくとも１つの抵抗を、前記複数のＴＳ経路および前記複数のＳＴＳ経路のうちのいずれかのそれぞれにおいて、対応するＤＲＡＭデバイスおよび対応するＳＤＲＡＭデバイスのうちの１つと直列に接続し、かつ、前記メモリバスに接続することを更に備える請求項２０に記載の方法。

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