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Vorliegende
Erfindung betrifft mikroelektronische Chips zur Erzielung einer
Hochgeschwindigkeits-I/O-Datenport-Kommunikation mit Netzwerk DRAM-Gruppen
und dergl., die insbesondere, aber nicht ausschließlich auf
Chip-Layouts gerichtet sind, die auf den Betrieb mit den universellen,
intern gecashten Multiport-DRAM-Gruppen-Schalttechniken mit hoher Geschwindigkeit
zugeschnitten sind, wie sie in US-Patent 5 799 209 von Mukesh Chatter
beschrieben und in der PCT-Anmeldung WO 97/24725 veröffentlicht
sind.
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HINTERGRUND
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Für das Layout
von verschiedenen Arten von Netzwerk-Schalt- und -Kommunikations-Chips sind viele
Vorschläge
gemacht worden. Bekannte Chip-Layout-Konfigurationen sind jedoch
nicht geeignet, um den Betrieb und die extrem hohen Schaltgeschwindigkeiten
und andere völlig
unterschiedliche Eigenschaften des vorbeschriebenen universellen, intern
gecashten Multiport-DRAM-Gruppen-Betriebes durchzuführen. Wenn
eine Schaltmodul-Logiksteuerung zum Verbinden einer der I/O-Resourcen über Serien-Schnittstellen
mit einem I/O-Resourcen-Puffer vorgesehen ist, die in bezug auf
den Zugriff zu einem gemeinsamen Bus unter einer dynamischen Konfiguration
von Schaltzuweisung, die für
die gewünschte
Daten-Verfolgbarkeit zwischen den Schnittstellen geeignet ist – wobei
das Schalt-Modul, das einen beliebigen Puffer an eine beliebige
Serien-Schnittstelle und ohne einen Zwischenschritt der Datenübertragung
zuordnet – sind
bekannte Chip-Layout-Konfigurationen nicht geeignet gewesen, diesen
Vorgang und die extrem hohen Schaltgeschwindigkeiten, die damit
erzielbar sind, durchzuführen.
Der gemeinsame Bus-Zugriffs-Wettbewerb kann mit einer extern konkurrierenden
CPU oder ähnlichen
Steuerdaten-Port, falls benutzt, für einen gemeinsamen System-Bus-Zugriff
mit den I/O-Datenresourcen in Wettbewerb treten, die serienmäßig mit
dem intern gecashten DRAMs, manchmal als „Macros" bezeichnet, kommunizieren und/oder
der Wettbewerb der I/O-Resourcen-Datenpuffer selbst kann für den Zugriff
zu einem gemeinsamen internen Leiterbus innerhalb der DRAM-Gruppe
stattfinden, wie in dem vorgenannten Patent beschrieben.
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AUFGABE DER
ERFINDUNG
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Aufgabe
der Erfindung ist somit ein neuartiges und verbessertes Chip-Layout
vorzuschlagen, das insbesondere zum Implementieren der innen gecashten
Multiport-DRAM-Gruppen-Schalttechniken mit
hoher Geschwindigkeit und dergl. in einer hocheffizienten und wirtschaftlichen
Weise ausgelegt ist.
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Weitere
Aufgaben der Erfindung ergeben sich aus der nachstehenden Beschreibung
und insbesondere in Verbindung mit den Patentansprüchen.
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KURZBESCHREIBUNG
DER ERFINDUNG
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Gegenstand
der Erfindung ist ein Chip-Layout für ein Netzwerk, bei dem eine
Vielzahl von I/O-Daten-Ports so miteinander verbunden sind, dass
sie SRAM Puffergruppen übertragen/empfangen,
die unter Entscheidungseinheiten so betrieben werden, dass eine
Vielzahl von intern gepufferten DRAM-Gruppen über interne Busse zugreifen,
um ein Schalten von Datenverbindungen zwischen allen Daten-Ports über die
entsprechenden Puffer zu ermöglichen,
wobei die Chip-Anordnung in Kombination aufweist eine Chip-Oberfläche, die
eine Vielzahl von dicht besetzten DRAM-Gruppen, Daten-Ports, SRAM Puffergruppen,
Entscheidungseinheiten und Bussen dafür aufnimmt und entlang deren äußeren peripheren
Rändern
I/O-Verbinderstifte positioniert sind, wobei jede der DRAM-Gruppen
mit ihrer eigenen Übertragungs/Empfangs-SRAM-Puffergruppe versehen
und in bezug dazu auf dem Chip so positioniert ist, dass die kürzeste Verbindungslänge mit
ihren Puffergruppen-Bussen möglich
ist, wobei die Hälfte
der DRAM-Gruppen in beabstandeten symmetrischen Reihen in der oberen
Hälfte
des Chips und die andere Hälfte
der DRAM-Gruppen in symmetrischen Reihen in der unteren Hälfte des
Chips verteilt ist, derart, dass die Daten-Ports längs vertikaler/horizontaler
Kreuzungsarme positioniert sind, die die Chip-Oberfläche in symmetrische
Quadranten teilen, deren jeder einen Quadranten der DRAMs enthält, die
Empfangs- und Übertragungs-SRAM-Puffergruppen
einer jeden DRAM in dem Raum zwischen den DRAMs in jedem Quadrat
angeordnet sind, derart, dass die Puffergruppen benachbarter DRAMs
aneinander anschließend
angeordnet sind, eine Entscheidungseinheit in der Nähe jeder
Aufnahme-SRAM-Puffergruppe für
jede DRAM und unmittelbar benachbart der Entscheidungseinheit der
nächsten
DRAM positioniert ist, wobei Datenkanäle im wesentlichen symmetrisch
angeordnet sind und jeder Datenkanal mit jeder Entscheidungseinheit
und jeder Übertragungs/Aufnahme-Puffergruppe verbunden ist,
jeder Daten-Port in der Lage ist, in eine beliebige DRAM-Gruppe über Verbindungen
einzuschreiben, die so ausgelegt sind, dass jeder Daten-Port im wesentlichen
symmetrisch in bezug auf die DRAM-Gruppe, Entscheidungseinheit und Übertragungs/Empfangs-Puffergruppen
und Busse ist, und Zeitsteueruhren CLK zentral auf dem Chip angeordnet
sind, um eine Takt-Skew durch symmetrische Taktverteilung zu minimieren.
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Bevorzugte
und besonders zweckmäßige Ausführungsformen
von Chip-Konstruktionen und Konfigurationen werden nachstehend erläutert.
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ZEICHNUNGEN
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Die
Erfindung wird nachstehend in Verbindung mit der Zeichnung beschrieben.
Die einzige Figur zeigt ein neuartiges Chip-Layout in bevorzugter Ausführungsform.
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BEVORZUGTE
AUSFÜHRUNGSBEISPIELE
DER ERFINDUNG
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Wie
sich aus vorstehender Beschreibung ergibt, ist die Erfindung insbesondere
auf ein Chip-Layout gerichtet, das insbesondere für Netzwerke
zugeschnitten ist, bei denen eine Vielzahl von I/O-Daten-Ports jeweils
mit Puffergruppen verbunden ist, z.B. vom Übertragen/Aufnehmen statischer
RAM oder SRAM-Typen, die unter Entscheidungseinheiten betrieben
werden, um eine Vielzahl von intern gecashten DRAM-Gruppen über interne
Busse zuzugreifen, damit Schaltdaten-Verbindungen bei sehr hohen
Geschwindigkeiten zwischen allen Daten-Ports durch Serienschnittstellen
mit beliebigen der Puffer unter einer dynamischen Schalt-Zusammenführungs-Konfiguration ermöglicht werden.
Bei der Chatter-Technologie ist eine externe CPU oder eine ähnliche
externe Datenport-Steuerung zweckmäßig, obgleich auch eine interne
Steuerung verwendet werden kann; dies ist im Detail in den oben beschriebenen
Chatter-Dokumenten erläutert.
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Die
Zeichnung zeigt ein bevorzugtes Layout oder einen „Grundriss-Plan" für die vorstehenden Komponenten,
wie sie in dem Chatter-System verwendet werden; alle detaillierten
Stromkreis-Verbindungen, die in diesen Dokumenten beschrieben und bekannt
sind, und die für
den Fachmann verständlich sind,
sind darin nicht dargestellt, nicht nur um zu vermeiden, dass die
Zeichnung unübersichtlich
wird und die wichtigen Chip-Layout-Konstruktionsmerkmale, die der
Erfindung zugrunde liegen, untergehen, sondern weil das neuartige
Layout in der Positionierung und der Symmetrie des Chips selbst
das entscheidende Merkmal vorliegender Erfindung darstellt.
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Es
wird deshalb zunächst
das Layout beschrieben und dann werden die Betriebsmerkmale erläutert. An
den vier Seiten des vorzugsweise quadratischen Chips sind die Felder
von Verbinderstiften zu den verschiedenen „Grenz-Abtast- und I/O-Flops" zum Verbinden des
Chips mit dem Netzwerksystem in herkömmlicher Weise bezeichnet.
Eine Vielzahl von 16 I/O-Daten-Ports („DATA PT") ist beispielsweise zusammen mit jedem
Arm der vertikalen und horizontalen Querteilung des Quadrats in
vier gleiche Quadranten Q1 – Q4
dargestellt. Die Nummern für diese
Ports sind aus später
noch zu benennenden Gründen
nicht fortlaufend, sondern jeder Port ist mit den vorerwähnten entsprechenden
SRAM Übertragungs/Aufnahme-Puffergruppen
(„XMIT
SRAM", „RCV SCRAM" – ebenfalls in dieser Darstellung
16 an der Zahl) zu verbinden, die unter Entscheidungseinheiten („ARB") betätigbar sind,
um eine Vielzahl der intern gecashten DRAM-Gruppen („Banks
0 – 15") über interne
Busse (schematisch mit „B" bezeichnet) zuzugreifen,
damit Schaltdaten-Verbindungen unter allen Daten-Ports über die
entsprechenden Puffer geschaltet werden können, wie bereits beschrieben.
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Die
obere Chip-Fläche
ist eine aus einer Vielzahl (z.B. fünf) übereinander gestapelten, im
wesentlichen quadratischen stromleitenden Flächen (z.B. Metallplatten-Flächen), auf
deren Oberseite die DRAM-Gruppen, Daten-Ports-, SRAM-Puffergruppen
und Entscheidungseinheiten befestigt sind, und zusammen mit denen
die vorerwähnten
am äußeren Umfangsrand
angeordneten Verbinder-Pins positioniert sind. Jede DRAM-Gruppe (die als „2Mbit") dargestellt ist,
ist mit ihrer eigenen Übertragungs/Aufnahme-SRAM-Puffergruppe
versehen und, wie dargestellt, in unmittelbarer Nähe dazu
positioniert, damit die kürzeste
Verbindungsstrecke mit den Puffergruppen-Bussen (256 Bits) möglich ist.
Die Hälfte
der DRAM-Gruppen ist in voneinander beabstandeten symmetrischen
Reihen in der obersten Hälfte
der oberen oder äußeren Chip-Fläche (Gruppen
0 – 3
an der oberen Reihe und 4 – 7
darunter) verteilt und die andere Hälfte von DRAM-Gruppen (8 – 11 und
12 – 15)
ist in symmetrischen Reihen in der unteren und entlang der Hälfte des
oberen Teils des Chips verteilt. Während die Daten-Ports auf den
vertikalen/horizontalen Querarmen, die die Chip-Fläche in symmetrische
Quadranten unterteilt, positioniert sind, enthält jeder Quadrant des DRAM
zwei Halb-Reihen
von vier DRAMS. Der Quadrant Q1 beispielsweise enthält DRAM-Gruppen
0 und 1 in der oberen Reihe und Gruppen 4 und 5 in der unteren Reihe.
Die Empfangs- und
Sende-SRAM-Puffergruppen eines jeden DRAM sind in dem Raum zwischen
den DRAM Halb-Reihen eines jeden Quadranten so angeordnet, dass
die Puffer-Gruppen in den DRAMS in den benachbarten Reihen unmittelbar
benachbart zueinander sind. Eine Entscheidungseinheit („ARB") ist in der Nähe einer
jeden Empfangs-SRAM-Puffergruppe
für jeden
DRAM angeordnet und unmittelbar anschließend zu der Entscheidungseinheit
des nächsten DRAM
in jeder Reihe, wobei die Daten-Ports im wesentlichen symmetrisch
platziert sind und jeder Daten-Port mit jeder Entscheidungseinheit
und jeder Sende/Empfangs-Puffergruppe verbunden ist, wie in den
Chatter-Dokumenten beschrieben. Auf diese Weise ist jeder Daten-Port
in der Lage, in eine beliebige DRAM-Gruppe einzuschreiben und die
Verbindungen werden so hergestellt, dass jeder Daten-Port im wesentlichen
physisch symmetrisch mit der DRAM-Bank, der Entscheidungseinheit
und Sende/Empfangs-Puffergruppen und Bussen angeordnet ist. Zeitsteueruhren
(„Clk") sind zentral so
angeordnet, dass sie eine Taktgeber-Zeitunsicherheit durch symmetrische
Taktgeber-Verteilung minimieren. Es ist auch ein zentraler CPU-Port
vorgesehen, der symmetrisch in bezug auf die DRAM-Gruppen, Entscheidungseinheiten
und Sende/Empfangs-Puffergruppen ist. Wiederhol-Puffer R sind zentrisch eingesetzt,
um im wesentlichen eine symmetrische Datenübertragung für die längeren Verbindungen
zu erzielen, wie weiter unten ausgeführt wird.
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Der
CPU-Port ergibt eine diagnostische und Steuereigenschaft in diesem
Chip, wobei der Steuer-Prozessor die Puffer und den Status einer
jeden DRAM-Gruppe prüfen
kann, d.h., wo die Daten sind, usw. – kurz gesagt ein Zweiwege-Kommunikationsfenster
in den Chip dargestellt wird. Wird der CPU-Port direkt in der Mitte
des Chips angeordnet, gibt dies die Sicherheit, dass er symmetrischen
Zugriff zu allen Daten hat. Pad-Übertragungsleiter
(z.B. C4 Packungs-Pads) zur Erzielung eines Zusammenhangs auf dem
Chip-Packungspegel sind ebenfalls zentral positioniert (als „Pads" gezeigt).
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Ein
Beispiel für
einen Betriebsvorgang, wie er in den genannten Chatter-Dokumenten
erläutert ist,
kann das Senden von Daten in z.B. den Daten-Port 0 („DATA PTO"), vorgesehen für die DRAM „Gruppe
14" am unteren rechten
Ende des Chips in der Zeichnung zum Empfänger SRAM („RCV SRAM") rechts oben in bezug auf die DRAM-Gruppe 14 und in
einen zugewiesenen Slot, der für
Daten-Port 0 reserviert ist, umfassen.
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Jeder
Daten-Port ist mit jedem Empfangs-SRAM verbunden, wo ein reservierter
Platz für jeden
Daten-Port vorhanden ist – 17
Slots und zwar jeweils einer für
jeden der 16 Daten-Ports und einer für den CPU-Port bestimmt. Dies
gibt jedem Daten-Port die Möglichkeit,
in eine DRAM-Gruppe einzuschreiben, wobei eine Entscheidungsvorrichtung – der Torsteher – bestimmt,
welcher dieser Ports in die DRAM-Gruppe bei dem nächsten Zeit-Slot
eintritt. Die Daten können
von dem Empfänger
SRAM in den DRAM in einem Zug in 256 Bit breite Busse gelangen,
wobei der sehr kurze Abstand in der Nähe der Positionierung des Empfängers SRAM
und der DRAM-Gruppe auf dem Chip die Wahl der 256 Bit breiten Busse
sehr eng an die entsprechende DRAM-Gruppe ermöglicht. Wenn Daten aus der DRAM-Gruppe
entnommen werden, gehen sie zuerst an den Übertrager SRAM („XMIT SRAM"), der unmittelbar
in der Nähe
dieser DRAM-Gruppe
angeordnet ist, wobei die kurze Verbindung vermeidet, dass Daten
mäanderförmig durch
den Chip verlaufen.
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Wie
in den vorausgehend angesprochenen Chatter-Dokumenten erläutert, sind
Vorkehrungen für
eine Teilbenutzung des 256 Byte Bus vorgesehen, um keinen Speicherraum
zu vergeuden. Bei diesem Beispiel können jedoch zu jedem beliebigen
Zeitpunkt 256 × 16
(Anzahl von Gruppen) Schaltungen vorgenommen werden und jede überträgt Daten
in einen 256 Bit Bus; alle Schaltungen erfolgen unabhängig voneinander
und ergeben die sehr hohe Schaltgeschwindigkeit, die in dem Patent
beschrieben ist.
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Betrachtet
man Chip-Dimensionen von etwa 16 × 16 mm, sind Verbindungspfade
sich ändernder Längen vorhanden.
Von der Gruppe 0 zum Daten-Port 0 darunter („DATA PTO"), ist ein wesentlich kürzerer Verbindungspfad
als zum Daten-Port 15 („DATA PT 15") ganz recht vorhanden.
Wie bereits erwähnt,
sind Wiederhol-Puffer R vorgesehen, die entsprechend der Philosophie
des Chip-Layout nach vorliegender Erfindung in der Nähe der Mitte
des Chips positioniert sind, um das Datensignal zu verstärken, bevor
es in seine Endbestimmung gelangt, und dadurch einen wesentlich
substantielleren symmetrischen Datenübergang für die längeren Verbindungen zu erreichen.
Somit ist ein Bereich vorhanden, in welchem die Ausdrücke „Symmetrie" oder „symmetrisch", wie sie hier verwendet
werden, zutreffend sind, wobei alle eine Signalvervollständigung innerhalb
eines Taktzyklus erforderlich machen.
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Mit
den Taktgebern („CLK"), die nach der Erfindung
in der Mitte des Chips positioniert sind, können ebenfalls symmetrische
Taktabstände
erzielt werden. Lokale Zwischen verbindungen werden im wesentlichen
in zwei Oberflächenschichten
(1, 2) aus Metall in der gestapelten Chip-Block-Anordnung (schematisch
in der Zeichnung so dargestellt) erreicht, wobei alle Zwischenverbindungen
innerhalb des Blocks (innen) für
die Anschluss-Zugänglichkeit erforderlich
sind, und die lokal mit den Komponenten auf der oberen Chip-Lage
nach bekannten Techniken verbunden sind. Auf dem globalen Pegel
sind drei Lagen (3, 4, 5) mit Metalloberflächen, hauptsächlich die vierten
und fünften
Lagen, verfügbar,
um die längeren
Leiteranordnungen oder Verbindungen herzustellen. Die fünfte Lage
aus Metall (5) ist zweckmäßig für die Taktgeber-Routenführung und
die Erdungsverbindungen.
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Zusammenfassend
kann das physische Chip-Layout und die Konstruktion nach vorliegender Erfindung
zur Realisierung der beabsichtigten Chatter-Architektur mit verfügbaren Halbleiter-Technologien
anhand der Merkmale der Konstruktion, der Technologie und der Grundriss-Merkmale
sowie der Entscheidungen in der vorbeschriebenen Weise festgelegt
werden:
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Merkmale der Konstruktion
nach der Erfindung:
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- 1. Jeder Daten-Port ist in bezug auf die DRAM-Gruppe,
zentrale Bus-Steuerung und Sende/Empfangs-Puffergruppen symmetrisch.
- 2. Der CPU-Port ist symmetrisch in bezug auf die DRAM-Gruppe,
zentrale Bus-Steuerung
und Sende/Empfangs-Puffergruppen.
- 3. Jeder Daten-Port ist mit jeder zentralen Bus-Steuerung und
jeder der Sende/Empfangs-Puffergruppen des Systems verbunden.
- 4. Jeder Daten-Port kann in jede DRAM-Gruppe einschreiben.
- 5. Jede DRAM-Gruppe kommuniziert mit ihren eigenen Bussen der
Sende/Empfangs-Puffergruppe
mit 256 Bit Breite.
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Merkmale der Technologie:
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- 1. Die DRAM-Macros können nicht gedreht werden,
sie können
ruckartig bewegt werden.
- 2. Fünf
Metallflächen
oder Lagen sind in einem Stapel für die Chip-Gruppe zusammengebaut, wobei
eine lokale und globale Routen-Verfügbarkeit ermöglicht wird.
- 3. Lange Metall-Leitungen mit Längen von 10 – 12 mm
haben hohe RC-Abfälle.
- 4. C4-Packungs-Pads benötigen
Pad-Übertragungsleiter
zur Erzielung einer Verbindung auf Packungs-Niveau.
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Grundriss-Merkmale und
Entscheidungen:
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- 1. Kombination einer DRAM-Gruppe mit ihrer
eigenen
a) Sende/Empfangs-Puffergruppe, wodurch die kürzeste Länge für 256 Bit
Busse ermöglicht
wird;
b) Zentrale Bus-Steuerung.
- 2. Symmetrische Platzierung von Daten-Ports.
- 3. Symmetrische Platzierung von Wiederhol-Puffern R für die langen
Leitungen.
- 4. Zentrale Platzierung des CPU-Ports.
- 5. Zentrale Platzierung von Taktgebern Clk zur Aufrechterhaltung
der Taktgeber-Skew durch symmetrische Taktverteilung.
- 6. Routenführung
von individuellen Gruppen in hauptsächlich metallischen Lagen 1 und
2 und 3.
- 7. Metall-Lagen 4 und 5 sind für globale
Routenführung
reserviert.
- 8. Metall-Lage 5 wird auch für Energie und Erdung, Taktgeber
und Pad-Übertragungs-Pfade verwendet.
- 9. Energie- und Erdungs-Kugeln der Packung werden vollständig für eine robuste
Energie- und Erdungsverteilung durch die fünfte Lage aus Metall verwendet.