DE10065703A1 - Säulentransistor in einer Halbleitervorrichtung - Google Patents

Abstract

Ein Säulentransistor eines Leseverstärkers schließt eine orthogonale Matrix einer Vielzahl von Sätzen von vier quadratischen aktiven Bereichen, Bitleitungen und lokalen Datenleitungen, die senkrecht zueinander verlaufen, wobei jeder aktive Bereich zwei Bitleitungen und eine damit verbundene lokale Datenleitung aufweist, und die Gate-Elektrode mit einem gebogenen Abschnitt ein, wodurch eine Breite des Transistors erhöht wird, was wiederum eine Anzahl von Kontakten des Säulentransistors verringert und eine Kanalbreite erhöht, um es zuzulassen, daß der Säulentransistor in einer kleinen Fläche angeordnet ist, die eine Fläche für den Leseverstärker innerhalb einer begrenzten Fläche erhöht, um eine Auslegungstoleranz wie auch eine Fertigungstoleranz bei einer Bildung von Kontakten zu erhöhen, was für ein Packen von Vorrichtungen hoher Dichte und ein Verbessern eines Betriebsverhaltens einer Vorrichtung günstig ist.

Description

HINTERGRUND DER ERFINDUNG Gebiet der Erfindung

Die vorliegende Erfindung betrifft einen Halbleiter- Säulentransistor in einem Speicher, und insbesondere einen Säulentransistor in einer Halbleitervorrichtung, der Daten auf einer Bitleitung zu einer lokalen Datenleitung oder umgekehrt überträgt, von welchem das Layout effizient hergestellt ist, um eine Packungsdichte der Vorrichtung zu vergrößern.

Hintergrund des verwandten Sachstandes

In einem Speicher ist ein Layoutgebiet eines Leseverstärkers gewöhnlich abhängig von einer Größe einer Speicherzelle. Aus diesem Grund wird, je mehr die Packungsdichte des Speichers zunimmt, die Größe der Speicherzellen desto mehr verringert, und die Größe des Leseverstärkers, der Daten in der Speicher­ zelle liest und verstärkt, auch in Proportion zu der Größen­ verringerung der Speicherzelle verringert. Diese Größenverrin­ gerung des Leseverstärkers senkt ein Treiber-Betriebsverhalten des Leseverstärkers auch herab. Es ist sehr wichtig, eine Be­ triebsfrequenz des Speichers in Übereinstimmung mit der Be­ triebsfrequenz eines neuen Mikroprozessors zu erhöhen, die gut über der Betriebsfrequenz des Speichers liegt. Die vorliegende Erfindung stellt ein Verfahren zum Verbessern eines Treiber- Betriebsverhaltens des Leseverstärkers als ein Verfahren zum Erhöhen der Betriebsfrequenz des Speichers bereit. Die vorlie­ gende Erfindung stellt auch ein Verfahren zum Herstellen eines effizienten Layouts der Säulentransistoren bereit, die zwi­ schen den Bitleitungen und den lokalen Datenleitungen angeordnet sind, um ein Layout-Gebiet des Leseverstärkers, der zwi­ schen den Bitleitungen gelegen ist, zu maximieren.

Fig. 1 veranschaulicht ein Schaltungsdiagramm von Säulentran­ sistoren vom verwandten Sachstand, die ein Beispiel der Säu­ lentransistoren, jeder mit einer Breite von 2,28 µm, zeigt.

Eine Vielzahl von Bitleitungen Biti, BitBi, Bitj und BitBj sind in einer Richtung paarweise angeordnet, und eine Vielzahl von lokalen Daten-(Bus) Leitungen LDBi, LDBBi, LDBj und LDBBj sind mit den Säulentransistoren (CT1 ~ CT8) verbunden. Wie gezeigt, werden die Daten auf der Bitleitung Biti zu der loka­ len Datenleitung LDBj über Knoten N1 und N2 durch die Säulen­ transistoren CT1 und CT5 übertragen, die Daten auf der Bitlei­ tung Bitj werden zu der lokalen Datenleitung LDBBj über Knoten N3 und N4 durch die Säulentransistoren CT2 und CT6 übertragen, die Daten auf der Bitleitung BitBi werden zu der lokalen Da­ tenleitung LDBBi über Knoten N5 und N6 durch die Säulentran­ sistoren CT3 und CT7 übertragen, und die Daten auf der Bitlei­ tung BitBj werden zu der lokalen Datenleitung LDBj über Knoten N7 und N8 durch die Säulentransistoren CT4 und CT8 übertragen. D. h., es existieren Datenübertragungspfade von Biti → CT1 → LDBi, Bitj → CT2 → LDBBj, BitBi → CT3 → LDBBi, und BitBj → CT4 → LDBj.

Ein Layout derartiger Säulentransistoren wird unter Bezugnahme auf die Fig. 2 und 3 diskutiert werden.

Rechtwinklig geformte aktive Bereiche 10 sind auf einem Halb­ leitersubstrat in einem Überprüfungsmuster angeordnet. Von ihnen bilden vier angrenzende aktive Bereiche 10 einen Satz. Jeder aktive Bereich 10 weist eine Gate-Elektrode 12 auf, die zweimal jeweils mit einer 1,14 Breite gekreuzt ist, um eine 2,28 Breite insgesamt auszubilden, und vier Gate-Elektroden 12, die einen Satz bilden, sind in eine verbunden, um jeweils Säulentransistoren CT1 ~ CT4 zu bilden. Die Bitleitungen 14, Biti, Bitj, BitBi und BitBj sind sequentiell in einer Richtung an beiden Seiten von oberen und unteren Abschnitten zwischen den angrenzenden aktiven Bereichen 10 angeordnet, und jede der Bitleitungen 14 ist in Kontakt mit dem aktiven Bereich 10 über zwei Kontakte BC. Die lokalen Datenleitungen 16, LDBi, LDBBj, LDBBi, LDBj sind in einer Richtung senkrecht zu den Bitleitun­ gen 14 angeordnet, und zwei der lokalen Datenleitungen 16 ü­ berlappen die aktiven Bereiche 10. Jede der lokalen Datenlei­ tungen 16 ist in Kontakt mit dem aktiven Bereich 10 der Säu­ lentransistoren CT1 ~ CT4 über einen lokalen Datenleitungskon­ takt LDBC. Die Gate-Elektroden 12 in den Säulentransistoren CT1 ~ CT4 sind durch Metallleitungen 18 und Metallkontakte MC verbunden. Der vorangegangene Aufbau wird wiederholt.

Da der Säulentransistor nach dem Stand der Technik die Fläche der Säulentransistoren, die mit den Leseverstärkern verbunden sind, nicht verringern kann, mit der sich ergebenden Schwie­ rigkeit im Herstellen eines effizienten Layouts der Lesever­ stärker innerhalb einer vorgegebenen Fläche, schlagen ein Pa­ cken der Vorrichtungen auf eine hohe Dichte und ein Verbessern des Betriebsverhaltens fehl.

ZUSAMMENFASSUNG DER ERFINDUNG

Dementsprechend ist die vorliegende Erfindung auf einen Säu­ lentransistor in einer Halbleitervorrichtung ausgerichtet, die im wesentlichen einem oder mehreren der Probleme aufgrund der Beschränkungen und Nachteile des verwandten Sachstandes begeg­ net.

Eine Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zum Ausführen eines Layouts von Säulentransistoren bereitzustellen, das für ein Packen von Vorrichtungen in eine hohe Dichte günstig ist und Betriebseigenschaften verbessert.

Zusätzliche Merkmale und Vorteile der Erfindung werden in der Beschreibung, die folgt, bekanntgemacht werden, und werden teilweise von der Beschreibung offensichtlich werden, oder können durch ein Anwenden der Erfindung gelernt werden. Die Aufgabe und andere Vorteile der Erfindung werden durch den Aufbau realisiert und erreicht werden, der insbesondere in der geschriebenen Beschreibung und den Ansprüchen davon wie auch den angehängten Zeichnungen dargelegt ist.

Um diese und andere Vorteile zu erreichen und in Übereinstim­ mung mit dem Zweck der vorliegenden Erfindung, wie ausgeführt und bereits beschrieben, schließt der Säulentransistor in ei­ ner Halbleitervorrichtung einen Leseverstärker ein, der mit einer lokalen Datenleitung und einer Bitleitung in Verbindung steht, wobei entweder ein Source- oder ein Drain-Bereich des Säulentransistors mit entweder einem Source- oder einem Drain- Bereich eines aktiven Bereichs eines angrenzenden Leseverstär­ ker-Säulentransistors geteilt ist.

Eine Gate-Elektrode des Säulentransistors ist in einem aktiven Bereich des Säulentransistors gebogen, wodurch eine Breite des Transistors erhöht wird, die Gate-Elektrode ist in eine é- Zeichenform gebogen, sämtliche der Gate-Elektroden des Säulen­ transistors, die mit einem Leseverstärker verbunden sind, sind geteilt, die Gate-Elektrode ist in Kontakt mit einer Metall­ verdrahtung an einem Punkt, und der aktive Bereich des Säulen­ transistors ist in Kontakt mit zwei Bitleitungen und einer lokalen Datenleitung.

In einem weiteren Aspekt der vorliegenden Erfindung sind ein Säulentransistor in einer Halbleitervorrichtung einschließlich einer orthogonalen Matrix einer Vielzahl von Sätzen von vier quadratischen aktiven Bereichen, eine Gate-Elektrode mit einem gebogenen Abschnitt, der durch den Satz überlappt wird und mit einer Metallverdrahtung gemeinsam mit den Säulentransistoren verbunden ist, die mit dem gleichen Leseverstärker verbunden sind, Bitleitungen, von welchen vier über einen der aktiven Bereiche laufen, und nur zwei von ihnen in Kontakt mit dem aktiven Bereich sind, und lokale Datenleitungen, die in einer Richtung senkrecht zu den Bitleitungen verlaufen, von welchen zwei über den aktiven Bereich verlaufen, und von welchen nur eine in Kontakt mit dem aktiven Bereich ist, bereitgestellt.

Die Gate-Elektrode ist in eine é-Zeichenform gebogen.

Es ist zu verstehen, daß sowohl die vorangegangene allgemeine Beschreibung und die folgende detaillierte Beschreibung bei­ spielhaft und erklärend sind und darauf abzielen, eine weitere Erklärung der Erfindung, wie sie beansprucht wird, bereitzu­ stellen.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die begleitenden Zeichnungen, die eingeschlossen sind, um ein weiteres Verständnis der Erfindung bereitzustellen, und hierin inbegriffen sind und einen Teil dieser Spezifikation bilden, veranschaulichen Ausführungsformen der Erfindung und dienen zusammen mit der Beschreibung dazu, die Prinzipien der Erfin­ dung zu erklären. In den Zeichnungen zeigen:

Fig. 1 ein Schaltungsdiagramm, das Leseverstärker- Säulentransistoren vom verwandten Sachstand veran­ schaulicht;

Fig. 2 ein Layout, das die Schaltung in Fig. 1 veranschau­ licht;

Fig. 3A ein Layout, das die aktiven Bereiche der Gate- Elektroden in Fig. 2 veranschaulicht;

Fig. 3B ein Bitleitungs-Layout in Fig. 2;

Fig. 3C ein lokales Datenbusleitungs-Layout in Fig. 2;

Fig. 4 ein Schaltungsdiagramm, das einen Leseverstärker- Säulentransistor in Übereinstimmung mit einer bevor­ zugten Ausführungsform der Erfindung zeigt;

Fig. 5 ein Layout, das die Schaltung in Fig. 4 veranschau­ licht;

Fig. 6A ein Layout, das die aktiven Bereiche und die Gate- Elektroden in Fig. 5 veranschaulicht;

Fig. 6B ein Bitleitungs-Layout in Fig. 5; und

Fig. 6C ein Layout, das die lokale Datenbusleitung in Fig. 5 veranschaulicht.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM

Bezugnahme wird nun im Detail auf die bevorzugten Ausführungs­ formen der vorliegenden Erfindung gemacht werden, von welcher Beispiele in den begleitenden Zeichnungen veranschaulicht sind.

Das Schaltungsdiagramm des Säulentransistors der vorliegenden Erfindung ist ähnlich zu dem gleichen des verwandten Sachstan­ des, wobei, wie in Fig. 4 gezeigt, ein Layout von lokalen Da­ tenleitungen in eine Reihenfolge von LDBi, LDBBj, LDBBi, LDBj geändert ist, was ein Layout charakteristisch für die vorlie­ gende Erfindung ist.

Fig. 5 veranschaulicht ein Layout der Schaltung in Fig. 4, Fig. 6A veranschaulicht ein Layout der aktiven Bereiche und der Gate-Elektroden in Fig. 5, Fig. 6B veranschaulicht ein Bitleitungs-Layout in Fig. 5, und Fig. 6C veranschaulicht ein Layout der lokalen Datenbusleitung in Fig. 5.

Vier angrenzende Säulentransistoren bilden einen Satz aus, um aktive Bereiche 20 zu teilen, und die aktiven Bereiche 20 von angrenzenden zwei Sätzen von Säulentransistoren CT1 ~ CT4 und CT5 ~ CT8 sind ausgebildet, Source-/Drain-Bereiche mit angren­ zenden Leseverstärker-Säulentransistoren zu teilen. Gate- Elektroden 22 mit einer "I"-Form, wie etwa "Y" oder "é", sind auf jedem aktiven Bereich 20 geeignet angeordnet, derart dass vier der Gate-Elektroden ihn als einen Satz teilen. Bitleitun­ gen 24, Bitj, BitBj, BitBi und Biti sind in einer Richtung oberhalb der aktiven Bereiche 20, die damit überlappen, ange­ ordnet und lokale Datenleitungen 26 sind in einer Reihenfolge von LDBi, LDBBj, LDBBi, LDBj angeordnet, angefangen von einer Seite zu der anderen in einer Richtung senkrecht zu den Bit­ leitungen 24. Eine Metall-Verdrahtung 28 ist über einem Ab­ schnitt zwischen angrenzenden aktiven Bereichen 20 in einer Richtung parallel zu den Bitleitungen 24 ausgebildet. Die Bit­ leitungen 24 sind mit einem aktiven Bereich 20 über zwei Bit­ leitungskontakte BC verbunden, und die lokale Datenleitung 26 ist mit einem aktiven Bereich 20 über einen lokalen Datenlei­ tungskontakt LDC verbunden, und ein Satz von Säulentransisto­ ren ist mit der Metall-Verdrahtung 28 über einen Metall- Verdrahtungskontakt MC verbunden. D. h., vier quadratische ak­ tive Bereiche sind in einem Überprüfungsmuster wiederholt an­ geordnet, wobei jeder aktive Bereich zwei Bitleitungen jeweils auf einer daran verbundenen oberen Seite und unteren Seite aufweist, und eine lokale Datenleitung ist mit einer Mitte des aktiven Bereichs verbunden. Somit teilen zwei Säulentransisto­ ren entweder einen Source- oder einen Drain-Bereich.

Gemäß dem vorangegangenen Layout stellt eine Gate-Elektrode mit einer 1,14 µm Breite in demselben mit dem verwandten Sachstand eine Transistorbreite in einem Bereich von ungefähr 3,35 µm bereit. Dies impliziert eine um ungefähr 47% erhöhte Größe des Säulentransistors, zusammen mit einer Flächenverrin­ gerung, die von einer Verringerung der Anzahl von Kontakten um eine Hälfte des verwandten Sachstandes herrührt.

Wie erklärt worden ist, können in einem Leseverstärker- Säulentransistor der vorliegenden Erfindung, indem eine ortho­ gonale Matrix einer Vielzahl von Sätzen von vier quadratischen aktiven Bereichen bereitgestellt wird, wobei Bitleitungen und lokale Datenleitungen senkrecht zueinander verlaufen, wobei jeder aktive Bereich zwei Bitleitungen und eine lokale damit verbundene Datenleitung und die Gate-Elektrode mit einem gebo­ genen Abschnitt aufweist, da eine Breite des Transistors er­ höht werden kann, was eine Anzahl von Kontakten des Säulen­ transistors verringert und eine Kanalbreite erhöht, um es zu­ zulassen, daß der Säulentransistor in einer kleinen Fläche angeordnet wird, die eine Fläche für den Leseverstärker inner­ halb einer begrenzten Fläche erhöht, eine Auslegungstoleranz wie auch eine Fertigungstoleranz bei einer Bildung von Kontak­ ten erhöht werden, was günstig für hochdichtes Packen von Vor­ richtungen und ein Verbessern eines Betriebsverhaltens einer Vorrichtung ist.

Es wird Durchschnittsfachleuten offensichtlich sein, daß ver­ schiedene Modifikationen und Variationen in dem Säulentransis­ tor in einer Halbleitervorrichtung der vorliegenden Erfindung ausgeführt werden können, ohne von dem Grundgedanken oder Um­ fang der Erfindung abzuweichen. Somit ist beabsichtigt, daß die vorliegende Erfindung die Modifikationen und Variationen dieser Erfindung abdeckt, vorausgesetzt, daß sie innerhalb des Umfangs der angehängten Ansprüche und ihrer Äquivalente fal­ len.

Claims (9)

1. Säulentransistor in einer Halbleitervorrichtung mit:
einem Leseverstärker, der mit einer lokalen Datenleitung und einer Bitleitung in Verbindung steht,
wobei entweder ein Source- oder ein Drain-Bereich des Säu­ lentransistors zugleich entweder einen Source- oder einen Drain-Bereich eines angrenzenden aktiven Bereichs eines Le­ severstärker-Säulentransistors bildet.

2. Säulentransistor nach Anspruch 1, dadurch gekennzeichnet, daß eine Gate-Elektrode des Säulentransistors in einem ak­ tiven Bereich des Säulentransistors gebogen ist, wodurch eine Breite des Transistors erhöht wird.

3. Säulentransistor nach Anspruch 2, dadurch gekennzeichnet, daß die Gate-Elektrode in einer "é"-Zeichenform gebogen ist.

4. Säulentransistor nach Anspruch 1, dadurch gekennzeichnet, daß sämtliche der Gate-Elektroden der Säulentransistoren, die mit einem Leseverstärker verbunden sind, geteilt sind.

5. Säulentransistor nach Anspruch 4, dadurch gekennzeichnet, daß die Gate-Elektrode an einem Punkt in Kontakt mit einer Metall-Verdrahtung ist.

6. Säulentransistor nach Anspruch 1, dadurch gekennzeichnet, daß der aktive Bereich des Säulentransistors in Kontakt mit zwei Bitleitungen und einer lokalen Datenleitung ist.

7. Säulentransistor in einer Halbleitervorrichtung mit:
einer orthogonalen Matrix einer Vielzahl von Sätzen von vier quadratischen aktiven Bereichen;
einer Gate-Elektrode mit einem gebogenen Abschnitt, der mit dem Satz überlappt ist und mit einer Metall-Verdrahtung ge­ meinsam mit den Säulentransistoren verbunden ist, die mit dem gleichen Leseverstärker verbunden sind;
Bitleitungen, wobei vier davon über einen der aktiven Be­ reiche laufen, und nur zwei davon in Kontakt mit dem akti­ ven Bereich sind; und
lokalen Datenleitungen, die in einer Richtung senkrecht zu den Bitleitungen verlaufen, wobei zwei davon über den akti­ ven Bereich laufen und nur eine davon in Kontakt mit dem aktiven Bereich ist.

8. Säulentransistor nach Anspruch 7, dadurch gekennzeichnet, daß die Gate-Elektrode in eine "é"-Zeichenform gebogen ist.

9. Säulentransistor in einer Halbleitervorrichtung mit:
einer orthogonalen Matrix einer Vielzahl von Sätzen von vier quadratischen aktiven Bereichen;
Gate-Elektroden mit einem I- oder Y-förmigen gebogenen Abschnitt, der mit dem aktiven Bereich überlappt ist, wobei vier benachbarte davon einen Satz in einer Form bilden, die miteinander verbunden sind und mit einem Leseverstärker verbunden sind;
Bitleitungen, die in einer Richtung derart laufen, daß angrenzend an eine erste Bitleitung eine erste Bitschienen­ leitung, eine zweite Bitschienenleitung und eine zweite Bitleitung sequentiell mit einem der aktiven Bereiche überlappt sind und zwei davon in Kontakt mit dem einen aktiven Bereich sind; und
lokalen Datenleitungen, die in einer Richtung senkrecht zu den Bitleitungen derart verlaufen, daß zwei der lokalen Da­ tenleitungen über einen aktiven Bereich verlaufen, von de­ nen nur eine in Kontakt mit dem aktiven Bereich ist, wobei ein Satz von vier lokalen Datenleitungen in einer Reihen­ folge einer angrenzenden ersten lokalen Datenleitung, einer zweiten lokalen Datenschienenleitung, einer ersten lokalen Datenschienenleitung und einer zweiten Datenleitung, ange­ fangen von einer rechten Seite eines Satzes von vier akti­ ven Bereichen, angeordnet ist.