JPH11307741A

JPH11307741A - 半導体記憶装置

Info

Publication number: JPH11307741A
Application number: JP10116651A
Authority: JP
Inventors: Tsuyuki Suzuki; 津幸鈴木; Shinichi Miyatake; 伸一宮武; Masayuki Nakamura; 正行中村
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1998-04-27
Filing date: 1998-04-27
Publication date: 1999-11-05

Abstract

(57)【要約】【課題】センスアンプ回路および列選択回路の直接周
辺回路部のレイアウト面積を低減することができる半導
体記憶装置を提供する。【解決手段】４バンク２５６ＭビットＳＤＲＡＭであ
って、センスアンプ領域のＮチャネルのセンスアンプ回
路１２ａのレイアウトは、ＮＭＯＳトランジスタＴＮ
１，ＴＮ２のゲートＧが、ソースＳおよびドレインＤを
構成する拡散層上にＵ字型に形成されて配置され、また
ＮＭＯＳトランジスタＴＮ１，ＴＮ２のソースＳを構成
する拡散層が双方のＮＭＯＳトランジスタＴＮ１，ＴＮ
２の間で共有化され、さらに隣接するＮＭＯＳトランジ
スタの間でも共有化されて配置されている。同様に、Ｐ
チャネルのセンスアンプ回路も、ＰＭＯＳトランジスタ
のゲートがＵ字型に形成されて配置され、ソースを構成
する拡散層がＰＭＯＳトランジスタの間で共有化されて
配置されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置の
レイアウト技術に関し、特にセンスアンプ回路および列
選択回路の直接周辺回路部のレイアウト設計において、
レイアウト面積の低減に好適なシンクロナスＤＲＡＭ
（ＳＤＲＡＭ）などの半導体記憶装置に適用して有効な
技術に関する。

【０００２】

【従来の技術】たとえば、本発明者が検討した技術とし
て、ＳＤＲＡＭのセンスアンプ回路のレイアウト設計で
は、メモリセルアレイの相補ビット線に接続される１対
のＰＭＯＳトランジスタおよび１対のＮＭＯＳトランジ
スタからなる構成において、このＭＯＳトランジスタの
ゲートがＩ字型に形成されて配置される、いわゆる直線
ゲートを使用し、センスアンプ回路毎に拡散層を分離す
るレイアウト方式などが考えられる。

【０００３】なお、このようなＳＤＲＡＭなどの半導体
記憶装置に関する技術としては、たとえば１９９４年１
１月５日、株式会社培風館発行の「アドバンストエレ
クトロニクスＩ−９超ＬＳＩメモリ」Ｐ３４４〜Ｐ３
４８などに記載される技術などが挙げられる。

【０００４】

【発明が解決しようとする課題】ところで、前記のよう
なＳＤＲＡＭなどの半導体記憶装置においては、たとえ
ば図１２に示すように、センスアンプ回路１２のＭＯＳ
トランジスタＴＮ１（ＴＰ１），ＴＮ２（ＴＰ２）のゲ
ートがＩ字型に形成され、１対のＭＯＳトランジスタＴ
Ｎ１（ＴＰ１），ＴＮ２（ＴＰ２）毎に、このＭＯＳト
ランジスタＴＮ１（ＴＰ１），ＴＮ２（ＴＰ２）のソー
スを構成する拡散層が分離されて形成されるために、こ
のＭＯＳトランジスタＴＮ１（ＴＰ１），ＴＮ２（ＴＰ
２）のゲート幅を確保しようとすると、センスアンプ回
路１２のサイズが増加してしまうことが考えられる。

【０００５】たとえば、特開平２−２４６０８８号公報
には、ＭＯＳトランジスタのゲートの形状を工夫した技
術が提案され、ビット線に接続するためにＵ字型に形成
されたゲートが開示されている。このＵ字型のゲート
は、拡散層の外側で折り曲げられているために、ＭＯＳ
トランジスタのデバイス形状は一般的なＩ字型のゲート
と同一である。

【０００６】また、センスアンプ回路に接続される列選
択回路１３においても、たとえば図１３に示すように、
ＭＯＳトランジスタＴＮ１〜ＴＮ４のゲートがＩ字型に
形成され、ＭＯＳトランジスタＴＮ１〜ＴＮ４毎に拡散
層が分離されて形成されるために、このＭＯＳトランジ
スタＴＮ１〜ＴＮ４のゲート幅を確保しようとすると、
列選択回路１３も同様にサイズの増加が新たな課題とし
て発生することが考えられる。

【０００７】そこで、本発明の目的は、センスアンプ回
路および列選択回路の直接周辺回路部のレイアウト設計
において、ＭＯＳトランジスタのゲートの形状を工夫し
て、直接周辺回路部のレイアウト面積を低減することが
できる半導体記憶装置を提供するものである。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１０】すなわち、本発明による半導体記憶装置
は、センスアンプ回路のＭＯＳトランジスタにおいて、
このＭＯＳトランジスタのゲートが、ソースおよびドレ
インを構成する拡散層上にＵ字型に形成されて配置され
るものである。このＵ字型のゲートを用い、ＭＯＳトラ
ンジスタのコモンソース部を構成する拡散層を共有する
ことで、センスアンプ回路のサイズの縮小を図るように
したものである。

【００１１】さらに、センスアンプ回路のＭＯＳトラン
ジスタの位相シフトパターン配置方法において、センス
アンプ毎に位相シフトの配置を切り替えることで、セン
スアンプ回路内のゲートサイズのばらつきを均等化でき
るようにしたものである。

【００１２】また、本発明による半導体記憶装置は、セ
ンスアンプ回路の列選択回路のＭＯＳトランジスタにお
いて、Ｌ字型のゲートを使用すること、さらに隣接する
ＭＯＳトランジスタの拡散層を共有することにより、列
選択回路のサイズの縮小を図るようにしたものである。

【００１３】よって、前記半導体記憶装置によれば、セ
ンスアンプ回路および列選択回路の直接周辺回路部のレ
イアウト面積を低減できる。さらに、微細化、かつばら
つきに強いセンスアンプ回路のＭＯＳトランジスタが可
能である。この結果、直接周辺回路部のレイアウト面積
を低減でき、チップ面積の縮小につながる。特に、ＤＲ
ＡＭ、ＳＤＲＡＭ、ＳＲＡＭなどに効果的であり、さら
にメモリ搭載のＬＳＩ製品などに適用できる。

【００１４】これは、従来、ＭＯＳトランジスタのゲー
トとしては直線ゲートを使用していたために拡散層を共
有することは不可能であり、センスアンプ回路、列選択
回路のサイズの低減も難しかったが、本発明ではＵ字
型、Ｌ字型の折り曲げゲートの使用が可能となり、拡散
層を共有することで従来と同一のビット線ピッチ内でＭ
ＯＳトランジスタのゲート幅を確保しながら、センスア
ンプ回路のサイズを抑えることが可能となるためであ
る。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１６】図１は本発明の一実施の形態である半導体
記憶装置を示す概略レイアウト図、図２は本実施の形態
の半導体記憶装置において、メモリセルアレイと直接周
辺回路部を示すレイアウト図、図３はメモリセルアレイ
と直接周辺回路部を示す回路図、図４および図５はＮチ
ャネル、Ｐチャネルのセンスアンプ回路を示す回路図と
レイアウト図、図６はセンスアンプ回路ブロックを示す
レイアウト図、図７および図８はセンスアンプ回路ブロ
ックの位相シフトパターン配置を示すレイアウト図、図
９は列選択回路を示す回路図とレイアウト図、図１０は
列選択回路ブロックを示すレイアウト図、図１１は列選
択回路ブロックの位相シフトパターン配置を示すレイア
ウト図である。

【００１７】まず、図１により本実施の形態の半導体記
憶装置の概略レイアウト構成を説明する。

【００１８】本実施の形態の半導体記憶装置は、たとえ
ば４バンク２５６ＭビットＳＤＲＡＭとされ、バンク０
〜バンク３の４バンク構成からなるメモリセルアレイ領
域１と、各メモリセルアレイ領域１に対応して配置され
るメインワードドライバ領域２およびＹデコーダ領域３
と、各メモリセルアレイ領域１に共通して配置される間
接周辺回路領域４などが周知の半導体製造技術によって
１個の半導体チップ上に形成されている。この図１にお
いては、垂直方向が行方向（ワード線方向）、水平方向
が列方向（ビット線方向）である。

【００１９】このＳＤＲＡＭにおいては、半導体チップ
の行方向における上側と下側、列方向における右側と左
側に４分割され、この各分割領域にさらにメモリセルア
レイ領域１が２分割されて配置されている。この２分割
されたメモリセルアレイ領域１は、１つのバンクに対応
し、各メモリセルアレイ領域１に対応するメインワード
ドライバ領域２を挟んで対で配置されている。また、２
分割された各メモリセルアレイ領域１の外端側には、各
メモリセルアレイ領域１に対応するＹデコーダ領域３が
配置されている。さらに、右側と左側に配置されたメモ
リセルアレイ領域１の中央側には、間接周辺回路領域４
として、図示しないローアドレスバッファ、カラムアド
レスバッファ、プリデコーダ、タイミング発生回路、デ
ータ入出力回路などが配置され、さらに外部接続用のボ
ンディングパッドが設けられている。

【００２０】各メモリセルアレイ領域１は、たとえば図
２に示すように、行方向と列方向とに格子状に分割さ
れ、メモリセルアレイ５と、センスアンプ領域６、サブ
ワードドライバ領域７および交差領域８からなり、メモ
リセルアレイ５の列方向に隣接してセンスアンプ領域６
が配置され、また行方向に隣接してサブワードドライバ
領域７が配置され、このセンスアンプ領域６とサブワー
ドドライバ領域７との交差領域８にはＦＸドライバ、さ
らにセンスアンプ群の制御回路なども配置されている。

【００２１】この各メモリセルアレイ領域１のセンスア
ンプ領域６には、たとえば図３に示すように、このセン
スアンプ領域６と隣接するメモリセルアレイ５とを分離
するための分離回路９，１０、相補ビット線をプリチャ
ージするためのプリチャージ回路１１、相補ビット線の
信号を検知・増幅するためのセンスアンプ回路１２、列
選択信号のゲート制御により相補ビット線とサブ入出力
線とを接続するための列選択回路１３などが配置されて
いる。図３において、ＢＬ０Ｔ／Ｂ，ＢＬ１Ｔ／Ｂはビ
ット線、ＭＷはメインワード線、ＳＷはサブワード線、
ＳＨＲ１，ＳＨＲ２はシェアドセンスアンプ分離信号
線、ＰＣＢはビット線プリチャージ信号線、ＶＢＬＲは
ビット線プリチャージ電圧、ＣＳＰ，ＣＳＮはコモンソ
ース線（センスアンプ駆動線）、ＳＩＯ０Ｔ／Ｂ，ＳＩ
Ｏ１Ｔ／Ｂはサブ入出力線、ＹＳは列選択信号線をそれ
ぞれ示す。

【００２２】特に、本実施の形態においては、このセン
スアンプ領域６のセンスアンプ回路１２および列選択回
路１３の直接周辺回路部のレイアウトが工夫されてい
る。始めに、センスアンプ回路１２のレイアウトの工夫
点を説明する。センスアンプ回路１２は、メモリセルア
レイ５の相補ビット線ＢＬ０Ｔ／Ｂ，ＢＬ１Ｔ／Ｂに接
続される１対のＰＭＯＳトランジスタと１対のＮＭＯＳ
トランジスタとからなり、たとえば図４および図５に示
すような回路構成およびレイアウトとなっている。図４
はＮチャネルのセンスアンプ回路、図５はＰチャネルの
センスアンプ回路のそれぞれの回路図とレイアウト図を
示している。

【００２３】Ｎチャネルのセンスアンプ回路１２ａは、
図４(a) のように、相補ビット線の一方のビット線ＢＬ
＊（０，１）Ｔに一方のＮＭＯＳトランジスタＴＮ１の
ゲートＧが接続され、ドレインＤは他方のビット線ＢＬ
＊Ｂに接続されている。他方のビット線ＢＬ＊Ｂに他方
のＮＭＯＳトランジスタＴＮ２のゲートＧが接続され、
ドレインＤは一方のビット線ＢＬ＊Ｔに接続されてい
る。双方のＮＭＯＳトランジスタＴＮ１，ＴＮ２のソー
スＳは共通にコモンソース線ＣＳＮに接続されている。

【００２４】このＮチャネルのセンスアンプ回路１２ａ
のレイアウトは、図４(b) のように、ＮＭＯＳトランジ
スタＴＮ１，ＴＮ２のゲートＧが、ソースＳおよびドレ
インＤを構成する拡散層上にＵ字型に形成されて配置さ
れ、さらにＮＭＯＳトランジスタＴＮ１，ＴＮ２のソー
スＳを構成する拡散層が双方のＮＭＯＳトランジスタＴ
Ｎ１，ＴＮ２の間で共有化されている。

【００２５】すなわち、一方のＮＭＯＳトランジスタＴ
Ｎ１のゲートＧ、ドレインＤを構成するＮ型の拡散層
は、それぞれコンタクトを介して第１金属配線層Ｍ１の
ビット線ＢＬ＊Ｔ、ビット線ＢＬ＊Ｂに接続されてい
る。他方のＮＭＯＳトランジスタＴＮ２のゲートＧ、ド
レインＤを構成するＮ型の拡散層は、それぞれコンタク
トを介して第１金属配線層Ｍ１のビット線ＢＬ＊Ｂ、ビ
ット線ＢＬ＊Ｔに接続されている。双方のＮＭＯＳトラ
ンジスタＴＮ１，ＴＮ２のソースＳを構成するＮ型の拡
散層は、共通にコンタクトを介してコモンソース線ＣＳ
Ｎに接続されて配置されている。

【００２６】同様に、Ｐチャネルのセンスアンプ回路１
２ｂも、図５(a) のように、一方のビット線ＢＬ＊Ｔに
一方のＰＭＯＳトランジスタＴＰ１のゲートＧが接続さ
れ、ドレインＤは他方のビット線ＢＬ＊Ｂに接続されて
いる。他方のビット線ＢＬ＊Ｂに他方のＰＭＯＳトラン
ジスタＴＰ２のゲートＧが接続され、ドレインＤは一方
のビット線ＢＬ＊Ｔに接続されている。双方のＰＭＯＳ
トランジスタＴＰ１，ＴＰ２のソースＳは共通にコモン
ソース線ＣＳＰに接続されている。

【００２７】このＰチャネルのセンスアンプ回路１２ｂ
のレイアウトは、図５(b) のように、ＰＭＯＳトランジ
スタＴＰ１，ＴＰ２のゲートＧが、ソースＳおよびドレ
インＤを構成するＰ型の拡散層上にＵ字型に形成されて
配置され、さらにＰＭＯＳトランジスタＴＰ１，ＴＰ２
のゲートＧ、ドレインＤを構成するＰ型の拡散層は、そ
れぞれコンタクトを介してビット線ＢＬ＊Ｔ、ビット線
ＢＬ＊Ｂに接続され、双方のＰＭＯＳトランジスタＴＰ
１，ＴＰ２のソースＳを構成するＰ型の拡散層は共有化
されて、共通にコンタクトを介してコモンソース線ＣＳ
Ｐに接続されて配置されている。

【００２８】以上のように構成されるＮチャネルのセン
スアンプ回路１２ａ、Ｐチャネルのセンスアンプ回路１
２ｂは、センスアンプ領域６上で、たとえば図６のよう
にレイアウトされる。図６において、左側は、たとえば
Ｎチャネルのセンスアンプ回路１２ａのブロックを示し
ており、このＮチャネルのセンスアンプ回路１２ａのブ
ロックと同様のレイアウトでＰチャネルのセンスアンプ
回路１２ｂのブロックもこのブロックの右側に配置され
ている。

【００２９】すなわち、Ｎチャネルのセンスアンプ回路
１２ａの一対のＮＭＯＳトランジスタＴＮ１，ＴＮ２
は、図６において垂直方向に所定の間隔で配置される。
ここでは、５組のＮチャネルのセンスアンプ回路１２ａ
が配置されている。この５組のＮチャネルのセンスアン
プ回路１２ａでは、特にＵ字型のゲートＧを用いること
により、各組のＮＭＯＳトランジスタＴＮ１，ＴＮ２の
間でソースＳを構成する拡散層が共有化されるととも
に、５組のＮチャネルのセンスアンプ回路１２ａの間で
もソースＳを構成する拡散層が共有化されて配置されて
いる。

【００３０】同様に、５組のＰチャネルのセンスアンプ
回路１２ｂでも、各組のＰＭＯＳトランジスタＴＰ１，
ＴＰ２の間でソースＳを構成する拡散層が共有化される
とともに、５組のＰチャネルのセンスアンプ回路１２ｂ
の間でもソースＳを構成する拡散層が共有化されて配置
されている。

【００３１】さらに、センスアンプ回路１２ａ，１２ｂ
のＮＭＯＳトランジスタＴＮ１，ＴＮ２、ＰＭＯＳトラ
ンジスタＴＰ１，ＴＰ２のゲート幅を確保しながら、こ
のゲートサイズのばらつきを均等化するために、位相シ
フトマスクを用いて解像度を向上させることができる位
相シフトパターン配置技術が用いられている。たとえ
ば、図７および図８に、前記図６に対応する５組のセン
スアンプ回路１２ａ（１２ｂ）のブロックの位相シフト
パターン配置を示している。

【００３２】図７においては、各組の１対のＮＭＯＳト
ランジスタＴＮ１，ＴＮ２の間、およびこれに隣接する
５組のＮＭＯＳトランジスタＴＮ１，ＴＮ２の間で、Ｎ
ＭＯＳトランジスタＴＮ１，ＴＮ２のゲートＧの位相シ
フトが交互に切り替えられている。ここでは、１段目の
センスアンプ回路１２ａは、一方の右側のＮＭＯＳトラ
ンジスタＴＮ２のゲートＧはシフタ層あり、他方の左側
のＮＭＯＳトランジスタＴＮ１のゲートＧはシフタ層な
しとなっており、これに隣接する２段目のセンスアンプ
回路１２ａにおいては、逆に右側のＮＭＯＳトランジス
タＴＮ２のゲートＧはシフタ層なし、左側のＮＭＯＳト
ランジスタＴＮ１のゲートＧはシフタ層ありとなってい
る。同様に、３段目から５段目においても、ゲートＧは
シフタ層あり／なしが交互に切り替えられている。

【００３３】図８においては、各組の１対のＮＭＯＳト
ランジスタＴＮ１，ＴＮ２の間では、双方ともシフタ層
ありか、またはシフタ層なしとなっており、隣接する５
組のＮＭＯＳトランジスタＴＮ１，ＴＮ２の間で、ＮＭ
ＯＳトランジスタＴＮ１，ＴＮ２のゲートＧの位相シフ
トが交互に切り替えられている。ここでは、１段、３
段、５段の奇数段目のＮＭＯＳトランジスタＴＮ１，Ｔ
Ｎ２のゲートＧがシフタ層あり、２段、４段の偶数段目
のＮＭＯＳトランジスタＴＮ１，ＴＮ２のゲートＧがシ
フタ層なしとなっている。

【００３４】このように、ＮＭＯＳトランジスタＴＮ
１，ＴＮ２のゲートＧの位相シフトが交互に切り替えら
れることにより、各組のＮＭＯＳトランジスタＴＮ１，
ＴＮ２のゲート幅を大きくすることができるとともに、
隣接する各組のＮＭＯＳトランジスタＴＮ１，ＴＮ２と
の間隔を狭くすることも可能となる。たとえば、図７お
よび図８においては、位相シフトパターン配置技術によ
る解像度の向上により、位相シフトパターン配置技術を
適用しない図５に比べて間隔Ｔから間隔ｔに狭めること
ができる。なお、この図７および図８に示す位相シフト
パターン配置技術は、ＰＭＯＳトランジスタＴＰ１，Ｔ
Ｐ２からなるセンスアンプ回路１２ｂにおいても同様で
ある。

【００３５】続いて、列選択回路１３のレイアウトの工
夫点を説明する。この列選択回路１３は、センスアンプ
回路１２の相補ビット線ＢＬ＊Ｔ，ＢＬ＊Ｂに接続さ
れ、列選択信号線ＹＳのゲート制御により相補ビット線
ＢＬ＊Ｔ，ＢＬ＊Ｂとサブ入出力線ＳＩＯ＊Ｔ，ＳＩＯ
＊Ｂとを接続する２対のＮＭＯＳトランジスタからな
り、たとえば図９に示すような回路構成およびレイアウ
トとなっている。

【００３６】列選択回路１３は、図９(a) のように、２
対の相補ビット線ＢＬ０Ｔ／Ｂ，ＢＬ１Ｔ／Ｂと２対の
サブ入出力線ＳＩＯ０Ｔ／Ｂ，ＳＩＯ１Ｔ／Ｂとの間に
それぞれ１対のＮＭＯＳトランジスタＴＮ１／２，ＴＮ
３／４が接続されている。一方の１対のＮＭＯＳトラン
ジスタＴＮ１，ＴＮ２においては、一方のビット線ＢＬ
０Ｔに一方のＮＭＯＳトランジスタＴＮ１のドレインＤ
が接続され、ソースＳは一方のサブ入出力線ＳＩＯ０Ｔ
に接続されている。他方のビット線ＢＬ０Ｂに他方のＮ
ＭＯＳトランジスタＴＮ２のドレインＤが接続され、ソ
ースＳは他方のサブ入出力線ＳＩＯ０Ｂに接続されてい
る。双方のＮＭＯＳトランジスタＴＮ１，ＴＮ２のゲー
トＧは共通に列選択信号線ＹＳに接続されている。

【００３７】同様に、他方の１対のＮＭＯＳトランジス
タＴＮ３，ＴＮ４においても、ビット線ＢＬ１ＴにＮＭ
ＯＳトランジスタＴＮ３のドレインＤが接続され、ソー
スＳはサブ入出力線ＳＩＯ１Ｔに接続されている。ビッ
ト線ＢＬ１ＢにＮＭＯＳトランジスタＴＮ４のドレイン
Ｄが接続され、ソースＳはサブ入出力線ＳＩＯ１Ｂに接
続されている。双方のＮＭＯＳトランジスタＴＮ３，Ｔ
Ｎ４のゲートＧは、前記１対のＮＭＯＳトランジスタＴ
Ｎ１，ＴＮ２と共通に列選択信号線ＹＳに接続されてい
る。

【００３８】この列選択回路１３のレイアウトは、図９
(b) のように、ＮＭＯＳトランジスタＴＮ１〜ＴＮ４の
ゲートＧが、ソースＳおよびドレインＤを構成するＮ型
の拡散層上にＬ字型に形成されて配置され、さらにＮＭ
ＯＳトランジスタＴＮ１〜ＴＮ４のソースＳを構成する
Ｎ型の拡散層が隣接するＮＭＯＳトランジスタＴＮ１〜
ＴＮ４との間で共有化されている。

【００３９】すなわち、一方の１対のＮＭＯＳトランジ
スタＴＮ１，ＴＮ２においては、一方のＮＭＯＳトラン
ジスタＴＮ１のドレインＤ、ソースＳを構成する拡散層
は、それぞれコンタクトを介して第１金属配線層Ｍ１の
ビット線ＢＬ０Ｔ、サブ入出力線ＳＩＯ０Ｔに接続され
ている。他方のＮＭＯＳトランジスタＴＮ２のドレイン
Ｄ、ソースＳを構成する拡散層は、それぞれコンタクト
を介してビット線ＢＬ０Ｂ、サブ入出力線ＳＩＯ０Ｂに
接続されている。双方のＮＭＯＳトランジスタＴＮ１，
ＴＮ２のゲートＧは、共通にコンタクトを介して第２金
属配線層Ｍ２の列選択信号線ＹＳに接続されて配置され
ている。

【００４０】同様に、他方の１対のＮＭＯＳトランジス
タＴＮ３，ＴＮ４においても、一方のＮＭＯＳトランジ
スタＴＮ３のドレインＤ、ソースＳを構成する拡散層
は、それぞれコンタクトを介してビット線ＢＬ１Ｔ、サ
ブ入出力線ＳＩＯ１Ｔに接続されている。他方のＮＭＯ
ＳトランジスタＴＮ４のドレインＤ、ソースＳを構成す
る拡散層は、それぞれコンタクトを介してビット線ＢＬ
１Ｂ、サブ入出力線ＳＩＯ１Ｂに接続されている。双方
のＮＭＯＳトランジスタＴＮ３，ＴＮ４のゲートＧは、
前記１対のＮＭＯＳトランジスタＴＮ１，ＴＮ２と共通
にコンタクトを介して列選択信号線ＹＳに接続されて配
置されている。

【００４１】以上のように構成される列選択回路１３
は、センスアンプ領域６上で、たとえば図１０のように
レイアウトされている。ここでは、２対のＮＭＯＳトラ
ンジスタＴＮ１〜ＴＮ４からなる４組の列選択回路１３
が配置されている。この４組の列選択回路１３では、特
にＬ字型のゲートを用いることにより、４組の列選択回
路１３の隣接する各ＮＭＯＳトランジスタＴＮ１，ＴＮ
２，ＴＮ３，ＴＮ４毎の間でソースＳを構成する拡散層
が共有化されて配置されている。

【００４２】さらに、位相シフトマスクを用いた位相シ
フトパターン配置技術においては、たとえば図１１のよ
うに、各組の２対のＮＭＯＳトランジスタＴＮ１〜ＴＮ
４の間ではシフタ層ありか、またはシフタ層なしとなっ
ており、隣接する４組のＮＭＯＳトランジスタＴＮ１〜
ＴＮ４の間で、ＮＭＯＳトランジスタＴＮ１〜ＴＮ４の
ゲートＧの位相シフトが交互に切り替えられている。こ
こでは、１段、３段、５段の奇数段目のＮＭＯＳトラン
ジスタＴＮ１〜ＴＮ４のゲートＧがシフタ層なし、２
段、４段の偶数段目のＮＭＯＳトランジスタＴＮ１〜Ｔ
Ｎ４のゲートＧがシフタ層ありとなっている。ただし、
１段目と５段目で１組の列選択回路１３の構成となる。

【００４３】このように、列選択回路１３においても、
ＮＭＯＳトランジスタＴＮ１〜ＴＮ４のゲートＧの位相
シフトが交互に切り替えられることにより、各組のＮＭ
ＯＳトランジスタＴＮ１〜ＴＮ４のゲート幅を大きくす
ることができるとともに、隣接する各組のＮＭＯＳトラ
ンジスタＴＮ１〜ＴＮ４との間隔を狭めることができ
る。

【００４４】従って、本実施の形態の半導体記憶装置に
よれば、センスアンプ回路１２を構成するＮＭＯＳトラ
ンジスタＴＮ１，ＴＮ２、ＰＭＯＳトランジスタＴＰ
１，ＴＰ２のゲートＧをＵ字型に形成し、さらにソース
Ｓを構成する拡散層を共有することにより、ＭＯＳトラ
ンジスタのゲート幅を確保しながら、センスアンプ回路
１２のサイズを抑えることができ、また列選択回路１３
においても、ＮＭＯＳトランジスタＴＮ１〜ＴＮ４のゲ
ートＧをＬ字型に形成し、さらにソースＳを構成する拡
散層を共有することにより、ＭＯＳトランジスタのゲー
ト幅を確保しながら、列選択回路１３のサイズを抑える
ことができるので、センスアンプ回路１２および列選択
回路１３のレイアウト面積を低減することができる。

【００４５】さらに、位相シフトパターン配置技術を適
用し、特にセンスアンプ回路１２においては、ＮＭＯＳ
トランジスタＴＮ１，ＴＮ２、ＰＭＯＳトランジスタＴ
Ｐ１，ＴＰ２のゲートＧの位相シフトを交互に切り替え
ることにより、ＭＯＳトランジスタのゲート幅を大きく
することができるとともに、隣接するＭＯＳトランジス
タとの間隔を狭くすることができるので、微細化に対応
可能とされ、かつゲートサイズのばらつきを均等化する
ことができる。

【００４６】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００４７】たとえば、前記実施の形態においては、４
バンク２５６ＭビットＳＤＲＡＭの例で説明したが、こ
れに限定されるものではなく、２バンク、８バンク、さ
らに多バンク化の傾向にあり、また６４Ｍビットなどの
容量のＳＤＲＡＭについても広く適用可能であり、この
ように多バンク、大容量の構成とすることにより本発明
の効果はますます大きくなる。

【００４８】さらに、センスアンプ回路を構成するＭＯ
Ｓトランジスタのゲートについては、Ｕ字型に限らず、
形状を閉じたＯ字型にすることも可能であり、またこの
センスアンプ回路のブロックも、相補ビット線の数など
に対応させて、４組以下、６組以上など、適宜変更可能
であることはいうまでもない。

【００４９】また、ＳＤＲＡＭに適用した場合について
説明したが、汎用ＤＲＡＭ、ＳＲＡＭなどの他のメモリ
や、さらにこれらのメモリを搭載したＬＳＩ製品などに
適用することができる。

【００５０】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００５１】(1).１対のＰＭＯＳトランジスタおよび１
対のＮＭＯＳトランジスタからなるセンスアンプ回路に
おいて、ＭＯＳトランジスタのゲートがＵ字型に形成さ
れ、ソースを構成する拡散層が共有化されて配置される
ことで、ＭＯＳトランジスタのゲート幅を確保しなが
ら、センスアンプ回路のサイズを抑えることができるの
で、センスアンプ回路のレイアウト面積を低減すること
が可能となる。

【００５２】(2).１対のＭＯＳトランジスタの間および
これに隣接する複数対のＭＯＳトランジスタの間で、Ｍ
ＯＳトランジスタのゲートの位相シフトが交互に切り替
えられて配置されることで、解像度を向上させて隣接す
るＭＯＳトランジスタとの間隔を狭くすることができる
ので、微細化に対応可能とされ、かつゲートサイズのば
らつきを均等化することが可能となる。

【００５３】(3).センスアンプ回路の相補ビット線に接
続される２対のＮＭＯＳトランジスタからなる列選択回
路において、ＭＯＳトランジスタのゲートがＬ字型に形
成され、ソースを構成する拡散層が共有化されて配置さ
れることで、ＭＯＳトランジスタのゲート幅を確保しな
がら、列選択回路のサイズを抑えることができるので、
列選択回路のレイアウト面積を低減することが可能とな
る。

【００５４】(4).前記(1) 〜(3) により、ＳＤＲＡＭ、
ＤＲＡＭ、ＳＲＡＭなどの半導体記憶装置において、セ
ンスアンプ回路および列選択回路の直接周辺回路部のレ
イアウト面積を低減することができるので、チップ面積
の縮小が可能となり、さらに微細化かつばらつきに強い
センスアンプ回路を実現することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体記憶装置を
示す概略レイアウト図である。

【図２】本発明の一実施の形態の半導体記憶装置におい
て、メモリセルアレイと直接周辺回路部を示すレイアウ
ト図である。

【図３】本発明の一実施の形態の半導体記憶装置におい
て、メモリセルアレイと直接周辺回路部を示す回路図で
ある。

【図４】(a),(b) は本発明の一実施の形態の半導体記憶
装置において、Ｎチャネルのセンスアンプ回路を示す回
路図とレイアウト図である。

【図５】(a),(b) は本発明の一実施の形態の半導体記憶
装置において、Ｐチャネルのセンスアンプ回路を示す回
路図とレイアウト図である。

【図６】本発明の一実施の形態の半導体記憶装置におい
て、センスアンプ回路ブロックを示すレイアウト図であ
る。

【図７】本発明の一実施の形態の半導体記憶装置におい
て、センスアンプ回路ブロックの位相シフトパターン配
置を示すレイアウト図である。

【図８】本発明の一実施の形態の半導体記憶装置におい
て、センスアンプ回路ブロックの他の位相シフトパター
ン配置を示すレイアウト図である。

【図９】(a),(b) は本発明の一実施の形態の半導体記憶
装置において、列選択回路を示す回路図とレイアウト図
である。

【図１０】本発明の一実施の形態の半導体記憶装置にお
いて、列選択回路ブロックを示すレイアウト図である。

【図１１】本発明の一実施の形態の半導体記憶装置にお
いて、列選択回路ブロックの位相シフトパターン配置を
示すレイアウト図である。

【図１２】本発明の前提となる半導体記憶装置におい
て、センスアンプ回路ブロックを示すレイアウト図であ
る。

【図１３】本発明の前提となる半導体記憶装置におい
て、列選択回路ブロックを示すレイアウト図である。

【符号の説明】

１メモリセルアレイ領域２メインワードドライバ領域３Ｙデコーダ領域４間接周辺回路領域５メモリセルアレイ６センスアンプ領域７サブワードドライバ領域８交差領域９，１０分離回路１１プリチャージ回路１２，１２ａ，１２ｂセンスアンプ回路１３列選択回路ＴＮ１〜ＴＮ４ＮＭＯＳトランジスタＴＰ１，ＴＰ２ＰＭＯＳトランジスタＢＬビット線ＭＷメインワード線ＳＷサブワード線ＳＨＲシェアドセンスアンプ分離信号線ＰＣＢビット線プリチャージ信号線ＶＢＬＲビット線プリチャージ電圧ＣＳＰ，ＣＳＮコモンソース線ＳＩＯサブ入出力線ＹＳ列選択信号線

───────────────────────────────────────────────────── フロントページの続き (72)発明者宮武伸一東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者中村正行東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】メモリセルアレイに隣接して配置され、
このメモリセルアレイの相補ビット線に接続される１対
のＰＭＯＳトランジスタおよび１対のＮＭＯＳトランジ
スタからなるセンスアンプ回路を有する半導体記憶装置
であって、前記ＰＭＯＳトランジスタおよびＮＭＯＳト
ランジスタのゲートが、ソースおよびドレインを構成す
る拡散層上でＵ字型に形成されて配置されることを特徴
とする半導体記憶装置。
【請求項２】請求項１記載の半導体記憶装置であっ
て、前記ＰＭＯＳトランジスタのソースを構成する拡散
層が、前記１対のＰＭＯＳトランジスタの間およびこの
１対のＰＭＯＳトランジスタに隣接する複数対のＰＭＯ
Ｓトランジスタの間で共有化され、かつ前記ＮＭＯＳト
ランジスタのソースを構成する拡散層が、前記１対のＮ
ＭＯＳトランジスタの間およびこの１対のＮＭＯＳトラ
ンジスタに隣接する複数対のＮＭＯＳトランジスタの間
で共有化されて、それぞれ配置されることを特徴とする
半導体記憶装置。
【請求項３】請求項２記載の半導体記憶装置であっ
て、前記１対のＰＭＯＳトランジスタの間およびこの１
対のＰＭＯＳトランジスタに隣接する複数対のＰＭＯＳ
トランジスタの間で、前記ＰＭＯＳトランジスタのゲー
トの位相シフトが交互に切り替えられ、かつ前記１対の
ＮＭＯＳトランジスタの間およびこの１対のＮＭＯＳト
ランジスタに隣接する複数対のＮＭＯＳトランジスタの
間で、前記ＮＭＯＳトランジスタのゲートの位相シフト
が交互に切り替えられて、それぞれ配置されることを特
徴とする半導体記憶装置。
【請求項４】請求項２記載の半導体記憶装置であっ
て、前記１対のＰＭＯＳトランジスタに隣接する複数対
のＰＭＯＳトランジスタの間で、前記ＰＭＯＳトランジ
スタのゲートの位相シフトが交互に切り替えられ、かつ
前記１対のＮＭＯＳトランジスタに隣接する複数対のＮ
ＭＯＳトランジスタの間で、前記ＮＭＯＳトランジスタ
のゲートの位相シフトが交互に切り替えられて、それぞ
れ配置されることを特徴とする半導体記憶装置。
【請求項５】メモリセルアレイに隣接して配置され、
このメモリセルアレイの相補ビット線に接続されるセン
スアンプ回路と、このセンスアンプ回路の相補ビット線
に接続され、列選択信号のゲート制御により相補ビット
線と入出力線とを接続する２対のＮＭＯＳトランジスタ
からなる列選択回路とを有する半導体記憶装置であっ
て、前記ＮＭＯＳトランジスタのゲートが、ソースおよ
びドレインを構成する拡散層上でＬ字型に形成されて配
置されることを特徴とする半導体記憶装置。
【請求項６】請求項５記載の半導体記憶装置であっ
て、前記ＮＭＯＳトランジスタのソースを構成する拡散
層が、前記２対のＮＭＯＳトランジスタに隣接する複数
対のＮＭＯＳトランジスタの間で共有化されて配置され
ることを特徴とする半導体記憶装置。
【請求項７】請求項１、２、３、４、５または６記載
の半導体記憶装置であって、前記半導体記憶装置は、シ
ンクロナスＤＲＡＭであることを特徴とする半導体記憶
装置。