DE3939337A1

DE3939337A1 - Halbleiterspeichereinrichtung mit einer mehrzahl von speicherfeldern mit verbessertem peripherem schaltkreisbereich und verbesserter verbindungsanordnung

Info

Publication number: DE3939337A1
Application number: DE3939337A
Authority: DE
Inventors: Yasuhiro Konishi; Masaki Kumanoya; Katsumi Dosaka; Takahiro Komatsu; Yoshinori Inoue
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-12-06
Filing date: 1989-11-28
Publication date: 1990-06-07
Also published as: US5097440A; JPH02154391A; DE3939337C2; US5361223A; JPH0772991B2

Description

Die Erfindung bezieht sich allgemein auf Halbleiterspeichereinrichtungen und insbesondere auf eine Halbleiterspeichereinrichtung mit einer Mehrzahl von Speicherfeldern.

Die Fig. 7 stellt ein Schaltbild dar, das die Struktur des Hauptbereiches eines allgemeinen dynamischen Speichers mit wahlfreiem Zugriff (im weiteren als DRAM bezeichnet) zeigt.

In Fig. 7 sind in einem Speicherfeld 10 eine Mehrzahl von Wortleitungen WL 0 bis WLi und eine Mehrzahl von Bitleitungen B 0 und bis Bj und einander schneidend angeordnet, wobei Speicherzellen MC an den Schnittpunkten gebildet sind. Jedes der Bitleitungspaare B 0 und bis Bj und ist mit einem Ein/Ausgangsleitungspaar I/O und über ein I/O-Gate, das Transistoren Q 1 und Q 2 umfaßt, verbunden. Zusätzlich ist ein Leseverstärker SA mit jedem der Bitleitungspaare B 0 und bis Bj und verbunden. Eine Mehrzahl von Leseverstärkern SA bildet einen Leseverstärkerabschnitt 30 und eine Mehrzahl von I/O-Gates bildet einen I/O-Gateabschnitt.

Es ist ein X-Dekoder 20 gebildet zum Auswählen einer der Wortleitungen WL 0 bis WLi in Abhängigkeit von einem extern angelegten X-Adreßsignal, um das Potential auf dieser Wortleitung anzuheben. Folglich werden die in einer Mehrzahl von Speicherzellen MC, die mit der ausgewählten Wortleitung verbunden sind, gespeicherten und die Information darstellenden Ladungen auf entsprechende Bitleitungen als Daten ausgelesen. Daher tritt eine sehr kleine Potentialdifferenz zwischen zwei ein Bitleitungspaar bildenden Bitleitungen auf. Diese sehr kleine Potentialdifferenz wird durch einen entsprechenden Leseverstärker SA verstärkt. Andererseits ist ein Y-Dekoder gebildet zum Auswählen eines Bitleitungspaares in Abhängigkeit von einem extern angelegten Y-Adreßsignal, um ein Zeilenauswahlsignal an ein entsprechendes I/O-Gate über eine Zeilenauswahlleitung CL anzulegen. Folglich wird das gewählte Bitleitungspaar mit dem Eingangs/Ausgangsleitungspaar I/O und verbunden. Damit wird der Datenwert auf das Eingangs/Ausgangsleitungspaar I/O und ausgelesen. Der Datenwert wird an einen externen Ausgangspin über einen Schaltkreis des (nicht gezeigten) Ausgabesystems ausgegeben.

Die Fig. 8A zeigt einen Querschnitt einer Speicherzelle, die in den meisten der allgemeinen DRAMs verwendet wird. N⁺-Diffusionsbereiche 102 und 105 sind auf dem Siliziumsubstrat 101 gebildet. Der Speicherkondensator wird von dem N⁺-Diffusionsbereich 102, einer ersten Polysiliziumschicht 103 (Schicht aus polykristallinem Silizium) und einem dünnen Oxidfilm 104 dazwischen gebildet. Ferner wird ein Zugriffstransistor gebildet von dem N⁺-Diffusionsbereich 102, der N⁺-Diffusionszone 105 und einer zweiten Polysiliziumschicht 106, die in einem darüberliegenden Bereich zwischen den Diffusionszonen über einem Isolierfilm geschaffen ist. Weiterhin ist ein Kontakt zwischen einer ersten Aluminiumschicht 107 und dem N⁺-Diffusionsbereich 105 ausgebildet. Die erste Polysiliziumschicht 103 wird als eine Plattenelektrode der Zelle, die zweite Polysiliziumschicht 106 als Wortleitung und die erste Aluminiumschicht 107 als Bitleitung benutzt. Die so gebildete Speicherzelle ist von anderen Speicherzellen durch einen Siliziumoxidfilm 108 isoliert.

Die Fig. 8C stellt ein Ersatzschaltbild der Speicherzelle dar. Eine Bitleitung BL und eine Wortleitung WL sind aus der in Fig. 8A gezeigten ersten Aluminiumschicht 107 bzw. der zweiten Polysiliziumschicht 106 gebildet. Ferner sind ein Speicherabschnitt N aus den N⁺-Diffusionsbereich 102 und eine Zellplattenelektrode PL aus der ersten Polysiliziumschicht 103 gebildet.

Eine Polysiliziumschicht und eine Aluminiumschicht ist herkömmlicherweise als Verdrahtungsmaterialien der Halbleiterspeichereinrichtung verwendet worden, da sie einfach zu formen sind. Da der Schmelzpunkt von Aluminium niedriger ist, als derjenige von Polysilizium, wird die Polysiliziumschicht als Wortleitung WL benutzt.

Die Fig. 9 stellt ein Blockdiagramm dar, das die Gesamtstruktur des DRAMs mit der in Fig. 7 gezeigten Struktur zeigt.

Dieser DRAM umfaßt acht angeordnete Speicherfelder. Die acht Speicherfelder sind in 4 Blöcke unterteilt, von denen jeder Speicherfelder 10 a und 10 b umfaßt. Ein Leseverstärkerabschnitt 30 und ein I/O-Gatebereich 40, die dem Speicherfeld 10 a entsprechen und ein Leseverstärkerabschnitt 30 und ein I/O-Gatebereich 40, die dem Speicherfeld 10 b entsprechen, und ein zu beiden Abschnitten gehörender Y-Dekoder 50 sind zwischen den Speicherfeldern 10 a und 10 b angeordnet. Jedes der Speicherfelder 10 a und 10 b ist zusätzlich mit einem X-Dekoder 20 versehen. Ferner ist ein peripherer Schaltkreis 60 im Seitenbereich der angeordneten Speicherfelder gebildet. Der periphere Schaltkreis 60 umfaßt einen Schaltkreis zum Erzeugen eines Signales zum Treiben der Speicherfelder 10 a und 10 b, des X-Dekoders 20, des Y-Dekoders 50, der Leseverstärkerabschnitte 30 und ähnlichem, einen Adreßpuffer zum Anlegen eines extern angelegten Adreßsignal an die X-Dekoder 20 und die Y-Dekoder 50, und einen Schaltkreis zum Ein- oder Ausgeben von Daten an die oder von den I/O-Gatebereichen 40.

Die japanische Offenlegungsschrift 180594/1987 beschreibt eine Halbleiterspeichereinrichtung mit zwei Blöcken von Speicherzellenfeldern, einem peripheren Schaltkreis für normalen Zugriff und einem peripheren Refresh-Schaltkreis (Wiederauffrischen des Ladungszustandes in einem dynamischen Speicher), die zwischen diesen angeordnet sind. Bei dieser Halbleiterspeichereinrichtung wird genau einer der zwei Blöcke von Speicherzellenfeldern selektiv getrieben. Diese Halbleiterspeichereinrichtung weist den Vorteil auf, daß Verbindungen zwischen dem peripheren Schaltkreis für normalen Zugriff und dem peripheren Refresh-Schaltkreis und den Blöcken von Speicherzellenfeldern kurz sein können. Diese Halb leiterspeichereinrichtung besitzt jedoch den Nachteil, daß eine Grenze für die Kapazität besteht, da nur zwei Blöcke von Speicherzellenfeldern vom peripheren Schaltkreis für normalen Zugriff und dem peripheren Refresh-Schaltkreis getrieben werden.

Im Falle eines 1M-Bit DRAMs umfaßt zum Beispiel ein Speicherzellenfeld 256 Wortleitungen und 512 Bitleitungen. Damit kreuzt jede der Wortleitungen 1024 Bitleitungen, so daß deren Länge erheblich vergrößert wird. Wenn eine Wortleitung aus Polysilizium gebildet wird, wird deren Widerstand daher groß. Damit ergibt sich eine wesentliche Verzögerungszeit zwischen dem Zeitpunkt, zu dem ein Ausgang des X-Dekoders 20 ansteigt, und dem Zeitpunkt, zu dem das Gatepotential eines Zugriffstransistors einer Speicherzelle, die sehr weit vom X-Dekoder entfernt ist, ansteigt. Diese Verzögerungszeit ist nicht wünschenswert, da sie zu einer Vergrößerung der Zugriffszeit im DRAM führt und dadurch die Leistung des DRAMs mindert.

Um das Problem der Verzögerung in jeder der Wortleitungen zu lösen, wird ein Nebenschluß wie unten beschrieben für eine Wortleitung benutzt. Die Fig. 10A und 10B sind Diagramme zur Verdeutlichung dieses Nebenschlusses für eine Wortleitung. Eine Aluminiumschicht AL ist im oberen Bereich einer aus Polysilizium gebildeten Wortleitung WL geschaffen. Kontaktbereiche CN sind zwischen der Wortleitung WL und der Aluminiumschicht AL an drei Punkten, die erhalten werden, indem man die Wortleitung in vier gleiche Teile teilt, und an zwei Punkten an deren Ende gebildet. Der Schichtwiderstand (Widerstand pro Einheitsbreite) des Aluminiums kann vernachlässigt werden, da dieser mehr als drei Größenordnungen kleiner ist, als derjenige von Polysilizium. Es wird angenommen, daß der Widerstandswert der Wortleitung WL von einem X-Dekoder 20 bis zu einer Speicherzelle in der entferntesten Position gleich 4 · RO ist, wenn kein Nebenschluß gebildet ist. Falls ein Nebenschluß gebildet ist, ist wie in Fig. 10A gezeigt der Widerstandswert vom X-Dekoder 20 bis zu einer Speicherzelle in einer mittleren Position zwischen benachbarten Kontaktbereichen CN am größten. Der Widerstandswert in diesem Fall wird jedoch gleich 1/2 · RO, das heißt, nur ein Achtel desjenigen Widerstandswertes, den man erhält, wenn kein Nebenschluß gebildet ist.

Falls wie oben beschrieben ein Nebenschluß für eine Wortleitung gebildet ist, muß der Abstand zwischen Speicherzellen so gebildet werden, daß Kontaktbereiche zwischen der Wortleitung und einer Aluminiumschicht geschaffen werden. Daher wird, wie in Fig. 10B gezeigt, ein Speicherfeld 10 in vier Gruppen 11 von Speicherzellen aufgeteilt und es wird ein Abstand 12 zwischen den benachbarten Gruppen 11 der Speicherzellen für Verbindungen CN eines Neben schlußbereiches gebildet.

Die Fig. 8B stellt einen Querschnitt einer Speicherzelle dar, wenn ein Nebenschluß für eine Wortleitung gebildet ist. In der Speicherzelle der Fig. 8B ist eine Bitleitung aus einer dritten Polysiliziumschicht 109 anstelle der ersten Aluminiumschicht 107 gebildet. Ferner ist eine erste Aluminiumschicht 110 über der zweiten Polysiliziumschicht 106 gebildet, die eine zur zweiten Polysiliziumschicht parallele Wortleitung darstellt. Kontaktbereiche sind in einem konstanten Abstand, wie in Fig. 10A gezeigt, zwischen der ersten Aluminiumschicht 110 und der zweiten Poly siliziumschicht 106 gebildet. Folglich ist der Widerstandswert der aus der zweiten Polysiliziumschicht 106 gebildeten Wortleitung vermindert, so daß die Verzögerungszeit der Änderung eines Potentiales, das durch die Wortleitung übertragen wird, vermindert ist.

Die Fig. 11 stellt ein Schaltbild der Struktur des Hauptteiles eines anderen DRAMs dar. Bei diesem DRAM ist ein Y-Dekoder 50 einer Mehrzahl von Speicherfeldern zugeordnet. In Fig. 11 teilen sich die Speicherfelder 10 a und 10 b den Y-Dekoder 50. In diesem Fall ist die Spaltenauswahlleitung CL des Y-Dekoders 50 aus einer Aluminiumschicht gebildet. Diese Spaltenauswahlleitung CL derart gebildet, daß sie die Speicherfelder 10 a und 10 b schneidet. Da eine normale Spaltenauswahlleitung aus derselben Verdrahtungsschicht wie die einer Bitleitung, einer Wortleitung oder einer Nebenschlußverbindung der Wortleitung, kann die Spaltenauswahlleitung Speicherfelder nicht kreuzen. Falls eine erste Aluminiumschicht in einer Speicherzelle, wie in den Fig. 8A und 8B gezeigt, benutzt wird, ist die Spaltenauswahlleitung aus einer zweiten Aluminiumschicht gebildet.

Der oben dargelegte Sachverhalt ist auch in der Fig. 8 des IEEE Journal of Solid-State Circuits, Vol. SC-21, No. 3, June 1986 beschrieben. Der Vorteil der in Fig. 11 gezeigten Struktur liegt darin, daß nicht für jedes Speicherfeld separate Y-Dekoder notwendig sind, da ein einzelner Y-Dekoder 50 in einem Ende einer Speicherfeldgruppe und sich nur Spaltenauswahlleitungen zu einer Mehrzahl von Speicherfeldern erstrecken.

Ferner findet bei dem in Fig. 11 gezeigten DRAM ein von mehreren Speicherfeldern geteilter Leseverstärker Verwendung. Bei dem geteilten Leseverstärker werden zwei Bitleitungspaare von einem Leseverstärker SA, wie in Fig. 11 gezeigt, getrieben. Genauer gesagt, ist der Leseverstärker SA mit Bitleitungspaaren BL 1 und BL 2 im Speicherfeld 10 a über die Transistoren Q 3 und Q 4 und mit Bitleitungspaaren BL 3 und BL 4 im Speicherfeld 10 b über die Transistoren Q 5 und Q 6 verbunden. Die Mehrzahl der Transistoren Q 3 und Q 4 bildet einen ersten Feldauswahlschalter 70 a und die Mehrzahl der Transistoren Q 5 und Q 6 bildet einen zweiten Feldauswahlschalter 70 b.

Mit Bezugnahme auf das Zeitdiagramm der Fig. 12 erfolgt nun eine Beschreibung des Betriebes des von mehreren Speicherfeldern geteilten Leseverstärkers der Fig. 11.

Wenn sich in Fig. 12 ein extern angelegtes Reihenadreßauswahlsignal auf dem "H"-Niveau, d. h. im inaktiven Zustand, befindet, befinden sich ein erstes Schaltaktivierungssignal Φ _{S 1} und ein zweites Schaltaktivierungssignal Φ _{S 2} beide auf dem "H"-Niveau. Daher sind die Transistoren Q 3 bis Q 6 alle in einem leitenden Zustand, so daß die Bitleitungspaare BL 1 und BL 2 und die Bitleitungspaare BL 3 und BL 4 mit dem Leseverstärker SA verbunden sind.

Wenn das Reihenadreßauswahlsignal auf das "L"-Niveau fällt, so daß der DRAM aktiviert wird, wird eines der beiden Speicherfelder 10 a und 10 b in Abhängigkeit von einem extern angelegten X-Adreßsignal ausgewählt. Falls zum Beispiel das Speicherfeld 10 a ausgewählt wird, bleibt das erste Schaltaktivierungssignal Φ _{S 1} auf dem "H"-Niveau, während das zweite Schaltaktivierungssignal Φ _{S 2} auf das "L"-Niveau fällt. Folglich werden die Transistoren Q 5 und Q 6 gesperrt, so daß das Bitleitungspaar BL 3 und BL 4 elektrisch vom Leseverstärker SA getrennt werden. In diesem Fall sind alle Bitleitungspaare im Speicherfeld 10 b vom Leseverstärker elektrisch getrennt.

Dann steigt ein Potential auf einer einzelnen Wortleitung WL im Speicherfeld 10 a in Abhängigkeit vom X-Adreßsignal an, so daß Informationsladungen, die in einer Mehrzahl von mit der Wortleitung verbundenen Speicherzellen entsprechend auf entsprechende Bitleitungen ausgelesen werden. Unter diesem Umstand steigt das Potential auf einer Wortleitung im Speicherfeld 10 b nicht an. Ein Leseverstärkeraktivierungssignal Φ _SA steigt auf das "H"-Niveau an, so daß der Leseverstärker SA aktiviert wird, wodurch eine Potentialdifferenz zwischen zwei ein Bitleitungspaar bildende Bitleitungen verstärkt wird. In Fig. 12 sind die Potentiale auf Bitleitungen, die ein Bitleitungspaar bilden, durch BL und gekennzeichnet. Anschließend wird eine einzelne Spaltenauswahlleitung CL in Abhängigkeit von einem extern angelegten Y-Adreßsignal ausgewählt, so daß ein an die Spaltenauswahlleitung CL angelegtes Spaltenauswahlsignal Φ _CS auf das "H"-Niveau ansteigt. Damit schaltet ein Satz von Transistoren Q 1 und Q 2 durch, so daß das entsprechende Bitleitungspaar BL 1 und BL 2 mit einem Eingangs/Ausgangsleitungspaar I/O und verbunden wird.

Mittlerweise kann der oben beschriebene von mehreren Speicherfeldern geteilte Leseverstärker auf einen DRAM mit einer Struktur, bei der Spaltenauswahlleitungen Speicherfelder nicht kreuzen, angewendet werden, wie in Fig. 13 gezeigt. Um ein Bitleitungspaar BL 1 und BL 2 in einem Speicherfeld 10 a mit einem Ein/Ausgangsleitungspaar I/O und wie in Fig. 13 gezeigt zu verbinden, ist es in diesem Fall notwendig, das Bitleitungspaar BL 1 und BL 2 mit dem Ein/Ausgangsleitungspaar I/O und über ein Bitleitungspaar BL 3 und BL 4 durch Aktivieren eines Leseverstärkers SA und erneutes Durchschalten der Transistoren Q 5 und Q 6 zu verbinden. Durch diesen Umstand, da Bitleitungen in einem Speicherfeld 10 b geladen und entladen werden, ist der in Fig. 13 gezeigte DRAM bezüglich der Leistungsaufnahme und der Zugriffszeit weniger vorteilhaft, als der in Fig. 11 gezeigte DRAM.

Die Fig. 14 stellt ein Blockdiagramm dar, das die gesamte Struktur des DRAMs mit der in Fig. 11 gezeigten Struktur zeigt.

In Fig. 14 sind acht Speicherfelder mit einem an einem Ende gebildeten einzelnen Y-Dekoder 50 angeordnet. Die acht Speicherfelder sind in vier Blöcke unterteilt, deren jeder Speicherfelder 10 a und 10 b umfaßt. Ein erster Feldauswahlschalter 70 a zum Auswählen des Speicherfeldes 10 a, ein zweiter Feldauswahlschalter 70 b zum Auswählen des Speicherfeldes 10 b, ein Leseverstärkerabschnitt 30 und ein I/O-Gateabschnitt 40, die diesen gemeinsam sind, sind zwischen den Speicherfeldern 10 a und 10 b innerhalb eines jeden der vier Blöcke gebildet. Die Verwendung von zwei Feldauswahlschaltern 70 a und 70 b erlaubt es, daß sich die Speicherfelder 10 a und 10 b den Leseverstärker 30 teilen und die Chipfläche vermindert wird. Zusätzlich ist ein X-Dekoder 20 für jedes der Speicherfelder gebildet. Ferner ist ein peripherer Schaltkreis 60 in einem Seitenbereich der angeordneten acht Speicherfelder geschaffen.

Bei diesem DRAM werden Spalten in den acht Speicherfeldern durch den einzelnen Y-Dekodierer 50 ausgewählt. Daher sind Spaltenauswahlleitungen gebildet, die ausgehend vom Y-Dekoder 50 die Mehrzahl von Speicherfeldern kreuzt. In Fig. 14 ist nur eine einzelne typische Spaltenauswahlleitung CL dargestellt.

Wie in den Fig. 9 und 14 gezeigt, sind die acht Speicherfelder derart angeordnet, daß sie dem DRAM eine rechteckige Gestalt geben. Der in Fig. 14 gezeigte und einen geteilten Leseverstärker benutzende DRAM besitzt den Vorteil, daß der in Fig. 14 gezeigte DRAM in Längsrichtung kürzer als der in Fig. 9 gezeigte wird, da nur ein einzelner Y-Dekoder notwendig ist.

Ähnlicherweise ist eine Halbleiterspeichereinrichtung, bei der Spaltenauswahlleitungen ausgehend von einem Y-Dekoder derart gebildet sind, daß diese eine Mehrzahl von Speicherfeldblöcken kreuzen, ebenfalls in der japanischen Offenlegungsschrift 39196/1988 beschrieben.

Nun erfolgt eine Beschreibung der Beziehung zwischen einem Chipkörper und Anschlußflächen auf einem Chip.

Die Fig. 15 zeigt eine Pin-Anordnung eines Chipkörpers (Dual- Inline-Package = DIP) eines 1M-Bit-DRAMs und Fig. 16 ist ein Diagramm eines Beispieles eines Chips, der auf dem Chipkörper montiert ist. Wie in Fig. 15 gezeigt ist, sind Pins P 1 bis P 18 entlang der beiden Längsseiten des rechteckigen Chipkörpers gebildet. Anschlußflächen P 1 bis P 18 sind in der Umgebung der Breitseite des Chips CH, wie in Fig. 16 gezeigt, aufgrund von Einschränkungen durch die Gestalt eines solchen Chipkörpers angeordnet. Periphere Schaltkreise 60 sind auf beiden Seiten eines Schaltkreisbereiches 80, der Speicherfelder, Dekoder und Leseverstärker umfaßt, angeordnet. Verbindungsleitungen für den peripheren Schaltkreis 60 sind von den Anschlußflächen P 1 bis P 18 gebildet. Im allgemeinen beträgt die Breite einer jeden aus Aluminium gebildeten Verbindungsleitung ungefähr 2 µm. Da ein hoher Strom in einer Spannungsversorgungsleitung (Vcc) und einer Masseleitung (Vss) fließt, muß deren Breite ungefähr 100 µm betragen.

Der in Fig. 14 gezeigte herkömmliche DRAM weist den Vorteil auf, daß die Fläche für die Bildung eines Y-Dekoders klein ist, so daß die Integrationsdichte erhöht werden kann, da ein einziger Y-Dekoder für eine Mehrzahl von Speicherfeldern geschaffen ist. Die Länge einer Spaltenauswahlleitung, die gebildet ist, um eine Mehrzahl von Speicherfeldern vom Y-Dekoder aus zu kreuzen ist jedoch erheblich vergrößert. Folglich ist der Widerstand der Spaltenauswahlleitung erhöht. Daher wird die Übertragung eines Spaltenauswahlsignales in einem Speicherfeld, das am weitesten vom Y-Dekoder entfernt ist, verzögert.

Da ein Y-Dekoder an einem Ende der Mehrzahl von angeordneten Speicherfeldern und ein peripherer Schaltkreis entlang der Speicherfelder gebildet sind, werden ferner Verbindungsleitungen, die zwischen dem peripheren Schaltkreis und dem Y-Dekoder geschaltet sind länger, so daß die Übertragung von Signalen verzögert wird.

Aufgabe der Erfindung ist es, eine Halbleiterspeichereinrichtung zu schaffen, die zu einem Hochgeschwindigkeitsbetrieb fähig ist und eine kleine Chipfläche aufweist. Weiter soll eine Halbleiterspeichereinrichtung hoher Kapazität mit einer kleinen Chipfläche geschaffen werden, bei der die Übertragung von Signalen nicht verzögert wird. Ferner soll die Verzögerung bei der Signalübertragung in Spaltenauswahlleitungen vermindert werden, ohne die Chipfläche bei einer Halbleiterspeichereinrichtung mit einer Mehrzahl von Speicherfeldern zu vergrößern. Weiter soll die Verzögerung bei der Signalübertragung von einem peripheren Schaltkreis zu einem Spaltendekoder und von einem peripheren Schaltkreis zu einem Zeilendekoder in einer Halbleiterspeichereinrichtung mit einer Mehrzahl von Speicherfeldern vermindert werden. Ferner soll eine Erhöhung der Chipfläche aufgrund von Verbindungsleitungen, wie einer externen Signalleitung, einer Spannungsversorgungsleitung und einer Masseleitung, bei einer Halbleiterspeichereinrichtung vermieden werden.

Die Halbleiterspeichereinrichtung in Übereinstimmung mit der Erfindung umfaßt eine Mehrzahl von ersten und zweiten Speicherfeldern, eine Mehrzahl von ersten und zweiten Spaltenauswahlleitungen, eine Spaltenauswahleinrichtung, eine Mehrzahl von Zeilenauswahleinrichtungen und eine Schaltkreiseinrichtung zum Treiben der Spaltenauswahleinrichtung und der Mehrzahl der Zeilenauswahleinrichtungen.

Jede der Mehrzahl von ersten und zweiten Speicherfeldern umfaßt eine Mehrzahl von Speicherzellen, die in einer Mehrzahl von Zeilen und Spalten angeordnet sind. Die Mehrzahl der ersten Spaltenauswahlleitungen sind entsprechend der Mehrzahl von Spalten gebildet. Jede der Mehrzahl von ersten Spaltenauswahlleitungen wird zur simultanen Auswahl entsprechender Spalten in der Mehrzahl der ersten Speicherfelder benutzt. Ferner ist die Mehrzahl der zweiten Spaltenauswahlleitungen entsprechend der Mehrzahl der Spalten gebildet. Jede der Mehrzahl von zweiten Spaltenauswahlleitungen wird zur simultanen Auswahl entsprechender Spalten in der Mehrzahl der zweiten Speicherfelder benutzt. Die Spaltenauswahleinrichtung wählt eine der Mehrzahl von ersten und zweiten Spaltenauswahlleitungen derart aus, daß eine der Mehrzahl von Spalten in der Mehrzahl der ersten und zweiten Speicherfelder ausgewählt wird. Die Mehrzahl der Zeilenauswahleinrichtungen ist entsprechend der Mehrzahl von ersten und zweiten Speicherfeldern gebildet. Jede der Mehrzahl der Zeilenauswahleinrichtungen wählt eine der Mehrzahl von Zeilen im entsprechenden Speicherfeld aus.

Ferner ist eine Mehrzahl von ersten und zweiten Speicherfeldern in derselben Spalte angeordnet und die Spaltenauswahleinrichtung und die Schaltkreiseinrichtung sind zwischen der Mehrzahl von ersten und zweiten Speicherfeldern angeordnet.

Da bei der Halbleiterspeichereinrichtung in Übereinstimmung mit der Erfindung Spalten in der Mehrzahl der ersten Speicherfelder durch die ersten Spaltenauswahlleitungen und Spalten in der Mehrzahl der zweiten Speicherfelder durch die zweiten Spaltenauswahlleitungen ausgewählt werden, wird die Länge einer jeden der ersten und zweiten Spaltenauswahlleitungen vermindert. Daher wird ein Spaltenauswahlsignal zum Auswählen von Spalten in den ersten und zweiten Speicherfeldern nicht verzögert.

Ferner wird die Chipfläche reduziert, da nur eine Spaltenauswahleinrichtung verwendet wird, um Spalten in der Mehrzahl von ersten und zweiten Speicherfeldern auszuwählen.

Da die Schaltkreiseinrichtung zum Treiben der Spaltenauswahleinrichtung und der Mehrzahl von Zeilenauswahleinrichtungen in der Umgebung der Spaltenauswahleinrichtung zwischen der Mehrzahl von ersten und zweiten Speicherfeldern gebildet ist, werden ferner die zwischen die Schaltkreiseinrichtung und die Spaltenauswahleinrichtung geschaltete Verbindungsleitungen kürzer. Die Länge der längsten der zwischen die Schaltkreiseinrichtung und der Mehrzahl von Zeilenauswahleinrichtungen geschalteten Verbindungsleitungen wird zusätzlich minimal.

Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockdiagramm, das die Struktur eines DRAMs in Übereinstimmung mit einer Ausführung der Erfindung zeigt;

Fig. 2 ein Blockdiagramm, das die Struktur eines im DRAM der Fig. 1 enthaltenen peripheren Schaltkreises zeigt;

Fig. 3 ein Blockdiagramm, das die Struktur von Speicherfeldern im DRAM, der in Fig. 1 dargestellt ist, zeigt;

Fig. 4A ein Diagramm, das die flächige Struktur eines Teiles eines jeden in Fig. 3 gezeigten Speicherfeldes zeigt;

Fig. 4B einen Querschnitt von im Speicherfeld der Fig. 3 enthaltenen Speicherzellen;

Fig. 5 ein Diagramm, das Verbindungsleitungen auf dem Chip des in Fig. 1 gezeigten DRAMs darstellt;

Fig. 6 ein Diagramm, das die Struktur eines Hauptbereiches eines anderen DRAMs zeigt, auf den die Erfindung angewendet werden kann;

Fig. 7 ein Diagramm, das die allgemeine Struktur eines Speicherfeldes in einem DRAM zeigt;

Fig. 8A einen Querschnitt eines Beispiels einer Speicherzelle in einem DRAM;

Fig. 8B einen Querschnitt eines anderen Beispiels einer Speicherzelle in einem DRAM;

Fig. 8C ein Ersatzschaltbild einer Speicherzelle;

Fig. 9 ein Blockdiagramm, das die Struktur eines herkömmlichen DRAMs zeigt;

Fig. 10A ein Diagramm zur Erläuterung eines Nebenschlusses für eine Wortleitung;

Fig. 10B ein Blockdiagramm, das die Struktur einer Speicherzelle eines herkömmlichen DRAMs zeigt, der den Nebenschluß für eine Wortleitung benutzt;

Fig. 11 ein Schaltbild, das die Struktur des Hauptbereiches eines DRAMs zeigt, der einen zwischen verschiedenen Speicherfeldern geteilten Leseverstärker aufweist;

Fig. 12 ein Zeitdiagramm zur Erläuterung einer Operation des geteilten Leseverstärkers;

Fig. 13 ein Schaltbild, das die Struktur des Hauptbereiches eines DRAMs zeigt, der einen geteilten Leseverstärker eines Types aufweist, bei dem Spaltenauswahlleitungen Speicherfelder nicht kreuzen;

Fig. 14 ein Blockdiagramm, das die Struktur eines anderen herkömmlichen DRAMs zeigt;

Fig. 15 ein Diagramm, das die Pin-Anordnung eines Chipkörpers eines gewöhnlichen 1M-Bit-DRAMs zeigt; und

Fig. 16 ein Diagramm, das Verbindungsleitungen auf dem Chip eines herkömmlichen 1M-Bit-DRAMs zeigt.

Mit Bezugnahme auf die Figuren werden nun Ausführungen der Erfindung im Detail beschrieben.

In Fig. 1 sind acht Speicherfelder angeordnet. Die acht Speicherfelder sind in vier Blöcke 1, 2 aufgeteilt, wobei jeder der Blocks 1, 2 Speicherfelder 10 a und 10 b umfaßt. Die vier Blocks 1, 2 sind in ihren zentralen Bereichen in Teile aufgeteilt, die jeweils zwei Blöcke umfassen. Ein peripherer Schaltkreis 60 ist in deren zentralem Bereich angeordnet, wobei Y-Dekoder 51 und 52 so angeordnet sind, daß der periphere Schaltkreis 60 sich zwischen ihnen befindet. Ein X-Dekoder 20 ist für jedes der acht Speicherfelder geschaffen.

Ein erster Feldauswahlschalter 70 a zum Auswählen des Speicherfeldes 10 a, ein zweiter Feldauswahlschalter 70 b zum Auswählen des Speicherfeldes 10 b und ein Leseverstärkerabschnitt 30 und I/O- Gateabschnitt 40, die diesen gemeinsam zugeordnet sind, sind zwischen den Speicherfeldern 10 a und 10 b in jedem Block gebildet.

Ferner ist eine Mehrzahl von ersten Spaltenauswahlleitungen CL 1, CL 2 derart gebildet, daß diese die drei Speicherfelder, die auf einer Seite des peripheren Schaltkreises 60 vom Y-Dekoder 51 bis zum I/O-Gateabschnitt 40 gebildet sind, kreuzen. Zusätzlich ist eine Mehrzahl von zweiten Spaltenauswahlleitungen derart gebildet, daß diese die drei Speicherfelder, die auf der anderen Seite des peripheren Schaltkreises vom Y-Dekoder 52 bis zum I/O-Gateabschnitt 40 gebildet sind, schneidet. In Fig. 1 sind eine einzelne typische erste Spaltenauswahlleitung CL 1 und eine einzelne typische zweite Spaltenauswahlleitung CL 2 durch unterbrochene Linien angedeutet.

Die Struktur von jeder der Speicherfelder 10 a und 10 b ist dieselbe, wie diejenige des in Fig. 7 gezeigten Speicherfeldes 10. Ferner sind die Strukturen des ersten Feldauswahlschalters 70 a, des Leseverstärkerabschnittes 30, des I/O-Gateabschnittes 40 und des zweiten Feldauswahlschalters 70 b dieselben, wie die in Fig. 11 gezeigten.

In Fig. 2 ist ein -Puffer 61 von einem extern angelegten Zeilenadreßabtastsignal abhängig, um ein internes Zeilenadreßabtastsignal RAS zu erzeugen. Ein Adreßpuffer 62 wird durch das interne Zeilenadreßabtastsignal RAS getriggert, um extern angelegte Adreßsignale A 0 bis A 9 entgegenzunehmen und X-Adreßsignale Ax zu erzeugen. Ein X-Dekoder-Treiberschaltkreis 63 ist vom internen Zeilenadreßabtastsignal RAS abhängig, um ein X-Dekoder-Treibersignal Φ _XD zu erzeugen. Ein X-Dekoder 20 empfängt dieses X-Dekoder- Treibersignal Φ _XD zum Auswählen einer einzelnen Wortleitung in Übereinstimmung mit dem X-Adreßsignal und zum Anheben des Potentiales auf diesen Leitungen. Ein Leseverstärkertreiberschaltkreis 64 hängt vom internen Zeilenadreßabtastsignal RAS ab zum Erzeugen eines Leseverstärkeraktivierungssignales Φ _SA nach einer vorgewählten Verzögerung. Ein Leseverstärkerabschnitt 30 empfängt dieses Leseverstärkeraktivierungssignal Φ _SA zum Verstärken einer Potentialdifferenz zwischen Bitleitungen.

Andererseits ist ein -Puffer 65 von einem extern angelegten Spaltenadreßabtastsignal abhängig zum Erzeugen eines internen Zeilenadreßabtastsignales CAS. Der Adreßpuffer 62 wird von diesem internen Spaltenadreßabtastsignal CAS getriggert, um die extern angelegten Adreßsignale A 0 bis A 9 zu empfangen und Y-Adreßsignale AY zu erzeugen. Ein Y-Dekodertreiberschaltkreis 66 empfängt das interne Spaltenadreßabtastsignal CAS zum Erzeugen eines Y-Dekodertreibersignales Φ _YD. Ein Block 53, der einen Y-Dekoder und einen I/O-Gateabschnitt umfaßt, ist von diesem Y-Dekodertreibersignal Φ _YD abhängig zum Verbinden eines einzelnen Bitleitungspaares mit einem Ein/Ausgabeleitungspaares I/O und in Übereinstimmung mit dem Y-Adreßsignal AY.

Ein Vorverstärkertreiberschaltkreis 71 empfängt das interne Zeilenadreßabtastsignal RAS und das interne Spaltenadreßabtastsignal CAS zum Erzeugen eines Vorverstärkertreibersignales Φ _PAE. Ein Vorverstärker 72 ist abhängig von diesem Vorverstärkertreibersignales Φ _PAE zum Verstärken der Information auf dem Ein/Ausgabeleitungspaar I/O und , um diese als Auslesedaten an einen Ausgangsverstärker 73 zu übertragen. Der Ausgangsverstärker 73 ist abhängig vom internen Spaltenadreßabtastsignal CAS zum Verstärken der Auslesedaten RD, um diese als Ausgabedaten D _OUT an einen externen Datenausgabepin P 17 auszugeben.

Ferner wird ein Schreibsteuerschaltkreis 74 durch das interne Spaltenadreßabtastsignal CAS getriggert, um ein extern angelegtes Steuersignal R/W zu empfangen und ein Schreibaktivierungssignal Φ _WE zu erzeugen. Ein D _IN-Puffer 75 wird durch das interne Spaltenadreßabtastsignal CAS getriggert, um Eingangsdaten D _IN, die an einen externen Dateneingangspin P 1 angelegt werden, zu empfangen und interne Schreibdaten zu erzeugen. Ein Schreibpuffer 76 ist vom Schreibaktivierungssignal Φ _WE abhängig zum Übertragen der internen Schreibdaten auf das Ein/Ausgangsleitungspaar I/O und .

Bei der oben beschriebenen Arbeitsweise werden Daten im Speicherfeld 10 an den externen Datenausgabepin P 17 ausgegeben und die an den externen Dateneingabepin P 1 angelegten Daten in das Speicherfeld 10 geschrieben.

Der in Fig. 1 gezeigte periphere Schaltkreis 60 umfaßt wie in Fig. 2 gezeigt den -Puffer 61, den Adreßpuffer 62, den X-Dekodertreiberschaltkreis 63, den Leseverstärkertreiberschaltkreis 64, den -Puffer 65, den Y-Dekodertreiberschaltkreis 66, den Schreibsteuerschaltkreis 74 und den D _IN-Puffer 75.

Im DRAM der Fig. 1 wird die Länge von jeder der Spaltenauswahlleitungen ungefähr halb so lang, wie diejenige des in Fig. 14 gezeigten herkömmlichen DRAMs, so daß die Verzögerungszeit eines Spaltenauswahlsignales ungefähr halb so lang wird. Daher kann die Zugriffszeit im DRAM verkürzt werden. Da die Y-Dekoder 51 und 52 in der Umgebung des peripheren Schaltkreises 60 angeordnet sind, werden Verbindungsleitungen LY, wie Y-Adreßleitungen, vom peripheren Schaltkreis 60 zu den Y-Dekodern 51 und 52 zusätzlich kürzer und erlauben eine Verminderung der Chipfläche (Bezugnahme auf die Fig. 3). Ferner wird die Länge der längsten der Verbindungsleitungen LX, wie X-Adreßleitungen, vom peripheren Schaltkreis 60 zu den X-Dekodern 20 minimal (Bezugnahme auf die Fig. 3). Damit wird die Signalverzögerung vermindert und die Chipfläche weiter vermindert.

Die Fig. 3 stellt ein Diagramm dar, das die Hälfte des Chips des in Fig. 1 gezeigten DRAMs zeigt. Ein Nebenschluß ist für eine Wortleitung WL in jeder der Speicherfelder 10 a und 10 b, wie in Fig. 10A gezeigt, gebildet. Jedes der Speicherfelder 10 a und 10 b ist in vier Gruppen 11 von Speicherzellen aufgeteilt. Der Raum 12 für die Verbindungsleitung A zwischen einem Nebenschlußbereich und einer Wortleitung WL ist zwischen benachbarten Gruppen 11 von Speicherzellen gebildet. Es geht keine Spaltenauswahlleitung CL durch diesen Abstand 12 für einen Wortleitungsnebenschluß A. Daher sind Verbindungsschichten L zum Verbinden eines peripheren Schaltkreises 60 mit Anschlußflächen PD über diesen Abstand 12 für einen Wortleitungsnebenschluß A in der Ebene der zweiten Al-Schicht geführt. Diese Verbindungsschicht L wird als Verbindungsleitung, wie eine externe Signalverbindungsleitung, eine Spannungsversorgungsleitung und eine Masseleitung, zum Übertragen eines externen Signales, eines Versorgungspotentiales, eines Massepotentiales oder dergleichen von den Anschlußflächen PD zum peripheren Schaltkreis 60 im zentralen Bereich benutzt. Diese Verbindungsschicht L kann aus demselben Typ von Schichten, wie diejenige der Spaltenauswahlleitung CL, gebildet sein.

Wie in Fig. 4B gezeigt, ist eine Zellenelektrode aus einer ersten Polysiliziumschicht 103, eine Wortleitung aus einer zweiten Polysiliziumschicht 106 und eine Bitleitung aus einer dritten Polysiliziumschicht 109 gebildet, wie bei der in Fig. 8B gezeigten Speicherzelle. Ferner ist ein Nebenschluß für eine Wortleitung aus einer ersten Aluminiumschicht 110 gebildet. Weiter kann eine Gateelektrode, d. h. die Wortleitung eines Zugriffstransistors, aus einer Polysid-Schicht, die Silizid und Polysilizium umfaßt, und der Nebenschluß für eine Wortleitung kann aus einer anderen Metallverbindungsschicht als Aluminium mit einem niedrigen Widerstand gebildet sein.

Wie in der Fig. 4A gezeigt, ist jede der Speicherzellen MC zusätzlich mit einer Bitleitung, die aus einer dritten Polysiliziumschicht 109 gebildet ist, in einem Kontaktbereich 114 verbunden. Eine aus einer dritten Polysiliziumschicht 109 gebildete einzelne Bitleitung ist für Speicherzellen MC in einer Spalte geschaffen. Zusätzlich ist eine aus einer zweiten Aluminiumschicht 111 gebildete Spaltenauswahlleitung zwischen einem einzelnen aus einer dritten Polysiliziumschicht 109 gebildeten Bitleitungspaar geschaffen.

Weiter ist die zweite eine Spaltenauswahlleitung darstellende Aluminiumschicht 111 im oberen Bereich einer Speicherzelle gebildet, wie zum Beispiel in Fig. 4B dargestellt. Da nicht mehr als eine aus der zweiten Aluminiumschicht 111 gebildete Spaltenauswahlleitung für jedes Bitleitungspaar notwendig ist, ist eine Teilung, die doppelt so groß ist wie für die Bitleitungen, als Abstand von Spaltenauswahlleitungen ausreichend. Damit kann eine aus der zweiten Aluminiumschicht 111 gebildete Verbindungsleitung zwischen zwei aus der zweiten Aluminiumschicht 111 gebildeten Spaltenauswahlleitungen geschaffen werden.

Ähnlich können, wie in Fig. 4A gezeigt, Verbindungsschichten 112 und 113 zwischen den aus der zweiten Aluminiumschicht 111 gebildeten Spaltenauswahlleitungen geschaffen werden. Eine externe Signalleitung, eine Spannungsversorgungsleitung, eine Masseleitung und ähnliches kann von den Anschlußflächen PD zum peripheren Schaltkreis 60 im zentralen Bereich durch die Verwendung der zweiten Aluminiumschichten 112 und 113 gebildet werden.

Wie im vorhergehenden beschrieben worden ist, müssen die Spannungsversorgungsleitung und die Masseleitung dicker als die anderen externen Signalleitungen gemacht werden. Daher werden eine Mehrzahl von Spannungsversorgungsleitungen und Masseleitungen zwischen der Mehrzahl von Spaltenauswahlleitungen geführt, so daß die Mehrzahl von Spannungsversorgungsleitungen und Masseleitungen jeweils miteinander im peripheren Schaltkreis 60 im zentralen Bereich verbunden sind, wodurch derselbe Effekt erzielt wird, wie wenn eine einzelne dicke Verbindungsleitung gebildet ist.

Da Verbindungsleitungen, wie eine externe Signalleitung, eine Spannungsversorgungsleitung und eine Masseleitung, von Anschluß flächen zu einem peripheren Schaltkreis außerhalb von Speicherfeldern gebildet sind, wird beim herkömmlichen DRAM die Chipfläche vergrößert. Bei der vorliegenden Ausführung wird andererseits die für die Verbindungsleitungen benötigte Fläche reduziert, da Verbindungsleitungen, wie externe Signalleitungen, eine Spannungsversorgungsleitung und eine Masseleitung, derart geschaffen sind, daß sie Speicherfelder kreuzen, wie in den Fig. 1 und 4A gezeigt, so daß die Chipfläche vermindert werden kann.

Wie in Fig. 5 gezeigt, sind Anschlußflächen P 1 bis P 18 an beiden Enden des Chips CH gebildet. Verbindungsleitungen, wie eine externe Signalleitung, eine Spannungsversorgungsleitung und eine Masseleitung, die zwischen den Anschlußflächen P 1 bis P 18 und einem peripheren Schaltkreis 60 geschaltet sind, sind derart geschaffen, daß sie einen ersten Schaltkreisbereich 80 a oder einen zweiten Schaltkreisbereich 80 b kreuzen, deren jeder Speicherfelder, Dekoder, Leseverstärker und ähnliches umfaßt. Da beim DRAM in Übereinstimmung mit der Erfindung der periphere Schaltkreis 60 im zentralen Bereich des Chips CH und die Verbindungsleitungen, wie eine externe Signalleitung, eine Versorgungsleitung und eine Masseleitung nicht im Randbereich des Chips CH gebildet sind, verglichen mit dem in Fig. 16 gezeigten Stand der Technik, sondern derart geschaffen sind, daß diese Speicherfelder kreuzen, wird die Breite des Chips vermindert. Da die Verbindungsleitungen aus derselben Verbindungsschicht wie diejenige, die die Spaltenauswahlleitungen CL bildet, geschaffen sind, braucht eine besondere Schicht für die die Speicherfelder kreuzenden Verbindungen nicht gebildet werden.

Ferner wird in einem neueren DRAM eine Struktur mit zwei Ein/Ausgangsleitungen, wie in Fig. 4 gezeigt, in vielen Fällen verwendet. Wenn eine Spaltenauswahlleitung CLa in Fig. 6 aktiviert wird, wird ein Bitleitungspaar BL und mit einem Ein/Ausgangsleitungspaar I/O 1 und und zur selben Zeit ein Bitleitungspaar B 2 und mit einem Ein/Ausgangsleitungspaar I/O 2 und verbunden. Falls eine Spaltenauswahlleitung CLb aktiviert wird, wird ferner ein Bitleitungspaar B 3 und mit dem Ein/Ausgangsleitungspaar I/O 1 und und zur selben Zeit ein Bitleitungspaar B 4 und mit dem Ein/Ausgangsleitungspaar I/O 2 und verbunden. In einem DRAM wie in Fig. 6 wird der Abstand zwischen Spaltenauswahlleitungen viermal so groß wie derjenige der Bitleitungen. Falls die in den Fig. 3 und 4A gezeigte Struktur auf den in Fig. 6 gezeigten DRAM angewendet wird, kann eine dickere Verbindungsleitung zwischen den Spaltenauswahlleitungen geführt werden.

Obwohl bei der oben beschriebenen Ausführung die Beschreibung anhand eines Falles erfolgte, bei dem die vorliegende Erfindung auf einen DRAM mit Nebenschlußverbindung für eine Wortleitung angewendet wird, kann die vorliegende Erfindung auch auf eine Halbleiterspeichereinrichtung wie einen DRAM ohne Nebenschlußverbindung für eine Wortleitung angewendet werden.

Wie im vorhergehenden in Übereinstimmung mit der Erfindung beschrieben worden ist, sind eine Schaltkreiseinrichtung und eine Spaltenauswahleinrichtung zwischen einer Mehrzahl von ersten Speicherfeldern und einer Mehrzahl von zweiten Speicherfeldern gebildet, wobei Spalten in der Mehrzahl der ersten Speicherfelder durch eine erste Spaltenauswahlleitung und Spalten in der Mehrzahl der zweiten Speicherfelder durch eine zweite Spaltenauswahleinrichtung ausgewählt werden. Damit wird jede der ersten und zweiten Spaltenauswahlleitungen kürzer, so daß eine Signalverzögerung in den Spaltenauswahlleitungen verhindert und die Chipfläche reduziert wird. Ferner wird die längste der Verbindungsleitungen zwischen der Schaltkreiseinrichtung und einer Mehrzahl von Zeilenauswahleinrichtungen kürzer, so daß eine Signalverzögerung in den Verbindungsleitungen verhindert wird. Damit wird eine Halbleiterspeichereinrichtung erhalten, die eine Hochgeschwindigkeitsoperation ausführen kann und eine kleine Chipfläche aufweist.

Claims

1. Halbleiterspeichereinrichtung mit ersten und zweiten Speicherfeldern (1, 2), die jeweils eine Mehrzahl von in einer Mehrzahl von Zeilen und Spalten angeordneten Speicherzellen (MC) umfassen, einer Mehrzahl von ersten Spaltenauswahlleitungen (CL 1), die entsprechend der Mehrzahl von Spalten gebildet sind und deren jede für simultanes Auswählen entsprechender Spalten im ersten Speicherfeld (1) benutzt wird, einer Mehrzahl von zweiten Spaltenauswahlleitungen (CL 2), die entsprechend der Mehrzahl von Spalten gebildet sind und deren jede für simultanes Auswählen entsprechender Spalten im zweiten Speicherfeld (2) benutzt wird, einer Spaltenauswahleinrichtung (51, 52) zum Auswählen einer der Mehrzahl von ersten und zweiten Spaltenauswahlleitungen (CL 1, CL 2), um eine der Mehrzahl der Spalten in den ersten und zweiten Speicherfeldern (1, 2) auszuwählen, einer Mehrzahl von Zeilenauswahleinrichtungen (20), die entsprechend den ersten und zweiten Speicherfeldern (1, 2) gebildet sind und eine der Mehrzahl von Zeilen im entsprechenden Speicherfeld auswählt, und eine Schaltkreiseinrichtung (60) zum Treiben der Spaltenauswahleinrichtung (51, 52) und der Mehrzahl der Zeilenauswahleinrichtungen (20), wobei das erste Speicherfeld (1) und das zweite Speicherfeld (2) in derselben Spalte angeordnet sind und die Spaltenauswahleinrichtung (51, 52) und die Schaltkreiseinrichtung (60) zwischen dem ersten Speicherfeld (1) und dem zweiten Speicherfeld (2) angeordnet ist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Mehrzahl von Speicherzellen (MC) aus einer vorgewählten Schicht (101-109) gebildet ist und die Mehrzahl der ersten und zweiten Spaltenauswahlleitungen (CL 1, CL 2) aus einer anderen Schicht (111) als die vorgewählten Schichten (101-109) jeweils derart gebildet sind, daß diese die ersten und zweiten Speicherfelder (1, 2) kreuzen.

3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die anderen Schichten eine Verbindungsschicht (111) mit niedrigem Widerstand darstellt.

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung ferner eine Mehrzahl von Leseverstärkereinrichtungen (30) aufweist, die entsprechend den ersten und zweiten Speicherfeldern (1, 2) zum jeweiligen Verstärken von aus den Speicherzellen (MC) im ersten und zweiten Speicherfeld (10 a, 10 b) ausgelesenen Informationen gebildet sind.

5. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß jedes der ersten und zweiten Speicherfelder (1, 2) in ein erstes Teilfeld (10 a) und ein zweites Teilfeld (10 b) aufgeteilt ist und jede der Mehrzahl von Leseverstärkereinrichtungen (30) zwischen der Mehrzahl von ersten und zweiten Teilfeldern (10 a, 10 b) angeordnet ist, und die Halbleiterspeichereinrichtung ferner eine Mehrzahl von Feldauswahleinrichtungen (70 a, 70 b) umfaßt, die entsprechend der Mehrzahl von Leseverstärkereinrichtungen (30) gebildet sind und jeweils die entsprechenden Leseverstärkereinrichtungen (30) selektiv mit einem der entsprechenden ersten und zweiten Teilfelder (10 a, 10 b) verbindet.

6. Halbleiterspeichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung ferner eine Mehrzahl von Ein/Ausgangsleitungspaaren (I/O, ), die entsprechend den ersten und zweiten Speicherfeldern (1, 2) gebildet sind, und eine Mehrzahl von Ein/Ausgangs-Gateeinrichtungen (40), die entsprechend den ersten und zweiten Speicherfeldern (1, 2) gebildet sind, umfaßt, wobei jedes der Mehrzahl von ersten und zweiten Teilfeldern (10 a, 10 b) ferner eine Mehrzahl von Wortleitungen (WL), die entsprechend der Mehrzahl von Zeilen gebildet sind, eine Mehrzahl von Bitleitungspaaren, die entsprechend der Mehrzahl von Spalten gebildet sind, umfaßt, wobei die Mehrzahl von Speicherzellen (MC) an den Schnittpunkten der Mehrzahl von Wortleitungen (WL) mit der Mehrzahl der Bitleitungspaare gebildet sind, jede der Mehrzahl von Leseverstärkereinrichtungen (30) eine Mehrzahl von Leseverstärkern (SA) umfaßt zum jeweiligen Verstärken einer Potentialdifferenz zwischen Bitleitungen des entsprechenden Bitleitungspaares im ersten oder zweiten Speicherfeld (1, 2), jede der Mehrzahl der Feldauswahleinrichtungen eine Mehrzahl von ersten Schalteinrichtungen (70 a), die zwischen die Mehrzahl von Bitleitungspaaren im ersten Teilfeld (10 a) und der Mehrzahl von Leseverstärkern (SA) geschaltet sind und selektiv leitend oder nicht-leitend gemacht werden, und eine Mehrzahl von zweiten Schalteinrichtungen (70 b), die zwischen die Mehrzahl von Bitleitungspaaren im zweiten Teilfeld (10 b) und die Mehrzahl von Leseverstärkern (SA) geschaltet sind und selektiv leitend oder nicht-leitend gemacht werden, umfaßt, jede der Mehrzahl der Ein/Ausgangs-Gateeinrichtungen (40) eine Mehrzahl von Paaren von Schaltvorrichtungen (Q 1, Q 2) umfaßt, die zwischen die Mehrzahl von Leseverstärkern (SA) in der entsprechenden Leseverstärkereinrichtung (30) und einem entsprechenden Ein/Ausgangsleitungspaar (I/O, ) geschaltet sind, und die jeweils ein Gate aufweisen, das mit der entsprechenden ersten oder zweiten Spaltenauswahlleitung (CL 1, CL 2) verbunden ist, wobei die Spaltenauswahleinrichtung einen Spaltendekoder (51, 52) umfaßt, der von einem extern angelegten Adreßsignal abhängig ist, zum Auswählen einer der Mehrzahl von ersten und zweiten Spaltenauswahlleitungen (CL 1, CL 2), um ein Auswahlsignal an diese anzulegen, jede der Mehrzahl von Schaltvorrichtungen (Q 1, Q 2) in der Mehrzahl der Ein/Ausgangs-Gateeinrichtungen (40) in Abhängigkeit von diesem Auswahlsignal leitend gemacht wird, jede der Mehrzahl von Zeilenauswahleinrichtungen (20) einen Zeilendekoder (20) umfaßt, der von einem extern angelegten Adreßsignal abhängig ist, zum Auswählen einer der Mehrzahl der Wortleitungen (WL) im entsprechenden ersten oder zweiten Speicherfeld (1, 2).

7. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß der Spaltendekoder einen ersten Spaltendekoder (51), der entsprechend dem ersten Speicherfeld (1) gebildet ist, und einen zweiten Spaltendekoder (52), der entsprechend dem zweiten Speicherfeld (2) gebildet ist, umfaßt.

8. Halbleiterspeichereinrichtung mit einem Halbleiterchip, einer Mehrzahl von ersten und zweiten Speicherfeldern (1, 2), die auf dem Halbleiterchip gebildet sind und jeweils eine Mehrzahl von in einer Mehrzahl von Zeilen und Spalten angeordneten Speicherzellen (MC) umfassen, wobei jede der Mehrzahl von Speicherzellen aus einer vorgewählten Schicht (101-109) gebildet ist, einer Mehrzahl von ersten Spaltenauswahlleitungen (CL 1), die entsprechend der Mehrzahl der Spalten gebildet sind und jeweils für simultanes Auswählen entsprechender Spalten in der Mehrzahl der ersten Speicherfelder (1) benutzt werden, einer Mehrzahl von zweiten Spaltenauswahlleitungen (CL 2), die entsprechend der Mehrzahl der Spalten gebildet sind und jeweils für simultanes Auswählen entsprechender Spalten in der Mehrzahl der zweiten Speicherfelder (1) benutzt werden, wobei jede der ersten und zweiten Spaltenauswahlleitungen (CL 1, CL 2) aus einer anderen Schicht (111) als der vorgewählten Schicht (101-109) gebildet ist, einer Spaltenauswahleinrichtung (51, 52), die auf dem Halbleiterchip gebildet ist, zum Auswählen einer der Mehrzahl von ersten und zweiten Spaltenauswahlleitungen (CL 1, CL 2), um eine der Mehrzahl von Spalten in der Mehrzahl der ersten und zweiten Speicherfelder (1, 2) auszuwählen, einer Mehrzahl von Zeilenauswahleinrichtungen (20), die entsprechend der Mehrzahl von ersten und zweiten Speicherfeldern (1, 2) auf dem Halbleiterchip gebildet sind, zum jeweiligen Auswählen einer der Mehrzahl der Zeilen im entsprechenden Speicherfeld, einer Schaltkreiseinrichtung (60), die auf dem Halbleiterchip gebildet ist, zum Treiben der Spaltenauswahleinrichtung (51, 52) und der Mehrzahl der Zeilenauswahleinrichtungen (20), einer oder mehreren Anschlußflächen (PD; P 1-P 18), die auf dem Halbleiterchip gebildet sind und extern angelegte Signale oder vorgewählte Potentiale empfangen, und Verbindungsleitungen (L), die aus der anderen Schicht (111) gebildet sind und zwischen die Anschlußfläche oder die Anschlußflächen (PD; P 1-P 18) und die Schaltkreiseinrichtung (60) geschaltet sind, wobei die Mehrzahl von ersten Speicherfeldern (1) und die Mehrzahl von zweiten Speicherfeldern (2) in derselben Spalte angeordnet sind, die Spaltenauswahleinrichtung (51, 52) und die Schaltkreiseinrichtung (60) zwischen der Mehrzahl der ersten Speicherfelder (1) und der Mehrzahl der zweiten Speicherfelder (2) angeordnet sind, die Mehrzahl der ersten und zweiten Spaltenauswahleinrichtungen (CL 1, CL 2) jeweils derart gebildet sind, daß diese die Mehrzahl der ersten und zweiten Speicherfelder (1, 2) kreuzen, die Verbindungsleitungen (L) derart gebildet sind, daß diese die Mehrzahl der ersten und zweiten Speicherfelder (1, 2) zwischen der Mehrzahl der ersten und zweiten Spaltenauswahlleitungen (CL 1, CL 2) kreuzen.

9. Halbleiterspeichereinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung ferner eine Mehrzahl von Wortleitungen (WL), die entsprechend der Mehrzahl der Zeilen gebildet und jeweils mit der Mehrzahl von Speicherzellen (MC), die zur entsprechenden Zeile gehören, verbunden sind, und eine Mehrzahl von Leitungen (AL) mit niedrigem Widerstand, die im oberen Bereich der Mehrzahl der Wortleitungen (WL) parallel zu den Wortleitungen (WL) gebildet sind, umfaßt, wobei jedes der Mehrzahl der ersten und zweiten Speicherfelder (1, 2) in eine Mehrzahl von Blöcke (11) unter einem vorgewählten Abstand aufgeteilt ist, so daß jede der Mehrzahl von Wortleitungen (WL) an einer Mehrzahl von Punkten (CN) unterteilt wird, und jede der Mehrzahl von Leitungen (AL) Leitungen (AL) mit niedrigem Widerstand aufweisen, die mit den entsprechenden Wortleitungen (WL) bei der Mehrzahl der Punkte (CN) verbunden sind.

10. Halbleiterspeichereinrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Verbindungsleitungen derart gebildet sind, daß diese die Mehrzahl der ersten und zweiten Speicherfelder (1, 2) in Bereichen (12) des vorgewählten Abstandes zwischen der Mehrzahl von Blöcken (11) kreuzen.

11. Halbleiterspeichereinrichtung, die mindestens einen Wortleitungsdekoder (20) aufweist und in mindestens zwei Blöcke (1, 2) aufgeteilt ist, wobei jeder Block (1, 2) mindestens ein Feld (10 a, 10 b) von Speicherzellen, ein Feld (30) von Leseverstärkern, Eingangs- und Ausgangseinrichtung (51, 52) und eine periphere Schaltkreiseinrichtung (60), die mindestens eine Adreßpuffereinrichtung (62) aufweist, die mit der Spaltenauswahleinrichtung (51, 52) und den Wortleitungsdekoder (20) verbunden ist, wobei die Spaltenauswahleinrichtung (51, 52) und die periphere Schaltkreiseinrichtung (60) zwischen zwei Blöcken (1, 2) der Halbleiterspeichereinrichtung angeordnet ist.

12. Halbleiterspeichereinrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung ferner eine Nebenschlußeinrichtung (AL) für mindestens eine Wortleitung (WL) umfaßt, die parallel zu dieser ist und periodische Verbindungen (CN) mit dieser entlang der Wortleitung (WL) aufweist.

13. Halbleiterspeichereinrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die Speicherzellenfelder (1, 2) in Gruppen (11) von Speicherzellen gegliedert sind und die periodischen Verbindungen (CN) zwischen den Gruppen (11) der Speicherzellen gebildet sind.

14. Halbleiterspeichereinrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die Halbleitereinrichtung auf einem Halbleiterchip (CH) mit einer Mehrzahl von auf dem Chip (CH) geschaffenen Anschlußflächen (PD) gebildet ist und Abstandsbereiche (12) zwischen den Gruppen (11) auf dem Chip (CH) gebildet sind, wobei mindestens eine Verbindungsleitung (L) von mindestens einer Anschlußfläche zu mindestens dem peripheren Schaltkreis (60) entlang dieser Abstandsbereiche gebildet ist.