DE19823584B4

DE19823584B4 - Halbleiterspeicherbauelement

Info

Publication number: DE19823584B4
Application number: DE19823584A
Authority: DE
Inventors: Kye-hyun Suwon Kyung; Byung-sik Suwon Moon
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1997-12-04
Filing date: 1998-05-27
Publication date: 2010-06-10
Anticipated expiration: 2018-05-28
Also published as: GB9811155D0; US6151263A; GB2332292A; US6304500B1; FR2772507B1; DE19823584A1; JP3757059B2; GB2332292B; KR19990047471A; FR2772507A1; GB0128500D0; TW402722B; JPH11176187A; KR100252053B1

Abstract

Halbleiterspeicherbauelement mit
– einem Speicherblock, der eine Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen enthält,
– einem Zeilendecoder (301) zum Auswählen einer Zeile im Speicherblock in Abhängigkeit von einer Zeilenadressensignalgruppe (RA0, ..., RAn – 1),
– einer in Zeilenrichtung angeordneten Spaltenauswahlleitung (CSL) zum Auswählen einer Spalte im Speicherblock,
– einem auf einer Seite des Speicherblocks angeordneten Spaltendecoder (303) zur Aktivierung der Spaltenauswahlleitung in Abhängigkeit von einer Spaltenadressensignalgruppe (CA0, ..., CAn – 1),
– Dateneingabe- und Datenausgabeleitungen (IO) zum Eingeben von Daten in und Ausgeben von Daten aus einer durch den Zeilendecoder und den Spaltendecoder ausgewählten Speicherzelle, wobei die Dateneingabe- und Datenausgabeleitungen (IO) über dem Speicherblock verlaufend in Spaltenrichtung angeordnet sind, und
– ein Spaltenschaltelement (311) zum steuerbaren Weiterleiten von Eingabe- und Ausgabedaten zu oder von der ausgewähl ten Speicherzelle in Reaktion auf ein Signal der Spaltenauswahlleitung.

Description

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement mit einem Speicherblock, der eine Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen enthält.
Allgemein weist ein Halbleiterspeicherbauelement eine Mehrzahl von Speicherzellen auf. Eine bestimmte Speicherzelle wird mittels einer Zeilenadresse und einer Spaltenadresse ausgewählt. Die Daten der ausgewählten Zelle gelangen über ein Paar von Bitleitungen zu lokalen Eingabe- und Ausgabeleitungen. Wenn viele Speicherzellen an ein Bitleitungspaar angeschlossen werden, erhöht sich eine parasitäre Kapazität. Dementsprechend arbeitet der Speicher wegen der hohen parasitären Kapazität langsamer, wenn die Anzahl von Speicherzellen, die mit einem Paar von Bitleitungen verbunden sind, ansteigt. Außerdem kann, wenn alle Zellen des Halbleiterspeicherbauelementes in einem Block angeordnet sind, keine Mehrbiteingabe und -ausgabe durchgeführt werden. Daher wird das Halbleiterspeicherbauelement in mehrere Bänke unterteilt. Jede Bank kann unabhängig Daten eingeben und ausgeben. Eine solche Struktur wird als Stapelbankarchitektur bezeichnet.
1 zeigt in einem Blockschaltbild die Eingabe- und Ausgabeleitungen eines Halbleiterspeicherbauelementes mit einer herkömmlichen Stapelbankstruktur. In dem Halbleiterspeicherbauelement mit Stapelbankstruktur gemäß 1 besitzt eine durch die Speicherzellen gebildete Bank eine Struktur wie diejenige aufeinandergestapelter Ziegel. Jede Bank besitzt einen Zeilendecoder, einen Leseverstärker und einen lokalen Spaltendecoder. Globale Eingabe- und Ausgabeleitungen GIO verwenden einen gemeinsamen Datenbus. Der Zeilendecoder wird durch eine Zeilenbankadresse ausgewählt und durch Auswählen der Wortleitung der Speicherzelle aktiviert. Die Wortleitung der Speicherzelle ist in Zeilenrichtung angeordnet. Der lokale Spaltendecoder wird durch die Ausgangssignale einer Spaltenbankadresse und eines globalen Spaltendecoders betrieben. In jeder Bank gibt es einen lokalen Spaltendecoder. Die Ausgangssignalleitungen des globalen Spaltendecoders GSCL und die Ausgangssignalleitungen des lokalen Spaltendecoders LSCLi sind sämtlich in Spaltenrichtung angeordnet. Wenn die Wortleitung durch die Zeilenbankadresse und die Zeilenadresse ausgewählt wird, werden alle Leseverstärker der ausgewählten Bänke betrieben. Die Daten der ausgewählten Bank werden durch den Leseverstärker verstärkt und gelangen zu den nicht gezeigten, in Zeilenrichtung verlaufenden, lokalen Eingabe- und Ausgabeleitungen LIO. Die Daten gelangen von dort zu den globalen Eingabe- und Ausgabeleitungen GIO. Die globalen Eingabe- und Ausgabeleitungen GIO sind gemeinsam an die Speicherbänke angeschlossen und in Spaltenrichtung angeordnet.
Das Halbleiterspeicherbauelement mit der Stapelbankstruktur gemäß einer herkömmlichen Technologie besitzt einige Problempunkte. Erstens wächst in dem Halbleiterspeicherbauelement mit der herkömmlichen Stapelbankstruktur die Entwurfsfläche, wenn sich die Eingabe- und Ausgabeleitungen erhöhen. Viele Speicherzellenbänke sind in einem Speicherblock angeordnet, und jeder Bank ist eine jeweilige lokale Eingabe- und Ausgabeleitung LIO zugeordnet. In jeder Bank existiert ein lokaler Spaltendecoder. Im Fall des Anwachsens der Eingabe- und Ausgabeleitungen müssen die Speicherzellenbänke stärker unterteilt werden, oder die Anzahl lokaler Eingabe- und Ausgabeleitungen, die vom Leseverstärker abgehen, muß ansteigen. Außerdem erhöht sich die Anzahl globaler Eingabe- und Ausgabeleitungen, mit denen die jeweiligen lokalen Eingabe- und Ausgabeleitungen verbunden sind. Daher erhöhen sich die Eingabe- und Ausgabeleitungen in der Zeilen- und Spaltenrichtung eines Speicherchips. Zweitens zieht das Halbleiterspeicherbauelement mit der herkömmlichen Stapelbankstruktur einen relativ großen Strom. Der Strom erhöht sich, weil der lokale Spaltendecoder jeder Bank in einem Lese- oder Schreibmodus arbeiten muss. Drittens wird gemäß der unterschiedlichen Entfernungen zwischen den globalen Eingabe- und Ausgabeleitungen und den jeweiligen Punkten der lokalen Eingabe- und Ausgabeleitungen eine Lastdifferenz erzeugt. Daher wird ein Unterschied in der Zeitdauer erzeugt, die zum Ausgeben von Daten aus den jeweiligen Spalten zu den globalen Eingabe- und Ausgabeleitungen benötigt wird, was die Leistungsfähigkeit des Speichers herabsetzt.
Die Patentschrift DE 41 37 515 C2 offenbart ein Halbleiterspeicherbauelement mit einem Speicherzellenfeld, einem Zeilendecoder zum Auswählen einer Zeile im Speicherblock in Abhängigkeit von einer Zeilenadressensignalgruppe, einer Spaltenauswahlleitung zum Auswählen einer Spalte im Speicherblock, einem Spaltendecoder zur Aktivierung der Spaltenauswahlleitung in Abhängigkeit von einer Spaltenadressensignalgruppe und Dateneingabe- und Datenausgabeleitungen zum Eingeben von Daten aus einer durch den Zeilendecoder und den Spaltendecoder ausgewählten Speicherzelle, wobei die Dateneingabe- und Datenausgabeleitungen im Bereich außerhalb des Speicherzellenfeldes angeordnet sind und über Selektoreinheiten mit Bitleitungen gekoppelt sind, die senkrecht zu Wortleitungen und Spaltenauswahlleitungen im Bereich des Speicherzellenfeldes verlaufen. Das Speicherzellenfeld ist in Speicherzellengruppen mit jeweils einer Mehrzahl von alternierend angeordneten Bitfeldern strukturiert, in denen jeweils matrixförmig Speicherzellen in mindestens einer Spalte und mehreren Zeilen angeordnet sind. Jeder Speicherzellengruppe ist eine Auswahlvorrichtung zugeordnet, die auf für die Gruppen unabhängig angelegte Adresssignale reagieren, um dadurch bezeichnete Speicherzellen aus entsprechenden Speicherzellengruppen auszuwählen. Ausgelesene Daten werden einer Operationseinrichtung zur Verarbeitung zugeführt, beispielsweise einer Addiererschaltung.
Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterspeicherbauelementes der eingangs genannten Art zugrunde, bei dem ein Anwachsen von Eingabe- und Ausgabeleitungen die Entwurfsfläche möglichst wenig ansteigen lässt, der Strombedarf möglichst gering ist und/oder ausgefallene Zellen unter möglichster Beibehaltung der Dateneingabe- und Datenausgabegeschwindigkeit reparierbar sind.
Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterspeicherbauelementes mit den Merkmalen des Anspruchs 1.
Eine vorteilhafte Weiterbildung der Erfindung ist im Unteranspruch angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
1 ein Blockschaltbild mit Eingabe- und Ausgabeleitungen eines herkömmlichen Halbleiterspeicherbauelementes mit einer Stapelbankstruktur,
2 ein Blockschaltbild eines erfindungsgemäßen Halbleiterspeicherbauelementes mit Dateneingabe- und Datenausgabeleitungen in Spaltenrichtung,
3 ein Blockschaltbild eines Ausführungsbeispiels eines Spaltenschaltelementes von 2 mit zu einem normalen Speicherzellenfeld gehörigen Dateneingabe- und Datenausgabeleitungen und
4 ein Blockschaltbild eines Spaltenschaltelementes von 2 mit zu einem normalen Speicherzellenfeld und einem redundanten Speicherzellenfeld gehörigen Dateneingabe- und Datenausgabeleitungen,
2 zeigt im Blockdiagramm ein erstes erfindungsgemäßes Halbleiterspeicherbauelement mit in Spaltenrichtung angeordneten Dateneingabe- und Datenausgabeleitungen. Das Halbleiterspeicherbauelement von 2 beinhaltet einen Speicherblock, der aus mehreren Speicherzellen besteht, die in Zeilen- und Spaltenrichtung angeordnet sind. In diesem Beispiel beinhaltet das Halbleiterspeicherbauelement einen Zeilendecoder 301, einen Spaltendecoder 303 sowie Dateneingabe- und Datenausgabeleitungen IO. Der Speicherblock besteht aus vielen Speicherzellenbänken. Jede Speicherzellenbank kann unabhängig Lese- und Schreibvorgänge durchführen. Der Zeilendecoder 301 wählt eine Speicherzellenbank in Abhängigkeit von einer Zeilenadressensignalgruppe RA0, RA1, ..., RAn – 1 aus, wählt die Zeile aus und aktiviert eine Wortleitung. Der Spaltendecoder 303 aktiviert eine Spaltenauswahlleitung CSL in Abhängigkeit von einer Spaltenadressensignalgruppe CA0, CA1, ..., CAn – 1. Die Spaltenauswahlleitung CSL wählt die Spalte des Speicherblocks aus. Die Spaltenauswahlleitung CSL ist in Zeilenrichtung angeordnet. Der Spaltendecoder 303 ist in diesem Ausführungsbeispiel in Zeilenrichtung gesehen an einer Seite der Speicherzellenbank angeord net. Die Dateneingabe- und Datenausgabeleitungen IO geben Daten in die Speicherzelle, die durch den Spaltendecoder 303 ausgewählt wird, ein und Daten aus dieser aus. Die Dateneingabe- und Datenausgabeleitungen IO sind in Spaltenrichtung angeordnet. Die Dateneingabe- und atenausgabeleitungen IO sind so angeordnet, dass sie über das Speicherzellenblockgebiet hinweg verlaufen.
Unter Bezugnahme auf 2 lassen sich die Struktur und der Lesebetrieb dieses Ausführungsbeispiels wie folgt beschreiben. Dieses Ausführungsbeispiel besteht aus 16 Speicherzellenbänken. Die Größe des gesamten Speichers ist 32 Mb, und es gibt 64 Eingabe- und Ausgabeleitungen. Eine Speicherzellenbank besteht aus zwei Speicherzellenfeldern. Beispielsweise besteht die oberste Speicherzellenbank aus zwei Speicherzellenfeldern 307_1 und 307_2. Die unterste Speicherzellenbank besteht aus zwei Speicherzellenfeldern 307_31 und 307_32. Jedes Speicherzellenfeld besitzt eine Speichergröße von 1 Mb, und eine Speicherzellenbank hat eine Speichergröße von 2 Mb. Jede Speicherzellenbank besitzt einen Leseverstärker 309 und ein Spaltenschaltelement 311. Daher werden die Zeile der Speicherzellenbank und die Speicherzelle durch die Adressensignalgruppe RA0, RA1, ..., RAn – 1 ausgewählt, wodurch die zugehörige Wortleitung aktiviert wird. Die Daten der an die aktivierte Wortleitung angeschlossenen Speicherzelle werden über die Bitleitung zum Leseverstärker übertragen. Die Wortleitungen sind hierbei in Zeilenrichtung angeordnet, während die Bitleitungen in Spaltenrichtung angeordnet sind. Die zum Leseverstärker übertragenen Daten der Speicherzelle werden verstärkt. Das Spaltenschaltelement 311 wird durch die aktivierte Spaltenauswahlleitung CSL leitend geschaltet. Das leitend geschaltete Spaltenschaltelement verbindet die Bitleitung elektrisch mit den Dateneingabe- und Datenausgabeleitungen IO. Daher gelangen die verstärkten Daten der Speicherzelle über das leitend geschaltete Spaltenschaltelement zu den Dateneingabe- und Datenausgabeleitungen IO und werden über eine Eingabe- und Ausgabeschnittstelle 313 zu einer ex ternen Anschlussstelle weitergeleitet. Die Daten können eingegeben und ausgegeben werden, auch wenn zwei Spalten in einer Speicherzellenbank ausgewählt sind. Daher können 64 Dateneinheiten in den Speicherchip eingegeben und aus diesem ausgegeben werden.
3 zeigt eine Realisierung des Spaltenschaltelementes 311 von 2 mit Dateneingabe- und Datenausgabeleitungen für ein normales Speicherzellenfeld. Eine erste Schaltelementgruppe besteht aus vier Transistoren, die in vier Spalten angeordnet sind, in jeder Spalte der Speicherzellenbank. Dabei wiederholt sich eine erste Schaltelementgruppe auf der Basis von vier Transistoren 401, 403, 405, 407, die in vier Spalten angeordnet sind. In der ersten Schaltelementgruppe wird in Abhängigkeit von einem ersten Ausgangssignal CSLF des Spaltendecoders 303 einer der vier Transistoren 401, 403, 405, 407 leitend geschaltet. Das erste Ausgangssignal CSLF des Spaltendecoders 303 wird durch niedrigere Spaltenadressen dekodiert und aktiviert. Ein zweites Schaltelement 409, 411, 413 wird in Abhängigkeit von einem zweiten Ausgangssignal CSLS des Spaltendecoders 303 leitend geschaltet. Das Signal CSLS wird durch höhere Spaltenadressen decodiert und aktiviert. Um daher die Bitleitung der ausgewählten Speicherzelle mit den Dateneingabe- und Datenausgabeleitungen zu verbinden, müssen das erste und zweite Schaltelement leitend geschaltet werden. Daher wird die Bitleitung der Speicherzelle, d. h. die Wahl der Spalte, durch die Kombination des Signals CSLF und des Signals CSLS festgelegt und mit den normalen Dateneingabe- und Datenausgabeleitungen NIOi verbunden.
4 zeigt eine Realisierung des Spaltenschaltelementes 311 von 2 mit den zum normalen Speicherzellenfeld und zum redundanten Speicherzellenfeld gehörigen Dateneingabe- und Datenausgabeleitungen. Die Dateneingabe- und Datenausgabeleitungen im normalen Speicherzellenfeld von 4 sind diejenigen von 3. Das zum redundanten Speicherzellenfeld gehörige Spaltenschaltelement unterscheidet sich jedoch etwas von demjenigen, das zum normalen Speicherzellenfeld gehört.
Die erste Schaltelementgruppe ist in derselben Weise angeordnet wie die zum normalen Speicherzellenfeld gehörige erste Schaltelementgruppe. Die Signalgruppe CSLF zur Steuerung der ersten Schaltelementgruppe ist in Zeilenrichtung angeordnet. Während die Signalgruppe CSLS zur Steuerung der zweiten Schaltelementgruppe des normalen Speicherzellenfeldes ebenfalls in Zeilenrichtung angeordnet ist, ist jedoch die Signalgruppe CSLS zur Steuerung der zweiten Schaltelementgruppe des redundanten Speicherzellenfeldes in Spaltenrichtung angeordnet. Wie oben erläutert, können die Entwurfsfläche und der Strombedarf im Betrieb beim Anwachsen der Dateneingabe- und Datenausgabeleitungen durch das Anordnen der Datenausgabe- und Dateneingabeleitungen und der Datenübertragungsleitungen in Spaltenrichtung minimal gehalten werden. Außerdem tritt eine geringere Lastdifferenz für die jeweiligen Eingabe- und Ausgabeleitungen zum Ausgangsanschluß auf.

Claims

Halbleiterspeicherbauelement mit – einem Speicherblock, der eine Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen enthält, – einem Zeilendecoder (301) zum Auswählen einer Zeile im Speicherblock in Abhängigkeit von einer Zeilenadressensignalgruppe (RA0, ..., RAn – 1), – einer in Zeilenrichtung angeordneten Spaltenauswahlleitung (CSL) zum Auswählen einer Spalte im Speicherblock, – einem auf einer Seite des Speicherblocks angeordneten Spaltendecoder (303) zur Aktivierung der Spaltenauswahlleitung in Abhängigkeit von einer Spaltenadressensignalgruppe (CA0, ..., CAn – 1), – Dateneingabe- und Datenausgabeleitungen (IO) zum Eingeben von Daten in und Ausgeben von Daten aus einer durch den Zeilendecoder und den Spaltendecoder ausgewählten Speicherzelle, wobei die Dateneingabe- und Datenausgabeleitungen (IO) über dem Speicherblock verlaufend in Spaltenrichtung angeordnet sind, und – ein Spaltenschaltelement (311) zum steuerbaren Weiterleiten von Eingabe- und Ausgabedaten zu oder von der ausgewähl ten Speicherzelle in Reaktion auf ein Signal der Spaltenauswahlleitung.
Halbleiterspeicherbauelement nach Anspruch 1, weiter gekennzeichnet durch ein Leseverstärkergebiet mit einem Leseverstärker (309) zum Lesen und Verstärken der Daten der ausgewählten Speicherzelle.