DE4137515C2 - Integrierte Halbleiterschaltungsvorrichtung - Google Patents

Description

Die Erfindung bezieht sich auf eine integrierte Halbleiterschal­ tungsvorrichtung.

Verschiedene Operationen werden mit Daten in einer digitalen Si­ gnalverarbeitungsanwendung (digital signal processing = DSP) oder einem Mikroprozessor durchgeführt. Die zu verarbeitenden Daten werden in Registern gespeichert. Diese Daten werden aus den Regi­ stern für die gewünschte Verarbeitung ausgelesen.

Fig. 1 zeigt ein Diagramm mit einem herkömmlichen digitalen Si­ gnalverarbeitungssystem. Das Verarbeitungssystem nach Fig. 1 um­ faßt eine Steuerschaltung 500 zum Erzeugen von verschiedenen Steu­ ersignalen, Register 501 und 502 zum Schreiben und Lesen gesteuert durch die Steuerschaltung 500 sowie eine Operationseinheit 503 zum Durchführen einer gewünschten Operation auf die in den Registern 501 und 502 gespeicherten Daten.

Wenn dieses Verarbeitungssystem ein Mikroprozessor ist, dekodiert die Steuerschaltung 500 einen vorgegebenen Befehl und erzeugt ver­ schiedene Steuersignale zum Ausführen des Befehls. In der DSP-An­ wendung wird ein vorgegebenes Signal dekodiert, um Steuersignale zu erzeugen, die für eine Operation zwischen den Registern 501 und 502 sowie der Operationseinheit 503 benötigt werden. Die Steuer­ schaltung 500, die Register 501 und 502 sowie die Operationsein­ heit 503 sind über einen Bus 504 verbunden. Nachfolgend wird die Funktionsweise dieses Systems kurz beschrieben.

Es wird angenommen, daß die Daten aus den Registern 501 und 502 gelesen werden und dann durch die Operationseinheit 503 verarbei­ tet werden. In diesem Fall gibt die Steuerschaltung 500 über den Bus 504 Signale (register pointers = Registerzeiger) zum Auswählen von Daten in den Registern 501 und 502 aus, sowie ein Steuersignal zum Versetzen der Register 501 und 502 in einen Lesemodus. Als Er­ gebnis werden die ausgewählten Daten aus den Registern 501 und 502 über den Bus 504 zu der Operationseinheit 503 übertragen. Die Ope­ rationseinheit 503 führt eine vorbestimmte Operation auf die aus­ gelesenen Daten aus und gibt das Ergebnis der Operation an den Bus 504 aus. Das an dem Bus 504 ausgegebene Operationsergebnis wird zu einem anderen Funktionsblock für dortige Benutzung übertragen, in einem Register gespeichert (501 oder 502, oder ein weiteres, nicht gezeigtes Register), oder nach außen ausgegeben.

In einem derartigen Verarbeitungssystem wird ein Schaltungsblock zum Ausführen von Operationen auf Eingangsdaten oft als eine Ein­ heit aufgebaut, wobei die Operationen festgelegt sind.

Fig. 2 zeigt ein Diagramm mit einer herkömmlichen integrierten Halbleiterschaltungsvorrichtung entsprechend dem oben beschriebe­ nen digitalen Signalverarbeitungssystem, die schematisch eine Ein­ heit zum Implementieren einer Funktion zeigt, mit der vorbestimmte Operationen auf in zwei Speichern gespeicherte Daten ausgeführt werden. In Fig. 2 umfaßt eine integrierte Halbleiterschaltungsvor­ richtung 600 einen ersten Speicher 100 und einen zweiten Speicher 101. Der erste Speicher 100 und der zweite Speicher 101 werden als Register zum Speichern von zu verarbeitenden Daten benutzt und entsprechend den Registern 501 und 502 nach Fig. 1.

Der erste Speicher 100 umfaßt ein Speicherzellenfeld 100c mit ei­ ner Mehrzahl von in einer Matrix aus Zeilen und Spalten angeordne­ ten Speicherzellen zum Speichern von Daten, einen auf eine erste Adresse ADA reagierenden Dekoder 100d zum Auswählen von entspre­ chenden Speicherzellen im Speicherzellenfeld 100c, eine Eingabe­ schaltung 100a zum Empfangen von Eingangsdaten DIA, die interne Eingangsdaten erzeugt und die Daten in die vom Dekoder 100d ausge­ wählten Speicherzellen einschreibt, sowie eine Ausgabeschaltung 100b zum Auslesen von Daten aus den durch den Dekoder 100d ausge­ wählten Speicherzellen im Speicherzellenfeld 100c und zum Ausgeben der Daten außerhalb des Speichers 100. Die Eingabedaten DIA haben eine Breite von n Bit, und das Speicherzellenfeld 100c weist eine Struktur von m Worten mal n Bit auf. Der Dekoder 101d wählt ein Wort mit n Bit aus. Folglich sind auch die Ausgabedaten DOA, die aus der Ausgabeschaltung 100b ausgegeben werden, ebenfalls n Bit.

Der zweite Speicher 101 weist einen Aufbau ähnlich dem des ersten Speichers 100 auf und umfaßt ein Speicherzellenfeld 101c mit einer m Wort mal n Bit-Struktur, einen Dekoder 101d zum Dekodieren einer zweiten Adresse ADB und zum Auswählen eines Wortes (n Bit) aus dem Speicherzellenfeld 101c, eine Eingabeschaltung 101a zum Empfangen von Eingabedaten DIB, Erzeugen eines internen Eingabesignals und zum Schreiben der Daten in das Wort (Speicherzellen) im Speicher­ zellenfeld 101c, wie durch den Dekoder 101d ausgewählt, sowie eine Ausgabeschaltung 101b zum Lesen eines durch den Dekoder 101d aus­ gewählten Wortes aus dem Speicherzellenfeld 101c und zum Erzeugen von Ausgabedaten DOB.

Ob die Adressen ADA und ADB jeweils eine Zeilenadresse und eine Spaltenadresse oder jeweils nur eine Zeilenadresse enthalten, ist von der Struktur der Speicherzellenfelder 100c und 101c abhängig. Wenn eine Mehrzahl von Worten in jeder Zeile der Speicherzellen­ felder 100c und 101c verbunden ist, umfassen die Adressen ADA und ADB jeweils sowohl eine Zeilenadresse als auch eine Spal­ tenadresse. Wenn einem Wort entsprechende Speicherzellen in jeder Zeile der Speicherzellenfelder 100c und 101c verbunden sind, um­ fassen die Adressen ADA und ADB jeweils nur eine Zeilenadresse.

Die integrierte Halbleiterschaltungsvorrichtung 600 umfaßt ferner eine Operationseinheit 102 zum Empfangen der Ausgabedaten DOA des ersten Speichers 100 und der Ausgabedaten DOB des zweiten Spei­ chers 101 und zum Ausführen einer vorbestimmten Operation darauf, zum Erzeugen von Ergebnisdaten DOS. Diese Operationseinheit 102 entspricht der in Fig. 1 gezeigten Operationseinheit 503 und kann ein Addierer, ein Multiplizierer oder eine logische Einheit sein. Die aus der Operationseinheit 102 ausgegebenen Ergebnisdaten DOS sind im dargestellten Beispiel n Bit. Der erste Speicher 100 und der zweite Speicher 101 haben den Aufbau eines Speichers mit wahl­ freiem Zugriff (RAM), der in der Lage ist, Daten in wahlfreier Ab­ folge zu schreiben und zu lesen. Die Funktion dieser Vorrichtung wird nachfolgend kurz beschrieben.

Die Eingabedaten DIA und die Eingabedaten DIB werden von außen an die integrierte Schaltungsvorrichtung 600 angelegt. Die Eingabeda­ ten DIA und DIB können über zwei getrennte Wege angelegte Ausgabe­ daten von zwei Sensoren sein oder können zwei Arten von Ausgabeda­ ten von verschiedenen funktionalen Einheiten, gesteuert durch einen Steuerblock, wie die in Fig. 1 gezeigte Steuerschaltung 500, sein. Zuerst wird ein Datenschreibbetrieb beschrieben.

Der erste Speicher 100 und der zweite Speicher 101 führen densel­ ben Betrieb wie ein gewöhnlicher RAM aus. Im ersten Speicher 100 bewirkt die extern angelegte Erstadresse ADA, daß der Dekoder 100d ein entsprechendes Wort aus dem Speicherzellenfeld 100c auswählt. Folglich werden die n Bit Eingabedaten DIA in interne Eingabedaten durch die Eingabeschaltung 100a konvertiert und in das ausgewählte n Bit Wort geschrieben.

Wie beim ersten Speicher 100 dekodiert der Dekoder 101d im zweiten Speicher 101 die zweite Adresse ADB und wählt ein Wort im Speicherzellenfeld 101c aus. Die n Bit Eingabedaten DIB werden in dieses ausgewählte Wort über die Eingabeschaltung 101a eingeschrieben.

Anschließend wird eine Operation zum Lesen von Daten aus dem er­ sten und zweiten Speicher 100 und 101 beschrieben. Wenn die erste Adresse ADA angelegt ist, wählt der Dekoder 101d ein Wort (n Bit) im Speicherzellenfeld 100c. Nachdem das eine Wort (n Bit) im Speicherzellenfeld 100c ausgewählt ist, wird die Ausgabeschaltung 100b aktiviert und die n Bit Ausgabedaten DOA nach außerhalb des Speichers 100 über die Ausgabeschaltung 100b ausgegeben.

Entsprechend wählt bei dem zweiten Speicher 101 der Dekoder 101d ein Wort (n Bit) im Speicherzellenfeld 100c als Reaktion auf die zweite Adresse ADB. Dann wird die Ausgabeschaltung 101b aktiviert zum Auslesen von Daten aus dem ausgewählten einen Wort und zum Ausgeben der n Bit Ausgabedaten DOB nach außerhalb des Speichers 100.

Die Operationseinheit 102 empfängt diese Ausgabedaten DOA und DOB, führt darauf die vorbestimmten Operationen durch und gibt die Er­ gebnisdaten DOS (n Bit) aus.

Durch Benutzung der oben beschriebenen integrierten Halbleiter­ schaltungsvorrichtung können Operationen zwischen der im ersten Speicher 100 gespeicherten Gruppe von Daten A und der im zweiten Speicher 101 gespeicherten Gruppe von Daten B durchgeführt werden. Wenn die Operationseinheit 102 z. B. ein Addierer ist, kann die folgende Operation durchgeführt werden:

Ak+Bj = Ci

wobei Ak und Bj das k-te bzw. das j-te Wort in den Datengruppen A und B sind, und Ci ist die i-te Dateneinheit in einer Gruppe von Ausgabedaten.

Wenn die Operationseinheit 102 aus einem Multiplizierer und einem Summierer (Akkumulator) besteht, wobei der erste Speicher 100 und der zweite Speicher 101 Matrixdaten A bzw. B speichern, kann die folgende Matrixoperation durchgeführt werden;

Σ Aÿ · Bjk = Cik

wobei Aÿ ein Datenwort in der i-ten Zeile und der j-ten Spalte der Matrix A ist, Bjk ein Datenwort in der j-ten Zeile und der k-ten Spalte der Matrix B ist und Cik ein Datenwort in der i-ten Zeile und der k-ten Spalte einer sich ergebenden Produktmatrix ist.

Bei der oben beschriebenen herkömmlichen integrierten Halbleiter­ schaltungsvorrichtung müssen der erste Speicher, der zweite Spei­ cher und die Operationseinheit getrennt angeordnet werden, wie in Fig. 3 gezeigt. Die Fig. 3 zeigt ein Diagramm mit einem schemati­ schen Layout des ersten Speichers, des zweiten Speichers und der Operationseinheit in der integrierten Schaltungsvorrichtung 600.

Es wird jetzt der Fall betrachtet, daß jeweilige Schaltungsblöcke, d. h. der erste Speicher 100, der zweite Speicher 101 und die Ope­ rationseinheit 102, getrennt, wie in Fig. 3 gezeigt, angeordnet sind. Die Operationseinheit 102 empfängt die zwei Eingabesignale mit jeweils n Bit. Einer Mehrzahl von Worten entsprechende Speicherzellen sind üblicherweise in jeder Zeile der ersten und zweiten Speicher 100 und 101 verbunden. Daher hat die Operations­ einheit 102 eine schmalere Breite als die Speicher 100 und 101, was zu dem Problem führt, daß ein regelmäßiges Layout innerhalb der integrierten Schaltungsvorrichtung 600 nicht sichergestellt werden kann.

Das bedeutet, daß die Summe der Breiten (Längen in horizontaler Richtung in Fig. 3) des ersten Speichers 100 und des zweiten Spei­ chers 101 größer als die Breite der Operationseinheit 102 ist. Wenn daher die Operationseinheit 102 an einer Stelle angeordnet ist, die von dem ersten Speicher 100 und dem zweiten Speicher 101 gleich weit entfernt ist, entstehen leere Bereiche E1 und E2 in der integrierten Halbleiterschaltungsvorrichtung 600 wie in Fig. 3 gezeigt. Das bedeutet, daß die integrierte Halbleiterschaltungs­ vorrichtung 600 einen niedrigen Grad der Chipflächenausnutzung aufweist, was ein Hindernis für hohe Integrationsdichte darstellt.

Selbst wenn jede Zeile im ersten Speicher 100 und im zweiten Spei­ cher 101 ein Wort repräsentiert, d. h. Speicherzellen von n Bit sind in jeder Zeile verbunden, ist die Summe der Breiten des ersten Speichers 100 und des zweiten Speichers 101 größer als die Breite der operationalen Einheit 102, da der erste Speicher 100 und der zweite Speicher 101 Peripherieschaltungen benötigen, wie die Deko­ derschaltungen zum Auswählen von Speicherzellen. Folglich kann, wie im beschriebenen Fall, Gleichmäßigkeit für das Layout nicht sichergestellt werden.

Außerdem sind der erste Speicher 100 und der zweite Speicher 101 mit der Operationseinheit 102 über vergleichsweise lange Verbin­ dungsleitung L1 bzw. L2 verbunden. Dies führt zu dem Problem von Signalverzögerungen durch die Leitungen L1 und L2, was in einer langsamen Verarbeitungsgeschwindigkeit resultiert. Die Leitungen L1 und L2 haben verschiedene Längen insbesondere dort, wo eine an­ dere Steuerschaltung in einem der in Fig. 3 gezeigten leeren Be­ reiche E2 angeordnet ist, wobei die Operationseinheit 102 in Rich­ tung des anderen leeren Bereiches E1 angeordnet ist, um die Regel­ mäßigkeit des Layouts zu verbessern. In diesem Fall wird die Verarbeitungsgeschwindigkeit der integrierten Schaltungsvorrich­ tung durch die Verzögerung der längeren Verbindungsleitung be­ stimmt, wodurch die Verarbeitung weiter verlangsamt wird.

In einer DSP-Anwendung oder einem Mikroprozessor ist die inte­ grierte Halbleiterschaltungsvorrichtung 600 auf einem einzelnen Chip mit anderen funktionalen Blöcken (funktionalen Einheiten), wie in Fig. 4 gezeigt, integriert. Wenn die integrierte Halblei­ terschaltungsvorrichtung, wie oben beschrieben, eine Regelmäßig­ keit im Layout vermissen läßt, können die funktionalen Blöcke 650 und 651 und weitere Vorrichtungen nicht mit hoher Dichte auf dem Halbleiterchip 700 angeordnet werden. Es ist daher unmöglich, eine in großem Maßstab mit hoher Dichte integrierte Schaltungsvorrich­ tung zu realisieren.

Wenn eine derartige integrierte Halbleiterschaltungsvorrichtung im besonderen in einer DSP-Anwendung eingesetzt wird, werden die funktionalen Blöcke 650 und 651 oft aus Gate Arrays gebildet, und eine hochgradig dichte und hochintegrierte Gate-Array-Logikschal­ tung kann nicht realisiert werden. Wenn ferner die Verarbeitungsgeschwindigkeit einer derartigen hochintegrierten Schaltungsvorrichtung durch die Betriebsgeschwindigkeit der inte­ grierten Halbleiterschaltungsvorrichtung 600 bestimmt wird, wobei diese durch die oben beschriebenen Verzögerungen der Verbindungs­ leitungen verlangsamt wird, muß auch die Verarbeitungsgeschwindig­ keit der auf diesem Chip 700 gebildeten hochintegrierten Schaltung langsam werden.

Aufgabe der vorliegenden Erfindung ist es, eine inte­ grierte Halbleiterschaltungsvorrichtung zu schaffen, die nur eine kleine Fläche belegt, dabei aber mit hoher Geschwindigkeit betreibbar ist.

Die Aufgabe wird durch die integrierte Halbleiterschaltungsvor­ richtung nach dem Patentanspruch 1 gelöst.

Bei der vorliegenden integrierten Halbleiterschaltungsvorrichtung sind die Bitfelder jeder Speicherzellengruppe abwechselnd mit denen einer anderen Speicherzellengruppe im Speicherzellenfeld an­ geordnet.

Folglich können in der Operationseinheit enthaltene Operations­ schaltungen, die den jeweiligen Bits entsprechen, so angeordnet werden, daß sie den Bitfeldern im Speicherzellenfeld entsprechen. Dies führt zu einer Regelmäßigkeit im Layout dieser integrierten Halbleiterschaltungsvorrichtung und verbessert die Effizienz der Ausnutzung der Chipfläche.

Da die Operationsschaltungen, die die Operationseinheit bilden, entsprechend der Bitfelder im Speicherzellenfeld angeordnet werden können, werden die Operationseinheit und das Speicherzellenfeld über minimale Verbindungslängen zum Übertragen von Daten aus aus­ gewählten Zellen zur Operationseinheit verbunden, wodurch Signal­ verzögerungen minimiert werden.

Vorteilhafte Weiterbildungen sind in den Unteransprüchen beschrieben.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 ein Schemadiagramm mit einem herkömmlichen Datenverar­ beitungssystem;

Fig. 2 ein Diagramm zum schematischen Verdeutlichen einer her­ kömmlichen integrierten Halbleiterschaltungsvorrichtung zum Verarbeiten von zwei Arten von Daten;

Fig. 3 und 4 Diagramme zum Verdeutlichen der Probleme der in Fig. 2 gezeigten integrierten Halbleiterschaltungsvor­ richtung;

Fig. 5 ein Diagramm zum schematischen Verdeutlichen eines Ge­ samtaufbaus einer integrierten Halbleiterschaltungsvor­ richtung entsprechend einer Ausführungsform;

Fig. 6 ein Diagramm, das sich auf das l-te Bit eines Speicher­ zellenfeldes in der in Fig. 5 gezeigten integrierten Halbleiterschaltungsvorrichtung bezieht;

Fig. 7 eine Detailabbildung der Anordnung nach Fig. 6;

Fig. 8 ein Schaltbild mit einem Beispiel einer Anordnung von Speicherzellen in Bitfeldern des Speicherzellenfeldes nach Fig. 5;

Fig. 9 ein Diagramm mit einem Beispiel von Wortauswahlmodi in der in Fig. 5 gezeigten integrierten Halbleiterschal­ tungsvorrichtung;

Fig. 10 ein Diagramm zum Illustrieren des Lesens von ein Bit Wortdaten in der in Fig. 8 gezeigten integrierten Halb­ leiterschaltungsvorrichtung;

Fig. 11 ein Diagramm zum schematischen Zeigen eines Datenlesebe­ reiches einer integrierten Halbleiterschaltungsvorrich­ tung entsprechend einer anderen Ausführungsform; und

Fig. 12 ein Diagramm zum schematischen Verdeutlichen einer An­ ordnung entsprechend einer weiteren Ausführungsform.

Das Diagramm in Fig. 5 zeigt einen Gesamtaufbau einer integrierten Halbleiterschaltungsvorrichtung entsprechend einer Ausfüh­ rungsform. Die integrierte Halbleiterschaltungsvorrichtung 800 um­ faßt ein Speicherzellenfeld 1 mit einer Mehrzahl von Speicherzel­ len in einer ersten Gruppe A und einer Mehrzahl von Speicherzellen in einer zweiten Gruppe B, die vermischt angeordnet sind. Im Speicherzellenfeld 1 sind Bitfelder, die aus Speicherzellen der ersten Gruppe A gebildet sind, und Bitfelder, die aus Speicherzel­ len der zweiten Gruppe B gebildet sind, abwechselnd angeordnet. Ein Bitfeld ist ein Feld von Datenbits, das dieselbe Zif­ fer(Stelle) als Datenwort (nachfolgend einfach Wort genannt) bil­ det. Wenn z. B. eine Mehrzahl von Worten in einer Zeile des Speicherzellenfeldes angeordnet sind, sind Datenbits, die dieselbe Stelle in diesen Worten bilden, in einer Spalte eines Bitfeldes angeordnet.

Ein Bitfeld Ai speichert eine i-te Bitdateneinheit von jedem Wort in der ersten Gruppe A. Ein Bitfeld Bi speichert eine i-te Bitda­ teneinheit jedes Wortes in der zweiten Gruppe B. Das "i" ist eine ganze Zahl von 0 bis n-1, und ein Wort weist ein n Bit auf. Das Bitfeld Ai und das Bitfeld Bi sind abwechselnd angeordnet. Wenn die Speicherzellen von p Worten jeweils in einer Zeile verbunden sind, beträgt die Zahl der Spalten im Speicherzellenfeld 2 × p × n, und jedes der Bitfelder Ai und Bi hat p Spalten.

Diese integrierte Halbleiterschaltungsvorrichtung 800 umfaßt fer­ ner einen ersten Dekoder A4, der auf eine erste Adresse ADA rea­ giert, zum Auswählen eines Wortes mit insgesamt n Bits, wobei ein Bit aus jedem der Bitfelder A0-An-1 im Speicherzellenfeld 1 ge­ nommen wird, einen zweiten Dekoder B5, der auf eine zweite Adresse ADB reagiert, zum Auswählen eines Wortes von insgesamt n Bits, wobei ein Bit jeweils aus den Bitfeldern B0-Bn-1 im Speicherzellenfeld 1 genommen wird, einer Eingabeschaltung 2 zum Schreiben von Eingabedaten DIA und DIB in die betreffenden Worte, die vom ersten Dekoder A4 und zweiten Dekoder B5 ausgewählt wur­ den, sowie eine Ausgabeschaltung 3 zum Lesen von Daten der betref­ fenden Worte, die vom ersten Dekoder A4 und zweiten Dekoder B5 ausgewählt wurden.

Die Eingabeschaltung 2 umfaßt n Einheitseingabeschaltungen 200. Jede Einheitseingabeschaltung 200 entspricht 2 Bitfeldern Ai und Bi der betreffenden Gruppen im Speicherzellenfeld 1. Jede Einheitseingabeschaltung 200 überträgt ein Bit in jede der Einga­ bedaten DIA und DIB zu einem entsprechenden Bitfeld.

Die Ausgabeschaltung 3 umfaßt ebenfalls Einheitsausgabeschaltungen 30, die jeweils zwei Bitfeldern Ai und Bi der Gruppen A und B ent­ sprechen. Jede Einheitsausgabeschaltung 30 gibt Daten von insge­ samt 2 Bit aus, wobei ein Bit aus jeder der entsprechenden Bit­ felder Ai und Bi genommen wird. Daher haben die Eingabeschaltung 2 und die Ausgabeschaltung 3 jeweils eine Breite von 2n Bit zum si­ multanen Eingeben und Ausgeben von zwei Arten von n-Bitdaten. Der Schreibbetrieb der Eingabeschaltung 2 wird durch ein Schreibaktivierungssignal WE gesteuert.

Die integrierte Halbleiterschaltungsvorrichtung 800 umfaßt ferner eine Operationseinheit 6 zum Empfangen der Ausgabedaten der Ausga­ beschaltung 3 und zum Ausgeben von Daten, die aus einer darauf ausgeübten Operation resultieren, sowie eine Gruppe von Drei- Zustandspuffern 7 zum Empfangen der Ergebnisdaten der Operations­ einheit 6 und zum Ausgeben der Ergebnisdaten als Reaktion auf Ausgabeaktivierungssignale OEA, OEB und OES. Die Operationseinheit 6 führt Additionen von empfangenen Daten bei dem gezeigten Bei­ spiel aus und umfaßt eine Addierschaltung FAi, die den Bitfeldern Ai und Bi entspricht. Die Addierschaltung FAi ist ein Volladdie­ rer, der 2-Bitdaten aus den entsprechenden Bitfeldern in den zwei Gruppen empfängt und addiert.

Die Gruppe von Drei-Zustandspuffern 7 umfaßt Puffer, die Operati­ onsschaltungen FAi entsprechen, zum Ausgeben von aus der ersten Gruppe A gelesenen Daten DOA, von aus der zweiten Gruppe ausgele­ senen Daten DOB und von Ergebnisdaten DOS. Der Ausgabezeitpunkt der Drei-Zustandspuffer 7 und die Art von auszugebenden Daten wird durch die Steuersignale OEA, OEB und OES bestimmt. Diese Gruppe von Drei-Zustandspuffern 7 setzt die Ausgänge DOA, DOB und DOS auf einen Zustand hoher Impedanz, wenn die Ausgabeaktivierungssignale OEA, OEB und OES in einem Nichtaktivierungszustand sind.

Indem die Einheitseingabeschaltungen 200 der Eingabeschaltung 2, die Einheitsausgabeschaltungen 30 der Ausgabeschaltung 3, die Ope­ rationsschaltungen FAi der Operationseinheit 6 und die Drei-Zu­ standspuffer so angeordnet werden, daß sie den betreffenden Bit­ feldern im Speicherzellenfeld 1 (Bitscheibenanordnung, bit slice) wie oben beschrieben entsprechen, wird eine Regelmäßigkeit des Layouts dieser integrierten Halbleiterschaltungsvorrichtung si­ chergestellt, wobei ein Aufbau geschaffen wird, der die Halblei­ terspeicher und die Operationseinheiten effizient innerhalb einer kleinen belegten Fläche anordnet.

Ein an diese integrierte Halbleiterschaltungsvorrichtung 800 ange­ legtes Signal CS ist ein Steuersignal zum Auswählen von Halblei­ terspeichern zum Aktivieren von Datenschreib/-Leseoperationen.

Die Fig. 6 zeigt Bitfelder des l-ten Bit und dazugehörige Bereiche der in Fig. 5 gezeigten integrierten Halbleiterschaltungsvorrich­ tung. In Fig. 6 sind ein Bitfeld Al und ein Bitfeld Bl aneinander benachbart angeordnet. Jedes der Bitfelder Al und Bl umfaßt 4 Spalten. Diese Anordnung ist für einen Fall vorgesehen, daß das Speicherzellenfeld 1 Daten von 4 Worten in jeder Gruppe in einer einzelnen Zeile angeordnet hat. Die Zahl von Spalten in jedem Bit­ feld wird bestimmt durch die Anzahl von Worten, die in einer Zeile verbunden sind.

Die Bitleitungen ABLl0, ABLl1, ABLl2 und ABLl3 sind für die Aus­ wahl von Spalten im Bitfeld Al angeordnet. Entsprechend sind Bit­ leitungen BBLl0, BBLl1, BBLl2 und BBLl3 zur Auswahl von Spalten im Bitfeld Bl angeordnet. Die gezeigte Bitleitungsstruktur des Speicherzellenfeldes 1 ist in Form eines Bitleitungspaares, wel­ ches auf der Annahme einer komplementären Bitleitungspaarstruktur basiert, zum Empfangen von einander komplementären Daten.

Das Bitfeld Al umfaßt ferner einen A Selektor 22a zum Auswählen einer Spalte im Bitfeld Al beim Datenlesen und ein A′ Selektor 22b zum Auswählen einer Spalte im Bitfeld Al beim Datenschreiben. Dieser A Selektor 22a und A′ Selektor 22b wählt eine Spalte (Bitleitung) als Reaktion auf ein Y Dekodiersignal, welches ein Spaltenauswahlsignal des Dekoders A4 in Fig. 5 ist.

Entsprechend umfaßt das Bitfeld Bl einen B Selektor 23a zum Aus­ wählen einer Spalte im Bitfeld Bl beim Datenlesen und einen B′ Se­ lektor 23b zum Auswählen einer Spalte im Bitfeld Bl beim Daten­ schreiben. Dieser B Selektor 23a und der B′ Selektor 23b wählen eine Spalte (Bitleitung) als Reaktion auf Y Kodiersignal, das ein Spaltenauswahlsignal des Dekoders B 5 nach Fig. 5 ist.

Die Ausgabeschaltung 3 umfaßt, als eine Einheitsausgabeschaltung 30, eine Leseverstärkerschaltung 24 zum Empfangen von Daten aus den durch den A Selektor 22a ausgewählten Speicherzellen über Datenleitungen I/OA und zum differenziellen Verstärken der empfangenen Signale, sowie eine Leseverstärkerschaltung 25 zum Empfangen von Daten aus den durch den B Selektor 23a ausgewählten Speicherzellen über Datenleitungen I/OB und sowie zum diffe­ renziellen Verstärken der empfangenen Signale. Wie gezeigt ver­ stärken die Leseverstärkerschaltungen 24 und 25 differenziell kom­ plementäre Signale, da die Bitleitungsstruktur des Speicherzellen­ feldes 1 eine komplementäre Bitleitungspaarstruktur ist, wie bei einem herkömmlichen RAM, bei welchem, mit der Auswahl einer Spalte, komplementäre Daten durch den A Selektor 22a oder B Selek­ tor 23a ausgewählt werden. Diese Leseverstärkerschaltungen 24 und 25 werden aktiviert, wenn die integrierte Halbleiterschaltungsvor­ richtung in einem Datenlesemodus ist. Wenn die in dem Speicherzel­ lenfeld 1 enthaltenen Speicherzellen dynamische RAM Zellen mit ei­ ner einen Kondensator umfassenden Zellstruktur sind, ist ein Lese­ verstärker für jedes Bitleitungspaar des Speicherzellenfeldes 1 getrennt von den Leseverstärkerschaltungen 24 und 25 vorgesehen. Wenn die Speicherzellen ECLRAMs sind (Emitter-gekoppelte RAMs) oder statische RAMs sind, sind die Leseverstärkerschaltungen 24 und 25 genau wie herkömmliche Leseverstärker aufgebaut.

Die Eingabeschaltung 2 umfaßt als Einheitseingabeschaltung 200 einen Eingabepuffer AIB zum Empfangen einer Eingabedateneinheit DIAl und zum Erzeugen eines internen Eingabesignals DIAl und , sowie einen Eingabepuffer BIB zum Empfangen einer Eingabedatenein­ heit DIBl und zum Erzeugen von internen Eingabedaten DIBl und .

Die Einheitseingabeschaltung 200 wird zum Erzeugen der internen Eingabedaten als Reaktion auf das Schreibaktivierungssignal WE ak­ tiviert. Wenn sich das Schreibaktivierungssignal WE in einem nicht aktivierten Zustand befindet, werden die Ausgänge der Einheitsein­ gabeschaltung 200 (Puffer AIB und BIB) in einen Hochimpedanzzu­ stand versetzt. Die internen Eingabedaten, die von dem Eingabepuf­ fer AIB erzeugt wurden, werden an den A′ Selektor 22b angelegt, während die von dem Eingabepuffer BIB erzeugten internen Eingabe­ daten an den B′ Selektor 23b angelegt werden. Beim Datenschreiben wählt der A′ Selektor 22b eine Spalte im Bitfeld Al als Reaktion auf das Y Dekodiersignal des Dekoders 4 und überträgt die internen Eingabedaten von dem Eingabepuffer AIB zur ausgewählten Spalte. Der B′ Selektor 23b wählt eine Spalte im Bitfeld Bl als Reaktion auf das Y Dekodiersignal des Dekoders 5 und überträgt die internen Eingabedaten, die vom Eingabepuffer BIB erzeugt wurden, zur ausge­ wählten Spalte.

Der A Selektor 22a und der B Selektor 23a, die im Leseabschnitt vorgesehen sind, und der A′ Selektor 22b und der B′ Selektor 23b, die im Schreibabschnitt vorgesehen sind, können im Betriebszustand sowohl beim Datenlesen als auch bei Datenschreiben sein, oder nur beim Datenlesen bzw. nur beim Datenschreiben.

Wenn der A′ Selektor 22b und der B′ Selektor 23b im Schreibbereich im Betriebszustand auch beim Datenlesen sind, wird das Datenlesen nicht beeinflußt, solange die Ausgänge der beiden Eingabepuffer AIB und BIB in den Hochimpedanzzustand versetzt sind. Daher sind, wie dargestellt, die Eingabepuffer AIB und BIB Drei-Zustandspuf­ fer, deren Ausgangszustand durch das Schreibaktivierungssignal WE steuerbar ist.

Wenn der A Selektor 22a und der B Selektor 23a im Leseabschnitt im operativen Zustand beim Datenschreiben sind, werden nachteilige Einflüsse auf das Datenschreiben bezüglich des Stromverbrauchs und anderer Aspekte vermieden, indem die Leseverstärkerschaltungen 24 und 25 in einen Nichtbetriebszustand versetzt werden. Diese Vorge­ hensweise kann aus dem Aufbau eines herkömmlichen statischen RAM gefolgert werden.

Selbst wenn das Speicherzellenfeld aus dynamischen RAM Speicher­ zellen besteht, werden das Datenlesen und das Datenschreiben über­ haupt nicht beeinflußt, da die Bitfelder Al und Bl interne Lese­ verstärker umfassen, die entsprechend den Bitleitungen vorgesehen sind, und die Leseverstärkerschaltungen 24 und 25 können als Hauptverstärker zum weiteren Verstärken der Daten benutzt werden, die bereits durch die Leseverstärker im Feld verstärkt wurden.

Eine Operationsschaltung 26 besteht aus einem Volladdierer FAl zum Empfangen und Addieren von Daten Al und , sowie von Daten Bl und aus den Leseverstärkerschaltungen 24 und 25. Diese Addiererschaltung 26 empfängt ein Übertragsausgangssignal CIl ei­ ner Addiererschaltung eines niedrigeren Bits als Übertragseingang und gibt seinen eigenen Übertrag (Übertragungsausgang) COl zu ei­ nem höheren Bitaddierkreis.

Eine Drei-Zustandspufferschaltung 27 umfaßt einen Drei-Zustands­ puffer TBS zum Empfangen eines Ausgangssignals der Addiererschal­ tung 26, einen Drei-Zustandspuffer TBA zum Empfangen der Ausgabe­ daten Al der Leseverstärkerschaltung 24 und einen Drei-Zustands­ puffer TBB zum Empfangen der Ausgabedaten Bl der Leseverstärker­ schaltung 25. Der Betrieb des Drei-Zustandspuffers TBS wird durch das Ausgabeaktivierungssignal OES gesteuert. Der Betrieb des Drei- Zustandspuffers TBA wird durch das Ausgabeaktivierungssignal OEA gesteuert. Der Betrieb des Drei-Zustandspuffers TBB wird durch das Ausgabeaktivierungssignal OEB gesteuert. Ausgabedaten Al, Sl und dieser Drei-Zustandspuffer TBA, TBS und TBB werden nach außer­ halb der Vorrichtung übertragen.

Wenn die Addiererschaltung 26 ein Volladdierer ist, wird ein Über­ trag aus einer Addiererschaltung des höchstwertigen Bit ausgege­ ben. Ein weiterer Drei-Zustandspuffer für die Ausgabe des Über­ trags kann vorgesehen sein, um das Vorliegen oder Nichtvorliegen eines Überlaufens des Ausgangs der Addiererschaltung für das höchstwertige Bit anzuzeigen. Genauere Operationen werden sicher­ gestellt, indem dieser Drei-Zustandspuffer zum Anzeigen des Über­ laufens mit dem Ausgabeaktivierungssignal OES gesteuert wird.

Nicht nur das ausgegebene Operationsergebnis (der Addition) son­ dern auch die gemeinsam aus der ersten Gruppe A und der zweiten Gruppe B ausgelesenen Daten können durch Benutzung der Ausgabeak­ tivierungssignale OES, OEA und OEB gelesen werden. Dies führt zu einer sehr vielseitigen integrierten Halbleiterschaltungsvorrich­ tung.

Wie in Fig. 7 gezeigt, ist eine spezifische Anordnung eines Bit­ feldes Al (oder ) zu sehen.

Das Bitfeld Al (oder ) umfaßt eine Mehrzahl (n) von Wortleitun­ gen WL1 bis WLn und 4 Bitleitungen Bl0 bis Bl3. In Fig. 7 ist eine Bitleitung Bli (i=0 bis 3) gezeigt, mit einem Paar von komplementären Bitleitungen, um die Zeichnung zu vereinfachen. Eine Speicherzelle MC ist an betreffenden Kreuzungsstellen von Wortleitungen WL1 bis WLn und Bitleitungen Bl0 bis Bl3 angeord­ net.

Ein Dekoder (Dekoder A oder Dekoder B) DE umfaßt einen X-Dekoder XD und einen Y-Dekoder YD. Der X-Dekoder XD empfängt ein Adres­ seneingangssignal AD (genauer gesagt eine Zeilenadresse) zum Deko­ dieren der so dekodierten Adresse und zum Auswählen einer entspre­ chenden Wortleitung aus den Wortleitungen WL1 bis WLn. Der Y-Deko­ der YD empfängt das Adresseneingabesignal AD (genauer gesagt eine Spaltenadresse) zum Dekodieren der so empfangenen Adresseneingabe und zum Erzeugen eines Spaltenauswahlsignals Yi (i=0 bis 3).

Der Selektor SE umfaßt Spaltenauswahlgatter YT0 bis YT3, die ent­ sprechend für die Bitleitungen Bl0 bis Bl3 vorgesehen sind. Die Spaltenauswahlgatter YT0 bis YT3 empfangen an ihren Gates Spalten­ auswahlsignale des Y Dekoder YD. Eines der Spaltenauswahlgatter YT0 bis YT3 schaltet ein als Reaktion auf ein Spaltenauswahlsignal von YD, so daß eine Bitleitung selektiv mit einem Leseverstärker SA (24 oder 25 in Fig. 6) verbunden ist.

Das Diagramm in Fig. 8 zeigt ein Beispiel einer Anordnung von Speicherzellen in einer Zeile der in Fig. 6 gezeigten Bitfelder. In Fig. 8 werden Speicherzellen MCA, die Daten der Gruppe A in Fig. 5 speichern, mit einer Wortleitung WLA verbunden, die in einen Auswahlzustand durch das Ausgabesignal des Dekoders A4 ver­ setzt wird. Die die Daten der Gruppe B speichernden Speicherzellen MCB sind mit einer Wortleitung WLB verbunden, die in einen Auswahlzustand durch das Ausgangssignal des Dekoders B5 versetzt wird. Die Speicherzellen MCA1-MCA4 geben die gespeicherten Daten auf die Bitleitungen ABL1-ABL4 aus, wenn die Wortleitung WLA im ausgewählten Zustand ist. Die Speicherzellen MCB1-MCB4 geben die gespeicherten Daten auf die Bitleitungen BBL1-BBL4 aus, wenn die Wortleitung WLB im ausgewählten Zustand ist. Für die Einfachheit der Darstellung zeigt die Fig. 8 jede Bitleitung als eine einzelne Leitung und nicht als komplementäres Paar.

Wie in Fig. 8 gezeigt, sind die erste Gruppenauswahlwortleitung WLA und die zweite Gruppenauswahlwortleitung WLB parallel zueinan­ der angeordnet. Diese Anordnung erlaubt es, daß die verschiedenen Gruppen von Speicherzellen, die durch die Ausgabesignale der zwei verschiedenen Dekoder ausgewählt werden, leicht in einem gemisch­ ten Zustand angeordnet werden können. Nachfolgend wird die Art be­ schrieben, wie die in den Fig. 5 und 6 gezeigte integrierte Halb­ leiterschaltungsvorrichtung arbeitet.

Um ein spezifisches Beispiel zu geben, wird angenommen, daß das Feld der ersten Gruppe A und das Feld der zweiten Gruppe B diese integrierte Halbleiterschaltungsvorrichtung 64 Worte (1 Wort ent­ spricht 8 Bit) jeweils speichern. Es wird angenommen, daß das Speicherzellenfeld 1 16 Zeilen hat. In diesem Fall sind 4 Worte in einer Zeile verbunden. Die Fig. 9 zeigt einen spezifischen Aufbau unter den gegebenen Annahmen.

In Fig. 9 umfaßt das Speicherzellenfeld 1 16 Zeilen, und jedes der Bitfelder Ai und Bi besteht aus 4 Spalten × 16 Zeilen. Die 4 Spal­ ten in jedem der Bitfelder Ai und Bi speichern Daten derselben An­ zahl in verschiedenen Worten. Das Bitfeld Ai und das Bitfeld Bi sind abwechselnd für die betreffenden Bits im Wort angeordnet. D.h. die Bitfelder sind in der Reihenfolge Ai-1, Bi-1, Ai, Bi, Ai+1 und Bi+1 angeordnet.

Das l-te Bit Unterfeld im Speicherzellenfeld 1 umfaßt ein Bitfeld Al zur ersten Gruppe A und ein Bitfeld Bl der zweiten Gruppe B. D. h., das l-te Bit Unterfeld im Speicherzellenfeld 1 umfaßt 8 Spalten. Daher umfaßt das Speicherzellenfeld 1 16 Zeilen × 64 Spalten.

Die Ausgabeschaltung 3 umfaßt insgesamt acht Einheitsausgabeschaltungen (Leseverstärkerpaare) 30, da die Ein­ heitsausgabeschaltungen 30 so angeordnet sind, daß sie den betref­ fenden Bitunterfeldern im Speicherzellenfeld 1 entsprechen. Ent­ sprechend umfaßt die Operationsschaltung 6 acht Addierschaltungen 26, die den entsprechenden Bitunterfeldern in Speicherzellenfeld 1 entsprechen. Die Gruppe von Drei-Zustandspuffern 7 im Ausgabeab­ schnitt umfaßt acht Sätze der Drei-Zustandspuffer TBA, TBS und TBB, entsprechend den Bitunterfeldern im Speicherzellenfeld 1. Es wird hier angenommen, daß die erste Adresse ADA die Adresse 10 zeigt, während die zweite Adresse ADB die Adresse 20 hat. "Null"- Adresse bezeichnet die nullte Zeile und nullte Spalte in den Bit­ feldern, die Adresse 15 bezeichnet die 15te Zeile und die erste Spalte und die Adresse 16 bezeichnet die 0te Zeile und die erste Spalte.

In diesem Fall wählt der Dekoder A4 das Wort MA(10)<7 : 0< an der Adresse No. 10 für jedes betreffende Bitfeld Ai der ersten Gruppe. Das "<7 : 0<" steht für ein 8 Bit Datensignal mit einem Datenbit A0 als niedrigstwertigem Bit und einem Datenbit A7 als höchstwertigem Bit. Jedes betreffende Bit im Wort MA(10) ist in derselben Spalte in den Bitfeldern A0-A7 (der nullten Spalte in Fig. 9) angeordnet.

Wenn die zweite Adresse ADB die Adresse 20 anzeigt, wählt der De­ koder B5 Speicherzellen an der vierten Zeile und ersten Spalte in den Bitfeldern B0-B7 der zweiten Gruppe B.

Als Ergebnis wird ein Wort MB(20)<7 : 0< ausgewählt. Die Datenbits in einem Wort sind in derselben Zeile und derselben Spalte in den betreffenden Bitfeldern angeordnet.

Der A Dekoder 4 und der B Dekoder 5 empfangen die Adressen ADA und ADB mit 6 Bit. Die unteren 4 Bit werden benutzt, um eine Zeile auszuwählen, während die oberen zwei Bit benutzt werden, um das Y Dekodiersignal zum Auswählen einer Spalte aus jedem der Bitfelder beispielsweise Ai und Bi auszuwählen.

Beim Datenschreiben werden die Eingabedaten DIA und DIB in die ausgewählten Worte (Speicherzellen an zugewiesenen Adressen) MA(10) und MB(20) durch die Eingabeschaltung 20 und die Selektoren 22b und 23b eingeschrieben. Dieses Datenschreiben wird als Reak­ tion auf das Schreibaktivierungssignal WE bewirkt. Das Datenlesen aus dem Speicherzellenfeld 1 und der Betrieb der Operationsschal­ tung 6 wird nachfolgend beschrieben.

In der folgenden Beschreibung wird das Datenwort, das in der Adresse ADA in der ersten Gruppe A gespeichert wird, durch den Term MA(ADA) beschrieben, während das Datenwort, das unter der Adresse ADB in der zweiten Gruppe B gespeichert wird, durch MB(ADB) bezeichnet wird.

Es wird angenommen, daß die Speicherzellen an der Adresse No. 10 in der ersten Gruppe A das Datenwort MA(10) von "00001010(2); De­ zimalzahl 10" speichern, während die Speicherzellen an der Adresse No. 20 in der zweiten Gruppe B das Datenwort MB(20) von "00010100(2); Dezimalzahl 20" speichern. Die "(2)" zeigt eine Binärzahl an. Daher ist

MA(10)<7 : 0< = 00001010(2), und
MB(20)<7 : 0< = 00010100(2)

in dem hier angenommenen Fall. Die Positionen an der Adresse No. 10 in der ersten Gruppe und an der Adresse No. 20 in der zweiten Gruppe werden in den schraffierten Blöcken in Fig. 9 gezeigt. Die Fig. 10 zeigt einen Aufbau mit den Bitfeldern A1 und B1, die die Daten des zweiten Bits der Datenworte MA(10) und MB(20) speichern.

In Fig. 10 ist im Bitfeld A1 die zweite Bitdateneinheit MA(0)<1< der Nulladreßdaten MA(0) in der nullten Zeile und der nullten Spalte in Fig. 10 gespeichert, und am Fuße des Feldes die zweite Bitdateneinheit MA(15)<1< der Adreßdaten No. 15 MA(15) in der nullten Spalte und der 15ten Zeile. Die erste Spalte speichert die zweite Bitdateneinheit MA(16)<1< der Adreßdaten MA(16) No. 16, und in absteigender Reihenfolge von Adressen bis zur 10ten Zeile, wo die zweite Bitdateneinheit MA(31)<1< der Daten MA(31) der Adresse No. 31 gespeichert sind. Daher ist die zweite Bitdateneinheit MA(63)<1< der Adresse No. 63 MA(63) in der dritten Spalte und der 15ten Zeile gespeichert. Genauso sind im Bitfeld B1 der zweiten Gruppe die Adressen in absteigender Reihenfolge von der 0ten Spalte und der 0ten Zeile bis zur dritte Spalte und 15ten Zeile gespeichert, zum Speichern der zweiten Bitdaten MB(0)<1< der Nulladreßdaten MB(0) bis zu den zweiten Bitdaten MB(63)<1< der Daten MB(63) und der Adresse No. 63. Daher wird in Fig. 10 mit den obigen Daten der Datenwert "1" an der No. 10 (10te Zeile und nullte Spalte) im Bitfeld A1 als zweiter Bitdatenwert MA(10)<1< der Adresse No. 10 gespeichert. Der Datenwert "0" wird in der vierten Zeile und ersten Spalte im Bitfeld B1 als zweite Bitdaten­ einheit MB(20)<1< der Adresse No. 20 gespeichert.

Die Adressen ADA und ADB, die an die Dekoder A4 und B5 angelegt werden, sind die Binärnotationen der Adressen No. 10 bzw. No. 20, die sich wie folgt darstellen:

ADA = 001010, und
ADB = 010100.

Die oberen zwei Bits in diesen 6-Bit Adressen werden zum Auswählen einer Spalte aus den Bitfeldern Ai und Bi benutzt. Das bedeutet, daß diese oberen zwei Bitadressen an Spaltenauswahldekoder (Y De­ koder) angelegt werden, die im Dekoder A4 und B5 enthalten sind. Diese Y Dekoder liegen Y Dekodersignale als Auswahlsignale an die Selektoren 22a, 22b, 23a und 23b an. Folglich bewirken die oberen 2 Bits "00" in der ersten Adresse ADA, daß die Selektoren 22a und 22b die nullte Spalte im Bitfeld Ai der ersten Gruppe A wählen. Die oberen 2 Bits "01" in der zweiten Adresse ADB bewirken, daß die Selektoren 23a und 23b die erste Spalte im Bitfeld Bi der zweiten Gruppe B auswählen.

Die unteren 4 Bits in den Adressen ADA und ADB werden an die Zei­ lenauswahl-X-Dekoder der Dekoder A4 bzw. B5 angelegt, und von diesen jeweils dekodiert. Das bedeutet, daß die unteren 4 Bits "1010" in der ersten Adresse ADA zur Auswahl der zehnten Zeile im Bitfeld Ai der ersten Gruppe A führen. Die unteren 4 Bits "0100" in der zweiten Adresse ADB führen zur Auswahl der vierten Zeile im Bitfeld Bi der zweiten Gruppe B. Folglich werden die Speicherzel­ len in den markierten Feldern in Fig. 10 ausgewählt. Die in den markierten Feldern in Fig. 10 stehenden Daten werden wie folgt ge­ lesen.

Zuerst dekodieren als Reaktion auf das Chipauswahlsignal CS die Dekoder A4 und B5 die erste Adresse ADA bzw. die zweite Adresse ADB. Folglich werden alle Speicherzellen in der zehnten Zeile im Bitfeld Ai der ersten Gruppe A in den ausgewählten Zustand ver­ setzt, und so werden alle Speicherzellen in der vierten Zeile im Bitfeld Bi der zweiten Gruppe B in den ausgewählten Zustand ver­ setzt. Die Speicherzellendaten in den ausgewählten Zeilen werden zu den entsprechenden Bitleitungen ABLl0-ABLl3 bzw. BBLl0-BBLl3 übertragen.

Anschließend arbeiten der A Selektor 22a und der B Selektor 23a als Reaktion auf die Spaltenauswahlsignale (Y Dekodiersignale) der Dekoder A4 und B5, um die Bitleitung ABLl0 der nullten Spalte im Bitfeld Ai (A1 in Fig. 9) auszuwählen, und zum Verbinden dieser ausgewählten Bitleitung ABLl0, (die genauer gesagt, ein komplimen­ täres Bitleitungspaar ABLl0 und ist), mit dem Busleitungs­ paar I/OA und .

Der B Selektor 23a wählt ebenfalls die Bitleitung BBLl (und die komplimentäre Bitleitung ) der ersten Spalte im Bitfeld Bi (B1 in Fig. 9) und verbindet diese mit der Busleitung I/OB (und ).

Folglich werden die durch den A Selektor 22a und den B Selektor 23a ausgewählten Speicherzellendaten durch die die Ausgabeschal­ tung 3 bildenden Leseverstärkerschaltungen 24 und 25 verstärkt, die jedem Bitunterfeld im Speicherzellenfeld 1 entsprechen. Die Speicherzellendaten Ai, , Bi, , die durch die jeweiligen Leseverstärkerschaltungen der Ausgabeschaltung 3 verstärkt wurden, werden an die Operationseinheit 6 und die Drei-Zustandspuffer TBA und TBB angelegt, die in der Gruppe von Drei-Zustandspuffern 7 enthalten sind, und die jedem Bitunterfeld im Speicherzellenfeld 1 entsprechen.

Die Addiererschaltung (Volladdierer) 26, die jedem Bitunterfeld des Speicherzellenfeldes 1 entsprechend angeordnet ist, empfängt die Daten Ai und Bi der entsprechenden Ausgabeschaltung (Leseverstärkerpaar 24 und 25), sowie einen Übertragsausgang eines niedrigeren Bits als Übertragseingangssignal CIi, addiert alle emp­ fangenen Daten und gibt ein Datensignal Si aus, das das Ergebnis der Addition zeigt, sowie einen Übertrag COi. In Fig. 10 empfängt der Volladdierer 26 ein Übertragsausgangssignal eines Volladdie­ rers eines niedrigeren Bits als Übertragseingang CI1 und gibt ein Additionsergebnis S1 sowie einen Übertragsausgang CO1 aus. Das Summenausgangssignal Si dieser Operationsschaltung (Volladdierer) 26 wird an den Ausgabe-Drei-Zustandspuffer TBS angelegt, der in der Gruppe von Drei-Zustandspuffern 7 enthalten ist.

Die Gruppe von Drei-Zustandspuffern 7 wird in einen Ausgabe- Aktivierungszustands durch die Ausgabeaktivierungssignale OEA, OEB und OES versetzt, wodurch die Ausgänge, die auf hohem Impedanzsta­ tus gehalten wurden, auf die den angelegten Daten entsprechende Zustände versetzt werden. Die Operationsschaltung (Volladdierer) 26 des niedrigstwertigen Bit weist einen auf Null gesetzten Über­ tragseingang CI0 auf, was Erdpotential entspricht. Durch Ändern der Ausgabeaktivierungssignale OEA, OEB und OES in den Aktivie­ rungszustand gibt die Gruppe von Drei-Zustandspuffern 7 die Daten DOA des ausgewählten Worts in der ersten Gruppe A, die Daten DOB des ausgewählten Worts in der zweiten Gruppe B und das Ergebnis DOS der Operationsschaltung 6 an die Außenumgebung der Vorrich­ tung. Eine spezifische Datenverarbeitungsoperation wird nachfol­ gend unter Bezug auf die Fig. 9 beschrieben.
Da MA(10)<7 : 0<= 00001010 ist

MA(10)<1<=1.
Ferner, da MA(20)<7 : 0<=00010100, ist
MA(20)<1<=0.

Der Datenwert "1" des ausgewählten Bit im Bitfeld A1 und der Da­ tenwert "0" des ausgewählten Bit im Bitfeld B1 werden durch den A Selektor 22a und B Selektor 23a ausgewählt und zu den entspre­ chenden Leseverstärkerschaltungen 24 und 25 übertragen. Die Lese­ verstärkerschaltungen 24 und 25 verstärken die Datenwerte "1" bzw. "0", die an sie angelegt wurden, und legen diese an die Operationsschaltung (Volladdierer FA1) 26 entsprechend dem zweiten Bit an.

Der Übertragseingang CI1 der Operationsschaltung (Volladdierer FA1) 26, der dem zweiten Bit entspricht, beträgt "0". Der Grund liegt darin, daß die Eingabedaten A0 und B0 in die Operations­ schaltung (Volladdierer FA0) 26, die dem ersten Bit entsprechen, beide "0" betragen, und daher kein Übertrag aus der Operations­ schaltung 26 für das erste Bit erzeugt wird. Als Ergebnis erzeugt die Operationsschaltung 26 für das erste Bit einen Summenausgang S1 "1" und einen Übertrag CP1 "0". Bei dem in Fig. 8 gezeigten Auf­ bau addiert die Operationseinheit 6 die Eingabedaten MA(10) und die Eingabedaten MB(20) und gibt das Ergebnis der Addition an die Drei-Zustandspuffer 7. Das Resultat der Addition ist:

  00001010
+00010100
  00011110

Die Gruppe von Drei-Zustandspuffern 7 gibt die daran angelegten Signale aus, wenn die angelegten Ausgabeaktivierungssignale OEA, OEB und OES in den Aktivierungszustand wechseln. Daher ist

DOS
= 00011110,
DOA	= 00001010, und
DOB	= 00010100.

Da die Daten der in der ersten Gruppe A und der zweiten Gruppe B ausgewählten Worte ebenfalls ausgegeben werden, können diese ver­ arbeiteten Daten ebenfalls extern beobachtet werden, wenn das Er­ gebnis der Operation ausgegeben wird. Dies führt zu einer sehr vielseitigen integrierten Halbleiterschaltungsvorrichtung.

Durch Halten des Ausgabeaktivierungssignals OES im nichtaktivier­ ten Zustand, wobei nur die Ausgabeaktivierungssignale OEA und OEB in den Aktivierungszustand versetzt wurden, werden nur die Speicherzellendaten der ausgewählten Worte in der ersten Gruppe A und der zweiten Gruppe B ausgegeben. Dann kann diese integrierte Halbleiterschaltungsvorrichtung als eine Pufferspeichervorrichtung benutzt werden.

Bei dem oben beschriebenen Aufbau sind die Ausgabeschaltung 3 und die Eingabeschaltung 2 getrennt vorgesehen, so daß für digitale Signalverarbeitung beispielsweise eine Dateneingabe und ein Daten­ lesen unabhängig voneinander ausgeführt werden können. Allerdings können die Eingabeschaltung 2 und die Ausgabeschaltung 3 mit dem­ selben Dateneingabe/Ausgabeknoten verbunden werden. Dann ist, bei dem in Fig. 6 gezeigten Aufbau, der A′ Selektor 22b mit dem A Se­ lektor 22a und der B′ Selektor 23b mit dem B Selektor 23a verbun­ den, und die Eingabepuffer AIB und BIB zum Ausgeben der internen Eingabedaten als Reaktion auf das Aktivierungssignal WE werden mit den kombinierten Selektoren über die Datenbusleitungen I/OA, , sowie I/OB, verbunden. Dieser Aufbau weist Eingabe- und Aus­ gabebereiche auf, die denen in einem herkömmlichen statischen RAM entsprechen.

Die obige Ausführungsform wurde am Beispiel des Falles beschrie­ ben, daß der Speicher ein Speicher mit wahlfreiem Zugriff zum Da­ tenschreiben und -lesen und auch zum Datenüberschreiben ist. Die­ selbe Wirkung kann erzeugt werden, wenn eine integrierte Halblei­ terschaltungsvorrichtung ein Nur-Lesespeicher zum Speichern von Programmdaten ist.

Bei der oben beschriebenen Ausführungsform umfassen die Bitfelder eine Mehrzahl von Spalten. Dies ist auf den Fall anwendbar, wenn eine Mehrzahl von Worten in einer Zeile des Speicherzellenfelds verbunden sind. Dieselbe Wirkung wie in der obigen Ausführungsform kann erzielt werden, wenn eine Zeile nur ein Wort umfaßt, d. h. die Bitfelder haben jeweils eine Spalte.

Außerdem umfaßt in der obigen Ausführungsform die Operationsschal­ tung Volladdierer. Statt dessen kann die Operationsschaltung auf jedem Element mit einer Bit-Slice-Struktur bestehen, wie z. B. Ad­ dierer/Subtrahierer, arithmetische und logische Einheiten (ALU) oder Multiplizierer, um dieselbe Wirkung wie in der beschriebenen Ausführungsform zu bewirken.

Außerdem wurden der Speicher zum Speichern von 2 Arten von Daten und die Operationsschaltung zum Ausgeben dieser Daten in der obi­ gen Ausführungsform beschrieben. Allerdings kann eine Akkumulator­ schaltung vorgesehen sein, die den erfindungsgemäßen Aufbau be­ nutzt.

Die Fig. 11 zeigt ein Schemadiagramm mit einem Datenausgabebereich einer integrierten Halbleiterschaltungsvorrichtung nach einer an­ deren Ausführungsform. Die integrierte Halbleiterschaltungsvor­ richtung nach Fig. 11 weist eine Datenausgabeschaltung auf, die Bitfeldern entspricht, und die einen Multiplexer 901 umfaßt, der das Passieren von zwei Ausgabedaten Ai und Bi der Leseverstärker­ schaltungen 24 und 25 erlaubt, die den Einheitsausgabeschaltungen 30 entsprechen, sowie Ausgabedaten Li eine Verriegelungsschaltung 903, ferner einen Volladdierer 26 zum Addieren von Ausgabedaten des Multiplexers 901, eine Pufferschaltung 902 zum Puffern eines Ausgangssignals des Volladdierers 26, sowie die Verriegelungs­ schaltung 903 zum Verriegeln des Ausgangssignals der Pufferschal­ tung 902. Der Multiplexer 901, der Volladdierer 26, die Puffer­ schaltung 902 und die Verriegelungsschaltung 903 entsprechen einer Einheitsoperationsschaltung der in Fig. 5 gezeigten Operationsein­ heit 6. Der Multiplexer 901 gestattet das Passieren von zwei Daten der drei Eingaben Ai, Bi und Li als Reaktion auf ein Multiplex­ steuersignal MX. Die Verriegelungsschaltung 903 verriegelt das Ausgabesignal der Pufferschaltung 902 und gibt es an einen Drei- Zustandspuffer TBS als Reaktion auf ein Steuersignal CTL. Anschließend wird ein Betrieb der in Fig. 11 gezeigten integrier­ ten Schaltungsvorrichtung kurz unter Bezug auf eine Ein-Bit Akku­ mulation beschrieben.

Es wird angenommen, daß der Multiplexer 901 durch das Multiplex­ steuersignal MX in einen Zustand versetzt wird, der das Passieren der Ausgabedaten Ai der Leseverstärkerschaltung 26 und der Ausga­ bedaten Li der Verriegelungsschaltung 903 gestattet. Der Vollad­ dierer 26 addiert die Eingabedaten Ai und Li und legt das Resultat an die Pufferschaltung 902 an. Die Steuerzeitpunkte der Verriege­ lungsschaltung 903 werden durch das Steuersignal CTL bestimmt. Die Verriegelungsschaltung 903 führt eine Verriegelungsoperation durch, nachdem die Daten eines ausgewählten Wortes in der ersten Gruppe A aus dem Speicherzellenfeld 1 ausgelesen und im Volladdie­ rer 26 addiert wurden. Wenn diese Operation wiederholt wird, be­ tragen die Daten Li, die in der Verriegelungsschaltung 903 verrie­ gelt sind,:

Σ Ai = Li,

wobei ein Akkumulationsbetrieb für das Wort, welches in der ersten Gruppe A ausgewählt wurde, bewirkt ist. Die von der Verriegelungs­ schaltung 903 verriegelten Daten werden über den Drei-Zustandspuf­ fer TBS nach außen ausgegeben, zu einem geeigneten Zeitpunkt, als Reaktion auf das Ausgabeaktivierungssignal OES.

Wenn der Multiplexer 901 durch das Steuersignal MX in einen Zu­ stand zum Auswählen der Ausgabesignale Ai und Bi der Leseverstär­ kerschaltungen 24 und 25 versetzt wurde, wird eine Operations­ schaltung zum Durchführen von gewöhnlichen Additionen erreicht. Dann kann die Verriegelungsschaltung 903 eine mit der Datenausgabe des Addierers 26 synchronisierte Verriegelungsoperation bewirken, oder kann in einen Durchgangszustand zum Passierenlassen der Daten versetzt werden, ohne diese zu verriegeln. Alternativ kann eine Umgehungsschaltung vorgesehen werden, die es dem Ausgabesignal des Addierers 26 gestattet, die Verriegelungsschaltung 903 zu umgehen, wobei die Verriegelungsschaltung 903 in einem Deaktivierungszu­ stand (Hochimpedanzzustand des Ausgangs) und die Umgehungsschal­ tung in einem Aktivierungszustand gehalten werden. In jedem Fall können die Daten Ai und Bi addiert werden, und das Ergebnis der Addition wird ausgegeben.

Während die Pufferschaltung 902 zwischen dem Addierer 26 und der Verriegelungsschaltung 903 vorgesehen ist, ist diese Pufferschal­ tung 902 vorgesehen, um eine zuverlässige Verriegelungsoperation der Verriegelungsschaltung 903 sicherzustellen und ist entbehr­ lich.

Beim Durchführen einer Akkumulationsoperation für ein ausgewähltes Wort in der ersten Gruppe A oder der zweiten Gruppe B sind die Wortdaten einer Gruppe unnötig. In diesem Fall kann eine Wortaus­ wahl der nicht benötigten Gruppe verhindert werden, oder eine Aus­ wahloperation kann durch Anlegen einer geeigneten Adresse bewirkt werden.

Wenn die in Fig. 11 gezeigte Konstruktion ausschließlich als Akku­ mulator benutzt wird, brauchen die Worte sowohl der ersten Gruppe A als auch der zweiten Gruppe B nicht im Speicherzellenfeld 1 ge­ speichert zu werden. In diesem Fall kann eine integrierte Schal­ tungsvorrichtung, die exklusiv als Akkumulatorschaltung benutzt wird, erhalten werden, indem nur die Worte einer Gruppe im Speicherzellenfeld 1 gespeichert werden, und indem Addierer 26 und Verriegelungsschaltung 903 den Bits des Worts entsprechend vorge­ sehen werden.

Bei der oben beschriebenen Ausführungsform umfaßt jedes der Bit­ felder Ai und Bi vier Spalten, da vier Worte in einer Zeile ge­ speichert werden. Wenn eine Zeile nur ein Wort speichert, umfassen das Bitfeld Ai und Bi jeweils eine Spalte, wie in Fig. 12 gezeigt. Wie in Fig. 12 gezeigt, umfaßt der Dekoder DE den A Dekoder 4 und den B Dekoder 5. Bei der Anordnung nach Fig. 12 wählen die Dekoder 4, 5 nur eine Zeile für jede der Gruppen A und B aus und führen keine Spaltenauswahl durch. Jede Spalte jedes Bitfelds (Ai, Bi) ist mit Leseverstärkern SA0 bis SA7 und SB0 bis SB7 verbunden, die für betreffende Bitfelder A0-A7 und B0-B7 vorgesehen sind. Die Leseverstärker SA0-SA7 und SB0-SB7 werden zu einem geeigneten Zeitpunkt durch eine Steuerschaltung (nicht gezeigt) aktiviert, die die Steuersignale OEA, OEB und OES erzeugen kann.

Obwohl in Fig. 12 Volladdierer FA0-FA7 und Drei-Zustandspuffer für die Volladdierer FA0-FA7 gezeigt sind, kann der Schaltungs­ block 6 Multiplexer MUX, wie in Fig. 11 gezeigt, enthalten, und der Block 7 kann ebenfalls die Drei-Zustandspuffer zum Empfangen von Speicherzellendaten des zugeordneten Bitfeldes umfassen.

Die oben beschriebenen Ausführungsformen wurden mit Speicherzellen der zwei Arten von Gruppen A und B beschrieben, die im Speicher­ zellenfeld gemischt angeordnet sind. Dieselbe Wirkung wie bei den beschriebenen Ausführungsformen kann erzeugt werden, wenn Speicherzellen von drei oder mehr Gruppen in einem Speicherzellen­ feld gemischt angeordnet sind.

Wie oben beschrieben, sind bei dieser Erfindung die Daten von Wor­ ten in einer Mehrzahl von Gruppen in Bitfelder in einem Speicher­ zellenfeld eingeteilt und abwechselnd angeordnet, wobei Speicher­ zellen jeder Gruppe durch eine verschiedene Adresse ausgewählt werden. Eine Operationsschaltung ist ebenfalls dafür vorgesehen, eine vorbestimmte Operation auf die aus dem Speicherzellenfeld ausgelesenen Daten auszuüben. Als Ergebnis wird eine Regelmäßig­ keit im Layout der integrierten Halbleiterschaltungsvorrichtung deutlich verbessert, wodurch eine dichte und hoch integrierte Halbleiterschaltungsvorrichtung mit einer kleinen belegten Fläche erzeugt wird.

Durch diesen Aufbau werden die aus dem Speicherzellenfeld gelese­ nen Daten zu der Operationseinheit durch Verbindungen minimaler Länge übertragen. Dieses Merkmal minimiert Signalverzögerungen und schafft so eine integrierte Halbleiterschaltungsvorrichtung, die für Hochgeschwindigkeitsverarbeitung geeignet ist.

Ferner können, durch Gruppieren und abwechselndes Anordnen als Bitfelder, entsprechende Bits in den Datenworten einer Mehrzahl von Gruppen für Operationsschaltungen entsprechend angeordnet wer­ den. Daher können die Speicherzellenfelder und Operationsschaltun­ gen in einer Bit-Slice-Struktur angeordnet werden, um so eine in­ tegrierte Halbleiterschaltungsvorrichtung mit einem Layout zu schaffen, das sich durch eine verbesserte Regelmäßigkeit auszeich­ net.

Claims (13)

1. Integrierte Halbleiterschaltungsvorrichtung mit
einem Speicherzellenfeld (1) mit einer Mehrzahl von Speicher­ zellengruppen (A, B), die jeweils eine Mehrzahl von Bitfeldern (A0 bis An-1, B0 bis Bn-1) aufweisen, in denen jeweils in Ma­ trixform von mindestens einer Spalte und einer Mehrzahl von Zeilen angeordnete Speicherzellen vorgesehen sind,
wobei jedes der Bitfelder (A0 bis An-1, B0 bis Bn-1) aus der Mehrzahl von Speicherzellengruppen (A, B) einem Bitfeld einer jeweils anderen Speicherzellengruppe benachbart angeordnet ist,
einer der Mehrzahl der Speicherzellengruppen (A, B) im Speicherzellenfeld (1) entsprechend vorgesehenen Mehrzahl von Auswahlvorrichtungen (4, 5, 22a, 22b, 23a, 23b), die auf für die Gruppen unabhängig angelegte Adreß-Signale reagieren, zum Auswählen von durch die Adreß-Signale bezeichneten Speicher­ zellen aus entsprechenden Speicherzellengruppen, und
einer Operationseinrichtung (6), die auf eine aus den Speicherzellen in mindestens einer Speicherzellengruppe ausge­ lesene gespeicherte Information reagiert, um eine vorbestimmte Operation auszuführen.

2. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Operationseinrichtung (6) eine Mehrzahl von Operationsschaltungen (26; FA0 bis FAn-1) aufweist, die entsprechend jeweiliger Bitfelder der Speicher­ zellengruppen (A, B) vorgesehen sind.

3. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß
jede der Mehrzahl von Speicherzellengruppen Datenworte (MA, MB) einer unterschiedlichen Gruppe speichert, wobei jedes Da­ tenwort eine Mehrzahl von Datenbits (MA(ADA)<0< bis MA(ADA)<7<, MB(ADB)<0< bis MB(ADB)<7<) umfaßt,
wobei jedes Bitfeld (A0 bis An-1, B0 bis Bn-1) Datenbits (MA<i<, MB<i<) derselben Stelle im Datenwort einer entspre­ chenden Gruppe speichert und die Bitfelder, die die Datenbits derselben Stelle speichern, einander benachbart angeordnet sind und ein Unterfeld im Speicherzellenfeld (1) bilden.

4. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Bitfelder entsprechende Datenbits eines Datenworts an der­ selben Speicherposition speichern.

5. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 3, gekennzeichnet durch
eine Dateneingabevorrichtung (2), die der Mehrzahl von Gruppen entsprechend vorgesehen ist, zum Empfangen von Eingangsdaten für entsprechende Gruppen,
wobei die Dateneingabevorrichtung (2) Eingabeschaltungen auf­ weist, die jeweils entsprechend der Bitfelder (A0 bis An-1, B0 bis Bn-1) vorgesehen sind.

6. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Auswahlvorrichtung Selektoren (22b, 23b) aufweist, die je­ weils zwischen einer der Eingabeschaltungen und einem entspre­ chenden Bitfeld angeordnet sind und die jeweils auf ein ent­ sprechend angelegtes Adreß-Signal reagieren, zum Verbinden ei­ ner Spalte in einem Bitfeld mit einer entsprechenden Eingabe­ schaltung.

7. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 3 bis 6, gekennzeichnet durch Datenausgabeschaltungen (30), die jeweils einem der Bitfelder entsprechen, zum Übertragen von Daten aus ausgewählten Speicherzellen eines entsprechenden Bitfeldes zu einer ent­ sprechenden Eingabeschaltung.

8. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Auswahlvorrichtung Selektoren (22a, 23a) aufweist, die je­ weils einem der Bitfelder entsprechen und die jeweils auf ein entsprechendes Adreß-Signal reagieren, zum Verbinden einer Spalte in einem Bitfeld mit einer entsprechenden Ausgabeschal­ tung.

9. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 2 bis 8, gekennzeichnet durch
Pufferschaltungen (TBS), die jeweils einer Operationsschaltung entsprechen und die auf ein Ausgabesteuersignal reagieren, zum Übertragen eines Ausgangssignals einer entsprechenden Operati­ onsschaltung,
wobei jede Pufferschaltung (TBS) im deaktivierten Zustand ihren Ausgang in einen Zustand hoher Impedanz versetzt.

10. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 2 bis 9, gekennzeichnet durch weitere Pufferschaltungen (TBA, TBB), die jeweils einem Bit­ feld entsprechen und die auf ein Ausgabesteuersignal reagie­ ren, zum Ausgeben der Daten aus ausgewählten Speicherzellen eines entsprechenden Bitfeldes unter Umgehung einer entspre­ chenden Operationsschaltung.

11. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 3 bis 10, dadurch gekennzeichnet, daß die Operationsschaltungen Addierer (FA0 bis FAn-1) umfassen, die entsprechend den Unterfeldern vorgesehen sind, zum Addie­ ren der Daten aus ausgewählten Speicherzellen der in den Un­ terfeldern enthaltenen Bitfelder.

12. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 3 bis 11, gekennzeichnet durch Multiplex-Schaltungen (901), die jeweils zwischen einer der Operationsschaltungen und einem der Unterfelder vorgesehen sind und die auf ein Auswahlsignal reagieren, zum selektiven Durchlassen von sowohl dem Ausgangssignal einer entsprechenden Operationsschaltung als auch Daten der betreffenden in den Un­ terfeldern enthaltenen Bitfelder zu einer zugeordeten Operati­ onsschaltung.

13. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 12, gekennzeichnet durch eine Lesevorrichtung (3, 24, 25) zum Lesen von in ausgewählten Zellen gespeicherter Daten.