JP2773443B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2773443B2 JP2773443B2 JP4958291A JP4958291A JP2773443B2 JP 2773443 B2 JP2773443 B2 JP 2773443B2 JP 4958291 A JP4958291 A JP 4958291A JP 4958291 A JP4958291 A JP 4958291A JP 2773443 B2 JP2773443 B2 JP 2773443B2
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- bit
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Description
【０００１】
【産業上の利用分野】この発明はデジタル信号処理等に
おける算術演算を高速に実行する半導体集積回路に関す
るものである。
おける算術演算を高速に実行する半導体集積回路に関す
るものである。
【０００２】
【従来の技術】従来の半導体集積回路の一例を図３に示
し説明する。この図３において、３１，３２はメモリデ
バイス、３３は加算等を実行する算術演算回路である。
そして、メモリデバイス３１および３２から演算対象の
データが読み出され、算術演算回路３３に入力され、こ
の算術演算回路３３はメモリデバイス３１および３２か
ら読み出された２つのデータの、例えば、加算結果等を
演算出力として出力する。
し説明する。この図３において、３１，３２はメモリデ
バイス、３３は加算等を実行する算術演算回路である。
そして、メモリデバイス３１および３２から演算対象の
データが読み出され、算術演算回路３３に入力され、こ
の算術演算回路３３はメモリデバイス３１および３２か
ら読み出された２つのデータの、例えば、加算結果等を
演算出力として出力する。
【０００３】
【発明が解決しようとする課題】上記のような従来の半
導体集積回路では、メモリデバイス３１および３２から
のデータを算術演算回路３３へ入力するためにデータバ
ス線などが必要で面積が大きくなるという課題があっ
た。また、データバス線の寄生容量等のために高速化が
困難になるという課題があった。
導体集積回路では、メモリデバイス３１および３２から
のデータを算術演算回路３３へ入力するためにデータバ
ス線などが必要で面積が大きくなるという課題があっ
た。また、データバス線の寄生容量等のために高速化が
困難になるという課題があった。
【０００４】この発明はかかる課題を解決するためにな
されたもので、高速の演算処理を行い、かつ面積の小さ
い半導体集積回路を得ることを目的とする。
されたもので、高速の演算処理を行い、かつ面積の小さ
い半導体集積回路を得ることを目的とする。
【０００５】
【課題を解決するための手段】このような目的を達成す
るために請求項１に係る半導体集積回路は、第１のデー
タにおける複数ビットに対応して設けられ、それぞれが
対応するビットのビット情報を記憶するメモリセルを有
し、行方向に沿って配置される複数の第１のメモリセル
列、および、第２のデータの複数ビットに対応して設け
られ、それぞれが対応するビットのビット情報を記憶す
るメモリセルを有し、行方向に沿って配置される複数の
第２のメモリセル列とを有し、対応するビットの第１の
メモリセル列と第２のメモリセル列とが隣接して配置さ
れているメモリセルアレイと、このメモリセルアレイの
列方向の一端側に配置され、複数の第１および第２のメ
モリセル列に対応して設けられ、それぞれが対応する第
１のメモリセル列から読み出されたビット情報と対応す
る第２のメモリセル列から読み出されたビット情報とを
演算する複数の演算回路を有し、これら複数の演算回路
が行方向に沿って配置される演算手段とを備えたもので
ある。また、請求項２または３に係る発明は、最下位桁
から最上位桁までの複数の桁に対応して設けられ、それ
ぞれが複数のメモリセルを有し、最下位桁から最上位桁
の順に行方向に沿って配置される複数の第１のメモリセ
ル列と、最下位桁から最上位桁までの複数の桁に対応し
て設けられ、それぞれが複数のメモリセルを有し、最下
位桁から最上位桁の順に行方向に沿って配置される複数
の第２のメモリセル列とを有し、対応する桁の第１のメ
モリセル列と第２のメモリセル列とが隣接して配置され
ているメモリアレイと、最下位桁に対応する第１および
第２のメモリセル列が配置されるメモリセルアレイの行
方向の一端側に配置され、各第１のメモリセル列におけ
る複数のメモリセルのうちの所定の行のメモリセルを選
択するとともに各第２のメモリセル列における複数のメ
モリセルのうち所定の行のメモリセルを選択するデコー
ダ回路と、複数の第１および第２のメモリセル列に対応
して設けられ、それぞれが対応する第１のメモリセル列
から読み出されたビット情報と対応する第２のメモリセ
ル列から読み出されたビット情報とを演算する複数の演
算回路を有する演算手段とを備えたものである。また、
請求項４または５に係る発明は、各加算回路は、一方の
主電極に、対応 する第１のメモリセル列から読み出され
たビット情報を受け、ゲート電極に、対応する第２のメ
モリセル列から読み出されたビット情報の反転情報を受
け、他方の主電極が接続点に接続される第１のＭＯＳト
ランジスタと、一方の主電極に、対応する第１のメモリ
セル列から読み出されたビット情報の反転情報を受け、
ゲート電極に対応する第２のメモリセル列から読み出さ
れたビット情報を受け、他方の主電極が接続点に接続さ
れる第２のＭＯＳトランジスタと、キャリ入力と接続点
に現れた情報が入力され、サムを出力するイクスクルー
シブオア回路と、キャリ入力と対応する第１のメモリセ
ル列から読み出されたビット情報を受け、接続点に現れ
た情報に基づいて入力されたキャリ入力またはビット情
報の一方を選択してキャリ出力として出力するセレクタ
とを備えたものである。また、請求項６または７に係る
発明は、最下位桁から最上位桁までの複数の桁に対応し
て設けられ、それぞれが出力ノードと反転出力ノードと
を有する複数のスタティック型メモリセル、および、こ
れら複数のメモリセルの出力ノードが接続されるビット
線および複数のメモリセルの反転出力ノードが接続され
る反転ビット線を有するビット線対をそれぞれが有する
複数の第１のメモリセル列と、最下位桁から最上位桁ま
での複数の桁に対応して設けられ、それぞれが出力ノー
ドと反転出力ノードとを有する複数のスタティック型の
メモリセル、および、これら複数のメモリセルの出力ノ
ードが接続されるビット線および複数のメモリセルの反
転出力ノードが接続される反転ビット線を有するビット
線対をそれぞれが有する複数の第２のメモリセル列とを
有し、対応する桁の第１のメモリセル列と第２のメモリ
セル列とが隣接して配置されているメモリセルアレイ
と、複数の第１および第２のメモリセル列に対応して設
けられ、それぞれが対応する第１のメモリセル列から読
み出されたビット情報と対応する第２のメモリセル列か
ら読み出されたビット情報とを演算する複数の演算回路
を有する演算手段とを備えたものである。また、請求項
８乃至１２に係る発明は、複数行複数列に配設される複
数のメモリセルと、複数列に配設され、それぞれが対応
の列に配設された複数のメモリセルが接続される複数の
ビット線とを有するメモリセルアレイと、このメモリセ
ルアレイの列方向の一端側に配置され、それぞれが隣接
する奇数列および偶数列の メモリセル列に対応して設け
られ、対応する奇数列および偶数列のメモリセル列のビ
ット線が接続され、接続された各ビット線にて伝達され
るビット情報を演算する複数の演算回路を有し、複数の
演算回路が行方向に沿って配置される演算手段とを備え
たものである。さらに、請求項５，９または１２に係る
発明は、接続点をプリチャージするためのプリチャージ
手段を備えたものである。
るために請求項１に係る半導体集積回路は、第１のデー
タにおける複数ビットに対応して設けられ、それぞれが
対応するビットのビット情報を記憶するメモリセルを有
し、行方向に沿って配置される複数の第１のメモリセル
列、および、第２のデータの複数ビットに対応して設け
られ、それぞれが対応するビットのビット情報を記憶す
るメモリセルを有し、行方向に沿って配置される複数の
第２のメモリセル列とを有し、対応するビットの第１の
メモリセル列と第２のメモリセル列とが隣接して配置さ
れているメモリセルアレイと、このメモリセルアレイの
列方向の一端側に配置され、複数の第１および第２のメ
モリセル列に対応して設けられ、それぞれが対応する第
１のメモリセル列から読み出されたビット情報と対応す
る第２のメモリセル列から読み出されたビット情報とを
演算する複数の演算回路を有し、これら複数の演算回路
が行方向に沿って配置される演算手段とを備えたもので
ある。また、請求項２または３に係る発明は、最下位桁
から最上位桁までの複数の桁に対応して設けられ、それ
ぞれが複数のメモリセルを有し、最下位桁から最上位桁
の順に行方向に沿って配置される複数の第１のメモリセ
ル列と、最下位桁から最上位桁までの複数の桁に対応し
て設けられ、それぞれが複数のメモリセルを有し、最下
位桁から最上位桁の順に行方向に沿って配置される複数
の第２のメモリセル列とを有し、対応する桁の第１のメ
モリセル列と第２のメモリセル列とが隣接して配置され
ているメモリアレイと、最下位桁に対応する第１および
第２のメモリセル列が配置されるメモリセルアレイの行
方向の一端側に配置され、各第１のメモリセル列におけ
る複数のメモリセルのうちの所定の行のメモリセルを選
択するとともに各第２のメモリセル列における複数のメ
モリセルのうち所定の行のメモリセルを選択するデコー
ダ回路と、複数の第１および第２のメモリセル列に対応
して設けられ、それぞれが対応する第１のメモリセル列
から読み出されたビット情報と対応する第２のメモリセ
ル列から読み出されたビット情報とを演算する複数の演
算回路を有する演算手段とを備えたものである。また、
請求項４または５に係る発明は、各加算回路は、一方の
主電極に、対応 する第１のメモリセル列から読み出され
たビット情報を受け、ゲート電極に、対応する第２のメ
モリセル列から読み出されたビット情報の反転情報を受
け、他方の主電極が接続点に接続される第１のＭＯＳト
ランジスタと、一方の主電極に、対応する第１のメモリ
セル列から読み出されたビット情報の反転情報を受け、
ゲート電極に対応する第２のメモリセル列から読み出さ
れたビット情報を受け、他方の主電極が接続点に接続さ
れる第２のＭＯＳトランジスタと、キャリ入力と接続点
に現れた情報が入力され、サムを出力するイクスクルー
シブオア回路と、キャリ入力と対応する第１のメモリセ
ル列から読み出されたビット情報を受け、接続点に現れ
た情報に基づいて入力されたキャリ入力またはビット情
報の一方を選択してキャリ出力として出力するセレクタ
とを備えたものである。また、請求項６または７に係る
発明は、最下位桁から最上位桁までの複数の桁に対応し
て設けられ、それぞれが出力ノードと反転出力ノードと
を有する複数のスタティック型メモリセル、および、こ
れら複数のメモリセルの出力ノードが接続されるビット
線および複数のメモリセルの反転出力ノードが接続され
る反転ビット線を有するビット線対をそれぞれが有する
複数の第１のメモリセル列と、最下位桁から最上位桁ま
での複数の桁に対応して設けられ、それぞれが出力ノー
ドと反転出力ノードとを有する複数のスタティック型の
メモリセル、および、これら複数のメモリセルの出力ノ
ードが接続されるビット線および複数のメモリセルの反
転出力ノードが接続される反転ビット線を有するビット
線対をそれぞれが有する複数の第２のメモリセル列とを
有し、対応する桁の第１のメモリセル列と第２のメモリ
セル列とが隣接して配置されているメモリセルアレイ
と、複数の第１および第２のメモリセル列に対応して設
けられ、それぞれが対応する第１のメモリセル列から読
み出されたビット情報と対応する第２のメモリセル列か
ら読み出されたビット情報とを演算する複数の演算回路
を有する演算手段とを備えたものである。また、請求項
８乃至１２に係る発明は、複数行複数列に配設される複
数のメモリセルと、複数列に配設され、それぞれが対応
の列に配設された複数のメモリセルが接続される複数の
ビット線とを有するメモリセルアレイと、このメモリセ
ルアレイの列方向の一端側に配置され、それぞれが隣接
する奇数列および偶数列の メモリセル列に対応して設け
られ、対応する奇数列および偶数列のメモリセル列のビ
ット線が接続され、接続された各ビット線にて伝達され
るビット情報を演算する複数の演算回路を有し、複数の
演算回路が行方向に沿って配置される演算手段とを備え
たものである。さらに、請求項５，９または１２に係る
発明は、接続点をプリチャージするためのプリチャージ
手段を備えたものである。
【０００６】
【作用】請求項１に係る発明においては、複数の演算回
路によって構成された演算手段をメモリセルアレイの列
方向の一端に配置され、メモリセル毎に演算を実施する
ようにしている。請求項２または３に係る発明において
は、最下位桁から最上位桁の順に行方向に沿って第１お
よび第２のメモリセル列が配置され、さらに各メモリセ
ル列には演算回路が設けられ、最下位桁から最上位桁
（または最下位桁から最上位桁）に沿って演算を実施す
るようにしている。請求項４または５に係る発明におい
ては、請求項２または３と同様に最下位桁から最上位桁
（または最下位桁から最上位桁）に沿って演算を実施す
るように構成され、さらにこれら演算回路は加算回路で
あり第１および第２のメモリセル列の互いに対応するビ
ット情報同士を加算するようにしている。請求項６また
は７に係る発明においては、請求項２または３と同様に
最下位桁から最上位桁（または最下位桁から最上位桁）
に沿って演算を実施するように構成され、さらにメモリ
セルはスタティック型のメモリによって構成されてい
る。請求項８乃至１２に係る発明においては、複数のメ
モリセルとこれらメモリセルを接続するビット線とによ
って構成されたメモリセルアレイによって構成され、ビ
ット線によって伝達されたビット情報を演算するように
している。さらに、請求項５，９または１２に係る発明
は、プリチャージ手段を備えて接続点をプリチャージす
るようにしている。
路によって構成された演算手段をメモリセルアレイの列
方向の一端に配置され、メモリセル毎に演算を実施する
ようにしている。請求項２または３に係る発明において
は、最下位桁から最上位桁の順に行方向に沿って第１お
よび第２のメモリセル列が配置され、さらに各メモリセ
ル列には演算回路が設けられ、最下位桁から最上位桁
（または最下位桁から最上位桁）に沿って演算を実施す
るようにしている。請求項４または５に係る発明におい
ては、請求項２または３と同様に最下位桁から最上位桁
（または最下位桁から最上位桁）に沿って演算を実施す
るように構成され、さらにこれら演算回路は加算回路で
あり第１および第２のメモリセル列の互いに対応するビ
ット情報同士を加算するようにしている。請求項６また
は７に係る発明においては、請求項２または３と同様に
最下位桁から最上位桁（または最下位桁から最上位桁）
に沿って演算を実施するように構成され、さらにメモリ
セルはスタティック型のメモリによって構成されてい
る。請求項８乃至１２に係る発明においては、複数のメ
モリセルとこれらメモリセルを接続するビット線とによ
って構成されたメモリセルアレイによって構成され、ビ
ット線によって伝達されたビット情報を演算するように
している。さらに、請求項５，９または１２に係る発明
は、プリチャージ手段を備えて接続点をプリチャージす
るようにしている。
【０００７】
【実施例】図１はこの発明による半導体集積回路の一実
施例を示した構成図である。この図１において、１はメ
モリセル列〔Ａk，Ｂk（ｋ＝０〜ｎ）〕で、このメモリ
セル列１はｍビット×ｎビット（ｍ，ｎ：任意の自然
数）構成の複数のメモリを収容している。２はこのメモ
リセル列１への書き込み回路〔ＷＡk，ＷＢk（ｋ＝０〜
ｎ）〕、３は全加算器（Ｆ）で、この全加算器３は上記
複数のメモリの出力データ間の演算を実行する演算回路
を構成している。そして、上記複数のメモリを１個のメ
モリセルアレイで構成し、かつ対応するビットのメモリ
セル列を交互にインターリーブして配置する。すなわ
ち、メモリセルアレイにおいて、図１からも明らかなよ
うに、複数のメモリセル列〔Ａ k （ｋ＝０〜ｎ）〕およ
び複数のメモリセル列〔Ｂ k （ｋ＝０〜ｎ）〕はそれぞ
れ行方向に沿って配置され、対応するビットのメモリセ
ル列〔Ａ k 〕とメモリセル列〔Ｂ k 〕とが隣接して配
置、つまり、隣の列に配置されている。また、各メモリ
セル列〔Ａ k 〕、〔Ｂ k 〕のビット線を上記演算回路に直
結させるように構成されている。すなわち、図１および
後述する図２から明らかなように、各メモリセル列〔Ａ
k 〕、〔Ｂ k 〕に対応して演算回路３（この例においては
全加算器Ｆ k （ｋ＝０〜ｎ））が設けられ、複数の演算
回路３が行方向に沿って配置される。しかも、各演算回
路３はメモリセルアレイの列方向の一端側に配置され、
対応するメモリセル列〔Ａ k 〕、〔Ｂ k 〕に対するビット
線の一端にて直結されている。４はメモリＡデコーダを
示し、５はメモリＢデコーダを示す。これらメモリＡデ
コーダ４およびメモリＢデコーダ５からなるデコーダ回
路は、図１から明らかなようにメモリセル列１の集合体
であるメモリセルアレイの行方向の一端側、つまり、最
下位桁（図１のＬＳＢ）に対応するメモリセル列
〔Ａ 0 〕、〔Ｂ 0 〕の隣に配置されている。
施例を示した構成図である。この図１において、１はメ
モリセル列〔Ａk，Ｂk（ｋ＝０〜ｎ）〕で、このメモリ
セル列１はｍビット×ｎビット（ｍ，ｎ：任意の自然
数）構成の複数のメモリを収容している。２はこのメモ
リセル列１への書き込み回路〔ＷＡk，ＷＢk（ｋ＝０〜
ｎ）〕、３は全加算器（Ｆ）で、この全加算器３は上記
複数のメモリの出力データ間の演算を実行する演算回路
を構成している。そして、上記複数のメモリを１個のメ
モリセルアレイで構成し、かつ対応するビットのメモリ
セル列を交互にインターリーブして配置する。すなわ
ち、メモリセルアレイにおいて、図１からも明らかなよ
うに、複数のメモリセル列〔Ａ k （ｋ＝０〜ｎ）〕およ
び複数のメモリセル列〔Ｂ k （ｋ＝０〜ｎ）〕はそれぞ
れ行方向に沿って配置され、対応するビットのメモリセ
ル列〔Ａ k 〕とメモリセル列〔Ｂ k 〕とが隣接して配
置、つまり、隣の列に配置されている。また、各メモリ
セル列〔Ａ k 〕、〔Ｂ k 〕のビット線を上記演算回路に直
結させるように構成されている。すなわち、図１および
後述する図２から明らかなように、各メモリセル列〔Ａ
k 〕、〔Ｂ k 〕に対応して演算回路３（この例においては
全加算器Ｆ k （ｋ＝０〜ｎ））が設けられ、複数の演算
回路３が行方向に沿って配置される。しかも、各演算回
路３はメモリセルアレイの列方向の一端側に配置され、
対応するメモリセル列〔Ａ k 〕、〔Ｂ k 〕に対するビット
線の一端にて直結されている。４はメモリＡデコーダを
示し、５はメモリＢデコーダを示す。これらメモリＡデ
コーダ４およびメモリＢデコーダ５からなるデコーダ回
路は、図１から明らかなようにメモリセル列１の集合体
であるメモリセルアレイの行方向の一端側、つまり、最
下位桁（図１のＬＳＢ）に対応するメモリセル列
〔Ａ 0 〕、〔Ｂ 0 〕の隣に配置されている。
【０００８】つぎにこの図１に示す実施例の動作を説明
する。まず、メモリセル列１におけるＡk，Ｂk（ｋ＝０
〜ｎ）はメモリセル列である。演算に必要な２つのデー
タ（ｎビット／ワード）は各々インターリーブされたメ
モリ領域ＡおよびＢにストアされる。すなわち、一方の
データはメモリセル列Ａ0〜Ａnに，他方のデータはメモ
リセル列Ｂ0〜Ｂnにあり、このメモリセル列Ａ0，Ｂ0に
は最下位桁（ビット）〔ＬＳＢ〕がストアされ、メモリ
セル列Ａn，Ｂnには最上位桁（ビット）〔ＭＳＢ〕がス
トアされる。つぎに、書き込み回路２におけるＷＡk，
ＷＢk（ｋ＝０〜ｎ）は各々メモリセル列Ａk，Ｂkへの
書き込み回路である。また、メモリセル列Ａk（ｋ＝０
〜ｎ）に属するメモリセルは各々メモリＡデコーダ４か
らの選択信号を伝えるワード線に連結される。一方、メ
モリセル列Ｂk（ｋ＝０〜ｎ）に属するメモリセルは各
々メモリＢデコーダ５からの選択信号を伝えるワード線
に連結される。そして、メモリセル列ＡkおよびＢkはと
もに全加算器Ｆkに入力される。
する。まず、メモリセル列１におけるＡk，Ｂk（ｋ＝０
〜ｎ）はメモリセル列である。演算に必要な２つのデー
タ（ｎビット／ワード）は各々インターリーブされたメ
モリ領域ＡおよびＢにストアされる。すなわち、一方の
データはメモリセル列Ａ0〜Ａnに，他方のデータはメモ
リセル列Ｂ0〜Ｂnにあり、このメモリセル列Ａ0，Ｂ0に
は最下位桁（ビット）〔ＬＳＢ〕がストアされ、メモリ
セル列Ａn，Ｂnには最上位桁（ビット）〔ＭＳＢ〕がス
トアされる。つぎに、書き込み回路２におけるＷＡk，
ＷＢk（ｋ＝０〜ｎ）は各々メモリセル列Ａk，Ｂkへの
書き込み回路である。また、メモリセル列Ａk（ｋ＝０
〜ｎ）に属するメモリセルは各々メモリＡデコーダ４か
らの選択信号を伝えるワード線に連結される。一方、メ
モリセル列Ｂk（ｋ＝０〜ｎ）に属するメモリセルは各
々メモリＢデコーダ５からの選択信号を伝えるワード線
に連結される。そして、メモリセル列ＡkおよびＢkはと
もに全加算器Ｆkに入力される。
【０００９】つぎに、この図１に示す構成をより具体的
に説明するために図１のより詳細な説明図である図２を
用いて説明する。この図２はｋビット目の書き込み回路
２のＷＡk，ＷＢk，メモリセル列１のＡk，Ｂk，全加算
器３のＦkの各々の回路構成と、それらの接続状態を示
している。 メモリセル列Ａkにおいて、１１は反転ビ
ット線（以下、バービット線という）、１２はビット線
であり、これら１１，１２はビット線対を構成してい
る。１３−１・・・１３−ｎはメモリセルで図２から明
きらかなように、出力ノードと反転出力ノードとを有す
るスタティック型のメモリセルである。１４はセンスア
ンプ、１５ａ，１５ｂはバービット線１１およびビット
線１２のプリチャージトランジスタである。メモリセル
１３−１〜１３−ｎは図１に示すメモリＡデコーダ４か
ら出力されるワード線に連結される。また、メモリセル
列Ｂkにおいて、２１はビット線、２２はバービット線
で、これらはビット線対を構成している。２３−１は・
・・２３−ｎはメモリセルで、図２から明らかなよう
に、出力ノードと反転出力ノードとを有するスタティッ
ク型のメモリセルである。２４はセンスアンプ、２５
ａ，２５ｂはビット線２１，バービット線２２のプリチ
ャージトランジスタである。メモリセル２３−１〜２３
−ｎは図１に示すメモリＢデコーダ５から出力されるワ
ード線に連結される。
に説明するために図１のより詳細な説明図である図２を
用いて説明する。この図２はｋビット目の書き込み回路
２のＷＡk，ＷＢk，メモリセル列１のＡk，Ｂk，全加算
器３のＦkの各々の回路構成と、それらの接続状態を示
している。 メモリセル列Ａkにおいて、１１は反転ビ
ット線（以下、バービット線という）、１２はビット線
であり、これら１１，１２はビット線対を構成してい
る。１３−１・・・１３−ｎはメモリセルで図２から明
きらかなように、出力ノードと反転出力ノードとを有す
るスタティック型のメモリセルである。１４はセンスア
ンプ、１５ａ，１５ｂはバービット線１１およびビット
線１２のプリチャージトランジスタである。メモリセル
１３−１〜１３−ｎは図１に示すメモリＡデコーダ４か
ら出力されるワード線に連結される。また、メモリセル
列Ｂkにおいて、２１はビット線、２２はバービット線
で、これらはビット線対を構成している。２３−１は・
・・２３−ｎはメモリセルで、図２から明らかなよう
に、出力ノードと反転出力ノードとを有するスタティッ
ク型のメモリセルである。２４はセンスアンプ、２５
ａ，２５ｂはビット線２１，バービット線２２のプリチ
ャージトランジスタである。メモリセル２３−１〜２３
−ｎは図１に示すメモリＢデコーダ５から出力されるワ
ード線に連結される。
【００１０】書き込み回路ＷＡkにおいて、１６，１７
はトライステートドライバであり、書き込みイネーブル
信号ＷＥにより制御される。そして、このトライステー
トドライバ１６はバービット線１１に，トライステート
ドライバ１７はビット線１２にそれぞれ連結される。ま
た、書き込み回路ＷＢkにおいて、２６，２７はトライ
ステートドライバであり、書き込みイネーブル信号ＷＥ
により制御される。そして、このトライステートドライ
バ２６はビット線２１に，トライステートドライバ２７
はバービット線２２にそれぞれ連結される。
はトライステートドライバであり、書き込みイネーブル
信号ＷＥにより制御される。そして、このトライステー
トドライバ１６はバービット線１１に，トライステート
ドライバ１７はビット線１２にそれぞれ連結される。ま
た、書き込み回路ＷＢkにおいて、２６，２７はトライ
ステートドライバであり、書き込みイネーブル信号ＷＥ
により制御される。そして、このトライステートドライ
バ２６はビット線２１に，トライステートドライバ２７
はバービット線２２にそれぞれ連結される。
【００１１】全加算器Ｆkにおいて、３１，３２はＮチ
ャネル型ＭＯＳトランジスタであり、各々のソース電極
（またはドレイン電極）はバービット線１１，ビット線
１２にそれぞれ連結され、各々のドレイン電極（または
ソース電極）は短絡されてノード（接続点）３６を形成
し、Ｐチャネル型ＭＯＳトランジスタ３３のドレインに
連結される。そして、Ｎチャネル型ＭＯＳトランジスタ
３１のゲート電極はビット線２１に，Ｎチャネル型ＭＯ
Ｓトランジスタ３２のゲート電極はバービット線２２に
それぞれ連結される。
ャネル型ＭＯＳトランジスタであり、各々のソース電極
（またはドレイン電極）はバービット線１１，ビット線
１２にそれぞれ連結され、各々のドレイン電極（または
ソース電極）は短絡されてノード（接続点）３６を形成
し、Ｐチャネル型ＭＯＳトランジスタ３３のドレインに
連結される。そして、Ｎチャネル型ＭＯＳトランジスタ
３１のゲート電極はビット線２１に，Ｎチャネル型ＭＯ
Ｓトランジスタ３２のゲート電極はバービット線２２に
それぞれ連結される。
【００１２】そして、ＥＸ−ＯＲゲート（イクスクルー
シブオア回路）３４の入力には、Ｎチャネル型ＭＯＳト
ランジスタ３１，３２のドレイン電極とキャリ入力Ｃ
k-1が接続され、このＥＸ−ＯＲゲート３４はサムＳkを
出力する。また、セレクター３５の入力には、ビット線
１２とキャリ入力Ｃk-1が接続され、このセレクター３
５の制御端子にはノード３６が連結され、セレクター３
５はキャリ出力Ｃkを出力する。このキャリ出力Ｃkは
（ｋ＋１）ビット目の全加算器Ｆk+1のキャリ入力とな
る。また、Ｎチャネル型ＭＯＳトランジスタ３１，３２
およびＰチャネル型ＭＯＳトランジスタ３３は全加算器
のプロパゲート信号発生回路を形成し、ノード３６には
プロパゲート信号が出力される。
シブオア回路）３４の入力には、Ｎチャネル型ＭＯＳト
ランジスタ３１，３２のドレイン電極とキャリ入力Ｃ
k-1が接続され、このＥＸ−ＯＲゲート３４はサムＳkを
出力する。また、セレクター３５の入力には、ビット線
１２とキャリ入力Ｃk-1が接続され、このセレクター３
５の制御端子にはノード３６が連結され、セレクター３
５はキャリ出力Ｃkを出力する。このキャリ出力Ｃkは
（ｋ＋１）ビット目の全加算器Ｆk+1のキャリ入力とな
る。また、Ｎチャネル型ＭＯＳトランジスタ３１，３２
およびＰチャネル型ＭＯＳトランジスタ３３は全加算器
のプロパゲート信号発生回路を形成し、ノード３６には
プロパゲート信号が出力される。
【００１３】つぎにこの発明の動作について説明する。
まず、メモリセル１３−１〜１３−ｎ（ＭＣA）および
２３−１〜２３−ｎ（ＭＣB）に対するデータの書き込
みを行う。書き込み回路ＷＡk，ＷＢkに対して、データ
ＤＡk，ＤＢk が各々入力され、書き込みイネーブル信
号ＷＥが活性状態のとき、トライステートドライバ１
６，１７および２６，２７が各々対応するバービット線
１１，ビット線１２およびビット線２１，バービット線
２２を駆動する。このとき、メモリＡデコーダ４および
メモリＢデコーダ５により選択された行のワード線が活
性化されるが、そのワード線に連結されたメモリセル１
３−１〜１３−ｎ（ＭＣA）および２３−１〜２３−ｎ
（ＭＣB）にデータが書き込まれる。
まず、メモリセル１３−１〜１３−ｎ（ＭＣA）および
２３−１〜２３−ｎ（ＭＣB）に対するデータの書き込
みを行う。書き込み回路ＷＡk，ＷＢkに対して、データ
ＤＡk，ＤＢk が各々入力され、書き込みイネーブル信
号ＷＥが活性状態のとき、トライステートドライバ１
６，１７および２６，２７が各々対応するバービット線
１１，ビット線１２およびビット線２１，バービット線
２２を駆動する。このとき、メモリＡデコーダ４および
メモリＢデコーダ５により選択された行のワード線が活
性化されるが、そのワード線に連結されたメモリセル１
３−１〜１３−ｎ（ＭＣA）および２３−１〜２３−ｎ
（ＭＣB）にデータが書き込まれる。
【００１４】つぎに、読み出しおよび加算の動作につい
て説明する。まず、バービット線１１，ビット線１２，
ビット線２１，バービット線２２およびノード３６はプ
リチャージ１５，Ｐチャネル型ＭＯＳトランジスタ３３
により「Ｈ」にプリチャージされる。また、Ｎチャネル
型ＭＯＳトランジスタ３１，３２はオフ状態となる。そ
して、メモリＡデコーダ４およびメモリＢデコーダ５に
より、選択された行のワード線が活性化され、メモリセ
ル列Ａkにおいてはいずれかのメモリセル１３のデータ
が、メモリセル列Ｂkにおいてはいずれかのメモリセル
２３のデータが各々の対応するバービット線１１，ビッ
ト線１２およびビット線２１，バービット線２２に読み
出される。例えば、メモリセル１３に「１」にストアさ
れ、メモリセル２３に「０」がストアされていたとする
と、バービット線１１，ビット線２１は「Ｌ」レベルに
移行する。そして、ビット線１２，バービット線２２は
プリチャージされた「Ｈ」レベルを維持する。これによ
り、Ｎチャネル型ＭＯＳトランジスタ３１および３２は
オフ状態のままであり、したがって、ノード３６はプリ
チャージレベル「Ｈ」を維持する。したがって、この場
合、プロパゲート信号は「１」となる。また、メモリセ
ル１３に「１」がストアされ、メモリセル２３に「１」
がストアされていたとすると、バービット線１１および
２２は「Ｌ」レベルに移行し、ビット線１２，２１はプ
リチャージされた「Ｈ」レベルを維持する。
て説明する。まず、バービット線１１，ビット線１２，
ビット線２１，バービット線２２およびノード３６はプ
リチャージ１５，Ｐチャネル型ＭＯＳトランジスタ３３
により「Ｈ」にプリチャージされる。また、Ｎチャネル
型ＭＯＳトランジスタ３１，３２はオフ状態となる。そ
して、メモリＡデコーダ４およびメモリＢデコーダ５に
より、選択された行のワード線が活性化され、メモリセ
ル列Ａkにおいてはいずれかのメモリセル１３のデータ
が、メモリセル列Ｂkにおいてはいずれかのメモリセル
２３のデータが各々の対応するバービット線１１，ビッ
ト線１２およびビット線２１，バービット線２２に読み
出される。例えば、メモリセル１３に「１」にストアさ
れ、メモリセル２３に「０」がストアされていたとする
と、バービット線１１，ビット線２１は「Ｌ」レベルに
移行する。そして、ビット線１２，バービット線２２は
プリチャージされた「Ｈ」レベルを維持する。これによ
り、Ｎチャネル型ＭＯＳトランジスタ３１および３２は
オフ状態のままであり、したがって、ノード３６はプリ
チャージレベル「Ｈ」を維持する。したがって、この場
合、プロパゲート信号は「１」となる。また、メモリセ
ル１３に「１」がストアされ、メモリセル２３に「１」
がストアされていたとすると、バービット線１１および
２２は「Ｌ」レベルに移行し、ビット線１２，２１はプ
リチャージされた「Ｈ」レベルを維持する。
【００１５】これにより、Ｎチャネル型ＭＯＳトランジ
スタ３１はオン状態となり、また、Ｎチャネル型ＭＯＳ
トランジスタ３２はオフ状態のままなので、ノード３６
は「Ｌ」レベルに放電され、プロパゲート信号は「０」
となる。
スタ３１はオン状態となり、また、Ｎチャネル型ＭＯＳ
トランジスタ３２はオフ状態のままなので、ノード３６
は「Ｌ」レベルに放電され、プロパゲート信号は「０」
となる。
【００１６】以上のような動作により、隣接するメモリ
セル列をダイレクトに結合してプロパゲート信号を生成
することができる。ここで、従来の構成のプロパゲート
発生回路と異なるのはＰチャネル型ＭＯＳトランジスタ
３３の存在である。これはこの発明のようにメモリアレ
イのビット線を入力とする加算回路において重要とな
る。つまり、書き込み／読み出し動作の開始される前の
プリチャージ状態において、Ｎチャネル型ＭＯＳトラン
ジスタ３１，３２をともにオフ状態とすることにより、
プロパゲート信号生成の動作を安定にかつ高速に実行で
きることになる。そして、プロパゲート信号を用いたキ
ャリー生成とサム生成は各々セレクター３５とＥＸ−Ｏ
Ｒゲート３４により実行されるが、これについては通常
のマンチェスター型全加算器の原理であるので、一般に
よく知られており、ここでは言及しない。以上のように
して、メモリ列Ａおよびメモリ列Ｂから読み出された２
つのデータの加算が完了する。
セル列をダイレクトに結合してプロパゲート信号を生成
することができる。ここで、従来の構成のプロパゲート
発生回路と異なるのはＰチャネル型ＭＯＳトランジスタ
３３の存在である。これはこの発明のようにメモリアレ
イのビット線を入力とする加算回路において重要とな
る。つまり、書き込み／読み出し動作の開始される前の
プリチャージ状態において、Ｎチャネル型ＭＯＳトラン
ジスタ３１，３２をともにオフ状態とすることにより、
プロパゲート信号生成の動作を安定にかつ高速に実行で
きることになる。そして、プロパゲート信号を用いたキ
ャリー生成とサム生成は各々セレクター３５とＥＸ−Ｏ
Ｒゲート３４により実行されるが、これについては通常
のマンチェスター型全加算器の原理であるので、一般に
よく知られており、ここでは言及しない。以上のように
して、メモリ列Ａおよびメモリ列Ｂから読み出された２
つのデータの加算が完了する。
【００１７】なお、上記実施例では、全加算器のサム，
キャリー生成回路にＥＸ−ＯＲゲート回路３４，セレク
ター３５を用いたが、同じ機能を有するものならどのよ
うな構成でもよい。また、メモリセルはスタティック型
であればフル（ＦＵＬＬ）ＣＭＯＳタイプでも、抵抗負
荷型のものでもどちらでもよいし、また、ダイナミック
型でもよい。また、通常のデータ読み出し回路を付加し
て、スイッチにより加算モードと通常モードを使いわけ
してもよい。さらに、上記実施例では、ＲＡＭについて
も説明したが、差動型の構成をとるならＲＯＭでもよ
い。また、マルチポートＲＡＭでもよい。また、プリチ
ャージトランジスタとしてＰＭＯＳを用いたが、ＮＭＯ
Ｓを用いてもよい、その場合、ＮＭＯＳのゲート電極の
入力はＰＣ信号となる。
キャリー生成回路にＥＸ−ＯＲゲート回路３４，セレク
ター３５を用いたが、同じ機能を有するものならどのよ
うな構成でもよい。また、メモリセルはスタティック型
であればフル（ＦＵＬＬ）ＣＭＯＳタイプでも、抵抗負
荷型のものでもどちらでもよいし、また、ダイナミック
型でもよい。また、通常のデータ読み出し回路を付加し
て、スイッチにより加算モードと通常モードを使いわけ
してもよい。さらに、上記実施例では、ＲＡＭについて
も説明したが、差動型の構成をとるならＲＯＭでもよ
い。また、マルチポートＲＡＭでもよい。また、プリチ
ャージトランジスタとしてＰＭＯＳを用いたが、ＮＭＯ
Ｓを用いてもよい、その場合、ＮＭＯＳのゲート電極の
入力はＰＣ信号となる。
【００１８】また、上記実施例では、メモリ２個による
演算について説明したが、この発明はこれに限定される
ものではなく、メモリｎ個（ｎ≧２）の場合については
同様に、対応するビット毎にインターリーブして配置す
ることも可能である。その場合には、加算器を複数配置
するなどすればよい。また、演算回路は加算回路に限ら
ず、減算回路でもよいし、算術演算回路（ＡＬＵ）とし
て全ての機能を有していてもよい。さらに、この実施例
では、最下位桁（ビット）〔ＬＳＢ〕のメモリセル列を
デコーダ回路に最近接し、最上位桁（ビット）〔ＭＳ
Ｂ〕のメモリセル列を最遠に配置したので、加算演算の
ようにキャリー伝搬がＬＳＢからＭＳＢへ向かう場合な
どには、ワード線遅延がキャリー伝搬遅延により相殺さ
れ、高速回路が実現されるが、大小比較演算のようにキ
ャリー伝搬がＭＳＢからＬＳＢへ向かう場合には、デコ
ーダ回路をＭＳＢのメモリセル列に近接させてもよい。
演算について説明したが、この発明はこれに限定される
ものではなく、メモリｎ個（ｎ≧２）の場合については
同様に、対応するビット毎にインターリーブして配置す
ることも可能である。その場合には、加算器を複数配置
するなどすればよい。また、演算回路は加算回路に限ら
ず、減算回路でもよいし、算術演算回路（ＡＬＵ）とし
て全ての機能を有していてもよい。さらに、この実施例
では、最下位桁（ビット）〔ＬＳＢ〕のメモリセル列を
デコーダ回路に最近接し、最上位桁（ビット）〔ＭＳ
Ｂ〕のメモリセル列を最遠に配置したので、加算演算の
ようにキャリー伝搬がＬＳＢからＭＳＢへ向かう場合な
どには、ワード線遅延がキャリー伝搬遅延により相殺さ
れ、高速回路が実現されるが、大小比較演算のようにキ
ャリー伝搬がＭＳＢからＬＳＢへ向かう場合には、デコ
ーダ回路をＭＳＢのメモリセル列に近接させてもよい。
【００１９】
【発明の効果】以上説明したとおり、請求項１に係る発
明においては、複数の演算回路によって構成された演算
手段をメモリセルアレイの列方向の一端に配置され、メ
モリセル毎に演算を実施するようにしている。そのた
め、不要なバス配線を除去することができ、高速に演算
することができるとともにチップの低面積化を図ること
ができる。請求項２または３に係る発明においては、最
下位桁から最上位桁の順に行方向に沿って第１および第
２のメモリセル列が配置され、さらに各メモリセル列に
は演算回路が設けられ、最下位桁から最上位桁（または
最下位桁から最上位桁）に沿って演算を実施するように
している。そのため、ワード線の遅延がキャリー伝搬の
遅延によって相殺され、高速に演算を実施することがで
きる。請求項４または５に係る発明においては、請求項
２または３と同様に最下位桁から最上位桁（または最下
位桁から最上位桁）に沿って演算を実施するように構成
され、さらにこれら演算回路は加算回路であり第１およ
び第２のメモリセル列の互いに対応するビット情報同士
を加算するようにしている。そのため、ワード線の遅延
がキャリー伝搬の遅延によって相殺され、高速に加算を
実施することができる。請求項６または７に係る発明に
おいては、請求項２または３と同様に最下位桁から最上
位桁（または最下位桁から最上位桁）に沿って演算を実
施するように構成され、さらにメモリセルはスタティッ
ク型のメモリによって構成されている。そのため、ワー
ド線の遅延がキャリー伝搬の遅延によって相殺され、高
速に演算を実施することができる。請求項８乃至１２に
係る発明においては、複数のメモリセルとこれらメモリ
セルを接続するビット線とによって構成されたメモリセ
ルアレイによって構成され、ビット線によって伝達され
たビット情報を演算するようにしている。そのため、不
要なバス配線を除去することができ、高速に演算するこ
とができるとともにチップの低面積化を図ることができ
る。さらに、請求項５，９または１２に係る発明は、プ
リチャージ手段を備えて接 続点をプリチャージするよう
にしている。そのため、動作を安定に、かつ高速に実行
することができる。
明においては、複数の演算回路によって構成された演算
手段をメモリセルアレイの列方向の一端に配置され、メ
モリセル毎に演算を実施するようにしている。そのた
め、不要なバス配線を除去することができ、高速に演算
することができるとともにチップの低面積化を図ること
ができる。請求項２または３に係る発明においては、最
下位桁から最上位桁の順に行方向に沿って第１および第
２のメモリセル列が配置され、さらに各メモリセル列に
は演算回路が設けられ、最下位桁から最上位桁（または
最下位桁から最上位桁）に沿って演算を実施するように
している。そのため、ワード線の遅延がキャリー伝搬の
遅延によって相殺され、高速に演算を実施することがで
きる。請求項４または５に係る発明においては、請求項
２または３と同様に最下位桁から最上位桁（または最下
位桁から最上位桁）に沿って演算を実施するように構成
され、さらにこれら演算回路は加算回路であり第１およ
び第２のメモリセル列の互いに対応するビット情報同士
を加算するようにしている。そのため、ワード線の遅延
がキャリー伝搬の遅延によって相殺され、高速に加算を
実施することができる。請求項６または７に係る発明に
おいては、請求項２または３と同様に最下位桁から最上
位桁（または最下位桁から最上位桁）に沿って演算を実
施するように構成され、さらにメモリセルはスタティッ
ク型のメモリによって構成されている。そのため、ワー
ド線の遅延がキャリー伝搬の遅延によって相殺され、高
速に演算を実施することができる。請求項８乃至１２に
係る発明においては、複数のメモリセルとこれらメモリ
セルを接続するビット線とによって構成されたメモリセ
ルアレイによって構成され、ビット線によって伝達され
たビット情報を演算するようにしている。そのため、不
要なバス配線を除去することができ、高速に演算するこ
とができるとともにチップの低面積化を図ることができ
る。さらに、請求項５，９または１２に係る発明は、プ
リチャージ手段を備えて接 続点をプリチャージするよう
にしている。そのため、動作を安定に、かつ高速に実行
することができる。
【図１】この発明による半導体集積回路の一実施例を示
した構成図である。
した構成図である。
【図２】図１のより詳細な説明図である。
【図３】この発明を使用しない従来の半導体集積回路の
一例を示した構成図である。
一例を示した構成図である。
１ メモリセル列（Ａk，Ｂk） ２ 書き込み回路（ＷＡk，ＷＢk） ３ 全加算器（Ｆk） ４ メモリＡデコーダ ５ メモリＢデコーダ Ａ，Ｂ メモリ領域（メモリ，メモリ列）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浦本 紳一 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 エル・エス・アイ研究所内 (72)発明者 瀬川 浩 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 エル・エス・アイ研究所内 (56)参考文献 特開 平４−182984（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/41 G11C 11/401 G11C 11/409
Claims (12)
- 【請求項１】 複数ビットの第１のデータと複数ビット
の第２のデータとを対応するビット毎に演算する半導体
集積回路において、 前記第１のデータにおける複数ビットに対応して設けら
れ、それぞれが対応するビットのビット情報を記憶する
メモリセルを有し、行方向に沿って配置される複数の第
１のメモリセル列、および、前記第２のデータの複数ビ
ットに対応して設けられ、それぞれが対応するビットの
ビット情報を記憶するメモリセルを有し、行方向に沿っ
て配置される複数の第２のメモリセル列とを有し、対応
するビットの第１のメモリセル列と第２のメモリセル列
とが隣接して配置されているメモリセルアレイと、 このメモリセルアレイの列方向の一端側に配置され、複
数の第１および第２のメモリセル列に対応して設けら
れ、それぞれが対応する第１のメモリセル列から読み出
されたビット情報と対応する第２のメモリセル列から読
み出されたビット情報とを演算する複数の演算回路を有
し、これら複数の演算回路が行方向に沿って配置される
演算手段とを備えたことを特徴とする半導体集積回路。 - 【請求項２】 最下位桁から最上位桁までの複数の桁に
対応して設けられ、それぞれが複数のメモリセルを有
し、最下位桁から最上位桁の順に行方向に沿って配置さ
れる複数の第１のメモリセル列と、前記最下位桁から最
上位桁までの複数の桁に対応して設けられ、それぞれが
複数のメモリセルを有し、最下位桁から最上位桁の順に
行方向に沿って配置される複数の第２のメモリセル列と
を有し、対応する桁の第１のメモリセル列と第２のメモ
リセル列とが隣接して配置されているメモリアレイと、 最下位桁に対応する第１および第２のメモリセル列が配
置される前記メモリセルアレイの行方向の一端側に配置
され、前記各第１のメモリセル列における複数のメモリ
セルのうちの所定の行のメモリセルを選択するとともに
前記各第２のメモリセル列における複数のメモリセルの
うち所定の行のメモリセルを選択するデコーダ回路と、 前記複数の第１および第２のメモリセル列に対応して設
けられ、それぞれが対 応する第１のメモリセル列から読
み出されたビット情報と対応する第２のメモリセル列か
ら読み出されたビット情報とを演算する複数の演算回路
を有する演算手段とを備えたことを特徴とする半導体集
積回路。 - 【請求項３】 請求項２において、 前記演算手段の複数の演算回路は、前記複数の第１およ
び第２のメモリセル列と同様に最下位桁から最上位桁の
順に行方向に沿って配置されることを特徴とする半導体
集積回路。 - 【請求項４】 最下位桁から最上位桁までの複数の桁に
対応して設けられ、それぞれが複数のメモリセルを有す
る複数の第１のメモリセル列と、前記最下位桁から最上
位桁までの複数の桁に対応して設けられ、それぞれが複
数のメモリセルを有する複数の第２のメモリセル列とを
有し、対応する桁の第１のメモリセル列と第２のメモリ
セル列とが隣接して配置されているメモリセルアレイ
と、 前記複数の第１および第２のメモリセル列に対応して設
けられ、それぞれが対応する第１のメモリセル列から読
み出されたビット情報と対応する第２のメモリセル列か
ら読み出されたビット情報とを加算する複数の加算回路
を有する加算手段とを備え、 前記各加算回路は、一方の主電極に、対応する前記第１
のメモリセル列から読み出されたビット情報を受け、ゲ
ート電極に対応する前記第２のメモリセル列から読み出
されたビット情報の反転情報を受け、他方の主電極が接
続点に接続される第１のＭＯＳトランジスタと、 一方の主電極に、対応する前記第１のメモリセル列から
読み出されたビット情報の反転情報を受け、ゲート電極
に、対応する前記第２のメモリセル列から読み出された
ビット情報を受け、他方の主電極が前記接続点に接続さ
れる第２のＭＯＳトランジスタと、 キャリ入力と前記接続点に現れた情報が入力され、サム
を出力するイクスクルーシブオア回路と、 前記キャリ入力と対応する前記第１のメモリセル列から
読み出されたビット情報を受け、前記接続点に現れた情
報に基づいて入力されたキャリ入力またはビッ ト情報の
一方を選択してキャリ出力として出力するセレクタとを
備えたことを特徴とする半導体集積回路。 - 【請求項５】 請求項４において、 前記各加算回路は、さらに前記接続点をプリチャージす
るためのプリチャージ手段を備えたことを特徴とする半
導体集積回路。 - 【請求項６】 最下位桁から最上位桁までの複数の桁に
対応して設けられ、それぞれが出力ノードと反転出力ノ
ードとを有する複数のスタティック型メモリセル、およ
び、これら複数のメモリセルの出力ノードが接続される
ビット線および前記複数のメモリセルの反転出力ノード
が接続される反転ビット線を有するビット線対をそれぞ
れが有する複数の第１のメモリセル列と、前記最下位桁
から最上位桁までの複数の桁に対応して設けられ、それ
ぞれが出力ノードと反転出力ノードとを有する複数のス
タティック型のメモリセル、および、これら複数のメモ
リセルの出力ノードが接続されるビット線および前記複
数のメモリセルの反転出力ノードが接続される反転ビッ
ト線を有するビット線対をそれぞれが有する複数の第２
のメモリセル列とを有し、対応する桁の第１のメモリセ
ル列と第２のメモリセル列とが隣接して配置されている
メモリセルアレイと、 前記複数の第１および第２のメモリセル列に対応して設
けられ、それぞれが対応する第１のメモリセル列から読
み出されたビット情報と対応する第２のメモリセル列か
ら読み出されたビット情報とを演算する複数の演算回路
を有する演算手段とを備えたことを特徴とする半導体集
積回路。 - 【請求項７】 請求項６において、 前記演算手段の各演算回路は、一方の主電極が対応する
前記第１のメモリセル列におけるビット線対のビット線
に電気的に接続され、ゲート電極が対応する前記第２の
メモリセル列におけるビット線対の反転ビット線に電気
的に接続され、他方の主電極が接続点に接続される第１
のＭＯＳトランジスタと、 一方の主電極が対応する前記第１のメモリセル列におけ
るビット線対の反転ビット線に電気的に接続され、ゲー
ト電極が対応する前記第２のメモリセル列におけるビッ
ト線対のビット線に電気的に接続され、他方の主電極が
前記接続点に接 続される第２のＭＯＳトランジスタと、 キャリ入力ノードと前記接続点にそれぞれ入力が接続さ
れ、サムを出力するイクスクルーシブオア回路と、 前記キャリ入力ノードと対応する前記第１のメモリセル
列におけるビット線対のビット線にそれぞれ入力が接続
され、制御端子に前記接続点が接続され、キャリ出力を
出力するセレクタとを備えた加算回路であることを特徴
とする半導体集積回路。 - 【請求項８】 複数行複数列に配設される複数のメモリ
セルと、複数列に配設され、それぞれが対応の列に配設
された複数のメモリセルが接続される複数のビット線と
を有するメモリセルアレイと、 このメモリセルアレイの列方向の一端側に配置され、そ
れぞれが隣接する奇数列および偶数列のメモリセル列に
対応して設けられ、対応する奇数列および偶数列のメモ
リセル列のビット線が接続され、接続された各ビット線
にて伝達されるビット情報を演算する複数の演算回路を
有し、複数の演算回路が行方向に沿って配置される演算
手段とを備えたことを特徴とする半導体集積回路。 - 【請求項９】 請求項８において、 前記演算手段の各演算回路は、さらに前記接続点をプリ
チャージするためのプリチャージ手段を備えたことを特
徴とする半導体集積回路。 - 【請求項１０】 請求項８または９において、 前記各メモリセルは、出力ノードと反転出力ノードとを
有するスタティック型のメモリセルであり、 前記各ビット線は、対応するメモリセル列の複数のメモ
リセルの出力ノードが接続されるビット線と、対応する
メモリセル列の複数のメモリセルの反転出力ノードが接
続される反転ビット線とからなるビット線対であること
を特徴とする半導体集積回路。 - 【請求項１１】 請求項１０において、 前記演算手段の各演算回路は、一方の主電極が対応する
奇数列のメモリセルにおけるビット線対のビット線に接
続され、ゲート電極が対応する偶数列のメモリ セル列に
おけるビット線対の反転ビット線に接続され、他方の主
電極が接続点に接続される第１のＭＯＳトランジスタ
と、 一方の主電極が対応する奇数列のメモリセル列における
ビット線対の反転ビット線に接続され、ゲート電極が対
応する偶数列のメモリセル列におけるビット線対の反転
ビット線に接続され、他方の主電極が前記接続点に接続
される第２のＭＯＳトランジスタと、 キャリ入力ノードと前記接続点にそれぞれ入力が接続さ
れ、サムを出力するイクスクルーシブオア回路と、 前記キャリ入力ノードと対応する奇数列のメモリセル列
におけるビット線対のビット線にそれぞれ入力が接続さ
れ、制御端子に前記接続点が接続され、キャリ出力を出
力するセレクタとを備えた加算回路であることを特徴と
する半導体集積回路。 - 【請求項１２】 請求項１１において、 前記演算手段の各演算回路は、さらに前記接続点をプリ
チャージするためのプリチャージ手段を備えたことを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4958291A JP2773443B2 (ja) | 1991-03-14 | 1991-03-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4958291A JP2773443B2 (ja) | 1991-03-14 | 1991-03-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04298884A JPH04298884A (ja) | 1992-10-22 |
| JP2773443B2 true JP2773443B2 (ja) | 1998-07-09 |
Family
ID=12835217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4958291A Expired - Lifetime JP2773443B2 (ja) | 1991-03-14 | 1991-03-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2773443B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4030076B2 (ja) * | 1997-07-18 | 2008-01-09 | ローム株式会社 | 処理機能付記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06103599B2 (ja) * | 1990-11-16 | 1994-12-14 | 三菱電機株式会社 | 半導体集積回路装置 |
-
1991
- 1991-03-14 JP JP4958291A patent/JP2773443B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04298884A (ja) | 1992-10-22 |
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