JPH0693500B2 - 記憶回路装置 - Google Patents
記憶回路装置Info
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- JPH0693500B2 JPH0693500B2 JP61031176A JP3117686A JPH0693500B2 JP H0693500 B2 JPH0693500 B2 JP H0693500B2 JP 61031176 A JP61031176 A JP 61031176A JP 3117686 A JP3117686 A JP 3117686A JP H0693500 B2 JPH0693500 B2 JP H0693500B2
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- JP
- Japan
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- power supply
- memory cell
- ground
- cell array
- wiring
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Links
- 230000002093 peripheral effect Effects 0.000 claims description 19
- 210000004027 cell Anatomy 0.000 description 31
- 238000010586 diagram Methods 0.000 description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 本発明は記憶回路装置に関し特に電源配線のレイアウト
に関する。
に関する。
従来、この種の電源配線のレイアウトとしては、メモリ
セルアレイ部用電源線（接地線も同様）を除いてはメモ
リセルアレイ部の周辺部に配置されていた。第２図は具
体的な従来例である。図において20は電源パッドで有
し、21（右上り斜線部）は電源配線,22は接地パッド,23
（左上り斜線部）は接地配線,24〜28はアドレスバッフ
ァー回路，デコード回路，センスアンプ回路等の周辺回
路である。29,30は記憶セルアレイ部である。
セルアレイ部用電源線（接地線も同様）を除いてはメモ
リセルアレイ部の周辺部に配置されていた。第２図は具
体的な従来例である。図において20は電源パッドで有
し、21（右上り斜線部）は電源配線,22は接地パッド,23
（左上り斜線部）は接地配線,24〜28はアドレスバッフ
ァー回路，デコード回路，センスアンプ回路等の周辺回
路である。29,30は記憶セルアレイ部である。
図の通り電源パッド20及び接地パッド22はセルアレイ部
を間に挟んで両側に配置されている。また周辺回路はセ
ルアレイ部の回りに配置され、電源配線及び接地配線が
各周辺回路に接続されている。
を間に挟んで両側に配置されている。また周辺回路はセ
ルアレイ部の回りに配置され、電源配線及び接地配線が
各周辺回路に接続されている。
第３図は第２図のメモリセルアレイ部に使用されるフリ
ップフロップ型メモリセルの回路図（ａ）及び従来型の
マスク図（ｂ）である。ａ図においてT1〜T4は絶縁型電
界効果トランジスタ（以後FETと記す。）,40,40′はデ
ジット線,41,41′は負荷抵抗,42は電源配線,43は接地配
線である。一方マスク図（ｂ）において45,45′,45″は
コンタクト穴であり（ａ）図に相当する部分は同一番号
で記載してある。
ップフロップ型メモリセルの回路図（ａ）及び従来型の
マスク図（ｂ）である。ａ図においてT1〜T4は絶縁型電
界効果トランジスタ（以後FETと記す。）,40,40′はデ
ジット線,41,41′は負荷抵抗,42は電源配線,43は接地配
線である。一方マスク図（ｂ）において45,45′,45″は
コンタクト穴であり（ａ）図に相当する部分は同一番号
で記載してある。
なお、（ｂ）図はデジット線40,40′及び接地線44はア
ルミニウム配線を適用し、ワード線43,電源線42,負荷抵
抗41,41′およびFETのゲート部は多結晶シリコンを適用
したものである。
ルミニウム配線を適用し、ワード線43,電源線42,負荷抵
抗41,41′およびFETのゲート部は多結晶シリコンを適用
したものである。
上述した従来の電源配線レイアウトでは例えば電源パッ
ド近辺にある回路に接地配線を接続する場合、セルアレ
イ部側部を通して配線しなければならない。また、接地
パッド近辺にある回路に電源線を接続するときも同様に
セルアレイ側部を通して来なければならない。
ド近辺にある回路に接地配線を接続する場合、セルアレ
イ部側部を通して配線しなければならない。また、接地
パッド近辺にある回路に電源線を接続するときも同様に
セルアレイ側部を通して来なければならない。
従がって電源線や接地線を走らせる領域が必要でありこ
れはチップサイズの縮小化にとって大きな問題である。
れはチップサイズの縮小化にとって大きな問題である。
本発明は上記問題を解消して高密度化を可能にすること
ができる記憶回路装置を提供することである。
ができる記憶回路装置を提供することである。
電源パッド及び接地パッドが複数列のメモリセルアレイ
部の両側にそれぞれ配置されており、かつメモリセルア
レイ部の回りに周辺回路を配置した記憶回路装置におい
て、電源パッド側にある第１の周辺回路への接地線を第
１のメモリセルアレイ上を通して配線し、接地パッド側
にある第２の周辺回路への電源線を第２のメモリセルア
レイ上を通して配線したことを特徴とする記憶回路装置 〔実施例〕 次に本発明について図面を参照して説明する。第１図は
本発明の実施例のレイアウト図である。１は電源パッ
ド、２は接地パッド、3,3′,3″（左上り斜線）は電源
配線、4,4′,4″（右上り斜線）は接地配線,5〜９は周
辺回路、10〜13はメモリセルアレイ部である。実施例に
示すように電源配線は電源パッドから始まり電源パッド
側にある周辺回路に関しては直接接続される。一方接地
パッド側にある周辺回路にはメモリセルアレイ部を通し
て接続される（配線３′,3″）。
部の両側にそれぞれ配置されており、かつメモリセルア
レイ部の回りに周辺回路を配置した記憶回路装置におい
て、電源パッド側にある第１の周辺回路への接地線を第
１のメモリセルアレイ上を通して配線し、接地パッド側
にある第２の周辺回路への電源線を第２のメモリセルア
レイ上を通して配線したことを特徴とする記憶回路装置 〔実施例〕 次に本発明について図面を参照して説明する。第１図は
本発明の実施例のレイアウト図である。１は電源パッ
ド、２は接地パッド、3,3′,3″（左上り斜線）は電源
配線、4,4′,4″（右上り斜線）は接地配線,5〜９は周
辺回路、10〜13はメモリセルアレイ部である。実施例に
示すように電源配線は電源パッドから始まり電源パッド
側にある周辺回路に関しては直接接続される。一方接地
パッド側にある周辺回路にはメモリセルアレイ部を通し
て接続される（配線３′,3″）。
同様に接地配線は接地パッドから始まり、接地パッド側
にある周辺回路に関しては直接接続され、電源パッド側
にある周辺ブロックにはメモリセルアレイ部を通して接
続される。
にある周辺回路に関しては直接接続され、電源パッド側
にある周辺ブロックにはメモリセルアレイ部を通して接
続される。
従って従来方法ではメモリセルアレイ部のほかに電源線
及び接地線の配線領域が必要であるが、本発明ではメモ
リセルアレイ部に電源線及び接地線を配線させる為電源
線及び接地線の配線領域を必要としない。
及び接地線の配線領域が必要であるが、本発明ではメモ
リセルアレイ部に電源線及び接地線を配線させる為電源
線及び接地線の配線領域を必要としない。
次にメモリセルアレイ部に電源線及び接地線を配線する
具体例を示す。第４図は第１の実施例であり第３図の従
来型メモリセルのマスク図48の上部に第２のアルミニウ
ム配線47を形成し、これを接地線または電源線として利
用したものである。図においてアルミニウム配線より下
の層は省略してある。
具体例を示す。第４図は第１の実施例であり第３図の従
来型メモリセルのマスク図48の上部に第２のアルミニウ
ム配線47を形成し、これを接地線または電源線として利
用したものである。図においてアルミニウム配線より下
の層は省略してある。
第５図は第２の実施例であり第４図においてセル部の電
源線及び接地線と分離して配線するのに対し、これはメ
モリセルアレイ部と周辺回路部の電源配線及び接地配線
を共用する場合の例である。
源線及び接地線と分離して配線するのに対し、これはメ
モリセルアレイ部と周辺回路部の電源配線及び接地配線
を共用する場合の例である。
図において60〜63はメモリセルであり、51〜54はデジッ
ト線55,56は接地線,57はメモリセルの電源部（第３図4
2）に接続する電源線である。（上記51〜57は全て第１
層目のアルミニウムで配線されている。） 58は周辺回路に接続される接地線,59は同様に周辺回路
に接続される電源線である。（上記58,59配線は全て第
２層目のアルミニウムで配線されている。）64〜66は第
２層目のアルミニウム配線より第１層目のアルミニウム
配線に接続する為のコンタクト穴である。
ト線55,56は接地線,57はメモリセルの電源部（第３図4
2）に接続する電源線である。（上記51〜57は全て第１
層目のアルミニウムで配線されている。） 58は周辺回路に接続される接地線,59は同様に周辺回路
に接続される電源線である。（上記58,59配線は全て第
２層目のアルミニウムで配線されている。）64〜66は第
２層目のアルミニウム配線より第１層目のアルミニウム
配線に接続する為のコンタクト穴である。
以上記述したようにこの発明はメモリセルアレイ部内
に、電源パッド近辺にある回路に接続する接地配線及び
接地パッド近辺にある回路に接続する電源線を走らせる
ことにより電源配線及び接地配線を走らせる領域を必要
とせず、高密度化に大きな効果がある。
に、電源パッド近辺にある回路に接続する接地配線及び
接地パッド近辺にある回路に接続する電源線を走らせる
ことにより電源配線及び接地配線を走らせる領域を必要
とせず、高密度化に大きな効果がある。
上記説明では、メモリセルアレイ部内のみを使って、接
地線及び電源線を配置する場合を述べているが、接地線
及び電源線の一部として、使用することを妨げるもので
ない。
地線及び電源線を配置する場合を述べているが、接地線
及び電源線の一部として、使用することを妨げるもので
ない。
第１図は本発明の一実施例の説明図、第２図は従来の記
憶回路装置のレイアウト図、第３図（ａ），（ｂ）は従
来のスタティック型メモリセルの回路図及びマスク図、
第４図は本発明のメモリセルの第１の実施例、第５図は
本発明のメモリセルの第２の実施例を示す図である。 1,20……電源パッド、2,22……接地パッド、3,3′,3″,
21,42,57,59……電源配線、4,4′,4″,23,43,55,56,58
……接地配線、５〜9,24〜28……周辺回路、11〜13……
メモリセルアレイ部、T1〜T4……絶縁型電界効果トラン
ジスタ、41,41′……負荷抵抗、40,40′,51〜54……デ
ジット線、45,45′,45″,64〜66……コンタクト穴、43
……ワード線、49……従来型メモリセルのマスク図、47
……アルミニウム配線、60〜63……メモリセル。
憶回路装置のレイアウト図、第３図（ａ），（ｂ）は従
来のスタティック型メモリセルの回路図及びマスク図、
第４図は本発明のメモリセルの第１の実施例、第５図は
本発明のメモリセルの第２の実施例を示す図である。 1,20……電源パッド、2,22……接地パッド、3,3′,3″,
21,42,57,59……電源配線、4,4′,4″,23,43,55,56,58
……接地配線、５〜9,24〜28……周辺回路、11〜13……
メモリセルアレイ部、T1〜T4……絶縁型電界効果トラン
ジスタ、41,41′……負荷抵抗、40,40′,51〜54……デ
ジット線、45,45′,45″,64〜66……コンタクト穴、43
……ワード線、49……従来型メモリセルのマスク図、47
……アルミニウム配線、60〜63……メモリセル。
Claims (1)
- 【請求項１】電源パッド及び接地パッドが複数列のメモ
リセルアレイ部の両側にそれぞれ配置されており、かつ
前記メモリセルアレイ部の回りに周辺回路を配置した記
憶回路装置において、前記電源バッド側にある第１の周
辺回路への接地線を第１のメモリセルアレイ上を通して
配線し、前記接地バッド側にある第２の周辺回路への電
源線を第２のメモリセルアレイ上を通して配線したこと
を特徴とする記憶回路装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61031176A JPH0693500B2 (ja) | 1986-02-14 | 1986-02-14 | 記憶回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61031176A JPH0693500B2 (ja) | 1986-02-14 | 1986-02-14 | 記憶回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62188363A JPS62188363A (ja) | 1987-08-17 |
| JPH0693500B2 true JPH0693500B2 (ja) | 1994-11-16 |
Family
ID=12324135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61031176A Expired - Lifetime JPH0693500B2 (ja) | 1986-02-14 | 1986-02-14 | 記憶回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693500B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0772991B2 (ja) * | 1988-12-06 | 1995-08-02 | 三菱電機株式会社 | 半導体記憶装置 |
| US5184321A (en) * | 1988-12-06 | 1993-02-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement |
| US5195053A (en) * | 1989-08-30 | 1993-03-16 | Nec Corporation | Semiconductor memory device wired to accommodate increased capacity without increasing the size of the semiconductor memory device |
| US5325336A (en) * | 1992-09-10 | 1994-06-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having power line arranged in a meshed shape |
| JP3123984B2 (ja) | 1998-07-31 | 2001-01-15 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路装置 |
| JP2007095162A (ja) | 2005-09-28 | 2007-04-12 | Hitachi Global Storage Technologies Netherlands Bv | 磁気記録媒体及びその製造法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60164352A (ja) * | 1984-02-06 | 1985-08-27 | Mitsubishi Electric Corp | ダイナミツク・ランダム・アクセス・メモリ装置 |
-
1986
- 1986-02-14 JP JP61031176A patent/JPH0693500B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62188363A (ja) | 1987-08-17 |
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